JPH1092942A - 半導体集積回路の最適化装置とその最適化方法 - Google Patents

半導体集積回路の最適化装置とその最適化方法

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JPH1092942A
JPH1092942A JP8246373A JP24637396A JPH1092942A JP H1092942 A JPH1092942 A JP H1092942A JP 8246373 A JP8246373 A JP 8246373A JP 24637396 A JP24637396 A JP 24637396A JP H1092942 A JPH1092942 A JP H1092942A
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JP
Japan
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integrated circuit
semiconductor integrated
timing
size
reducing
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JP8246373A
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Yasuyuki Nozuyama
泰幸 野津山
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Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】処理対象としての半導体集積回路の消費電力を
削減する際、動作タイミングの制約を十分に考慮してい
なかった。 【解決手段】半導体集積回路のタイミング解析により得
られた論理パスを、動作タイミングに余裕のない順にグ
ループ分けする(ST2)。半導体集積回路の入出力端
子、内部の素子又は基本セルの入出力端子をグループ分
けした複数の論理パスのグループに関連付ける(ST
3)。タイミングに余裕のある論理パスのグループか
ら、各グループに関連付けられた素子又は基本セルのサ
イズを縮小し(ST4)、低消費電力化を図る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、例えば論理LS
I(Large Scale Integrated circuit)、VLSI(Very
Large Scale Integrated circuit) 等の最適化技術に係
わり、特に、CAD(Computer Aided Design) を用いた
半導体集積回路の低消費電力化技術に関する。
【0002】
【従来の技術】近年、携帯用電子機器、及びそれに用い
られるバッテリーは急速に小型化され、これに伴い携帯
用電子機器に搭載される論理LSI、VLSI等の低消
費電力化が要求されている。さらに、近時、数100M
Hz以上の周波数で動作する高性能の集積回路が増加し
ているため、この種の集積回路の発熱対策と低消費電力
化技術が極めて重要となってきている。
【0003】これらLSI、VLSIで主流となってい
るCMOS回路において、消費電流の大部分は、Nチャ
ネルMOSトランジスタ及びPチャネルMOSトランジ
スタのスイッチングに伴う容量性負荷の充放電によるも
のであることが知られている。したがって、低消費電力
化の効果を得るためには、先ず、トランジスタのスイッ
チングによる消費電力の削減を考えることが必要であ
る。
【0004】さて、一般に、システムクロック信号の周
波数をf、電源電圧をVとした場合、CMOS回路のス
イッチングに伴う消費電力Pは、式(1)で示すように
なる。
【0005】 P=f・V2 ・(Σα(i) ・C(i) ) …(1) (但し、α(i) はノードiのスイッチング率、C(i) は
ノードiの負荷容量である) 低消費電力化に係わる種々の方策は、式(1)を分析す
ることによって得られる。最も基本的な方法は、式
(1)の各パラメータを単独で小さくする方法である。
例えばシステムクロック信号の周波数、又は電源電圧を
下げれば消費電力を削減できる。後者の場合、2乗に比
例して消費電力を削減できるため、特に有効である。但
し、この場合、同時に性能の劣化も意味しているため、
汎用的な効果は期待できない。したがって、低消費電力
化の手法としては、基本的に性能の低下をもたらさない
ものだけを含めるべきである。
【0006】次の手法としては、各ノードのスイッチン
グ率を削減する方法である。この方法は、システム動作
にとって不要な部分は動作させないというものである。
この方法の一例としては、機能ブロックへのクロック信
号の活性化信号を用いたゲーティングがある。この方法
は、システム動作と関連するため、一律に実施するか、
設計者が性能への悪影響を避けつつ実施する場合が多
い。
【0007】次の手法としては、負荷容量C(i) を削減
する方法がある。ここで、負荷容量C(i) は、式(2)
で示される。 C(i) =Cd(i)+Cw(i)+Cg(i) …(2) (但し、Cd(i)は拡散容量、Cw(i)は配線容量、Cg(i)
はゲート容量である) この方法は、設計者が気が付く範囲内で回路を修正する
程度では全く不十分であり、しかも、設計対象としての
回路のタイミングの制約を十分考慮して行う必要がある
ため、CADツールによって実現される。このCADツ
ールは現在最も実用化が進んでおり、セルベースで処理
するものと、素子レベルで処理するものがある。セルベ
ースで処理するものとしては、ゲート幅(あるいはサイ
ズ)の小さい素子で構成したセルも準備し、タイミング
の制約を満足する範囲で可能な限り小さいものを使用す
るように論理合成する方法、あるいは、レイアウトされ
た結果を解析し、タイミングに余裕のある部分に配置さ
れたセルは、より小さいゲート幅で構成されたセルに置
き換えるといった方法がある。
【0008】これに対して、素子レベルで処理するもの
は、素子レベルでのタイミングの解析結果に基づき、サ
イズを削減可能な素子のサイズを削減し、上記拡散容量
Cd(i)、及びゲート容量Cg(i)を削減して、低消費電力
化を図る。但し、実際には、最小サイズの素子から解析
を始め、タイミングの制約が満足されるまで、一定量ず
つ素子のサイズを大きくしていくという方法がとられる
場合が多い。
【0009】尚、最近では、電源電圧を複数種類用意
し、これらの電源電圧をノード毎に割り当てる方法も提
案されている。この場合、消費電力Pは、式(3)で示
される。
【0010】 P=f・(ΣV(i) 2 ・α(i) ・C(i) ) …(3) この場合も、タイミング解析を実施しつつ、V(i) をノ
ード毎に決定していくという点では、負荷容量C(i) を
削減する方法に類似している。
【0011】上記単独にパラメータを小さくする低消費
電力化施策は、一定の効果を期待できる。しかし、まだ
完全とは言えない。完全な効果を得るためには、設計対
象としての回路の実際の動作において、より多く動作す
るノードの負荷容量を可能な限り小さくする。すなわ
ち、各ノードのα(i) ×C(i) を、タイミングの制約を
満足させながら最適化することが必要である。しかし、
タイミングの制約を考慮しながら、どのような手順で大
きな低消費電力化を実現するかについては、まだ確立し
た方法があるとは言い難い。
【0012】
【発明が解決しようとする課題】上記より明らかなよう
に、現状の素子サイジングツールは、レイアウトから抽
出した負荷容量をベースとした言わば静的なレベルでの
最適化から、レイアウト情報と回路の動作に基づくスイ
ッチング率を結合したパラメータを基に最適化すること
により、さらに大きな消費電力の削減を可能とする方向
に進んでいる。しかし、その最適化の手順について、タ
イミングの制約を十分に考慮したものがなかった。
【0013】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、タイミン
グの制約と低消費電力化のための素子サイズの縮小手順
を明確化することにより、所定のレイアウトパターンを
基に、効率的且つ確実に低消費電力化することが可能な
半導体集積回路の最適化装置とその最適化方法を提供し
ようとするものである。
【0014】
【課題を解決するための手段】この発明の最適化装置
は、上記課題を解決するため、処理対象としての半導体
集積回路の接続データを記憶する記憶装置と、この記憶
手段に接続され、前記半導体集積回路の消費電力を最適
化する制御手段とを具備し、前記制御手段は、前記接続
データに基づき、前記半導体集積回路の動作タイミング
を解析し、論理パスを抽出するタイミング解析手段と、
前記タイミング解析手段により解析したタイミングに基
づき、その結果を素子又は基本セルに関連付けるマーキ
ング手段と、前記マーキングに対応した順にサイズを縮
小する縮小手段とを具備している。
【0015】また、この発明の最適化方法は、半導体集
積回路の動作タイミングを解析するタイミング解析工程
と、前記タイミング解析手段により解析したタイミング
に基づき、その結果を素子又は基本セルに関連付けてマ
ーキングするマーキング工程と、前記マーキングに対応
した順にサイズを縮小する縮小工程とを具備している。
【0016】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図2は、この発明の一
実施例を示すものである。このシステムは例えばEWS
(Engineering Work Station)等、通常の計算機システム
を用いて実現される。すなわち、この装置は例えばシス
テムバス11に接続されたマイクロプロセッサユニット
(MPU)12、メインメモリ13、表示器14、キー
ボード15、マウス16、ハードディスク装置17によ
って構成されている。前記ハードディスク装置17には
処理対象としての半導体集積回路の論理接続データから
なる例えばトランジスタレベルのネットリストやレイア
ウトデータ、プロセスデータ、テストパターン、半導体
集積回路を低消費電力化するための最適化プログラム、
半導体集積回路の動作タイミングを解析するためのタイ
ミング解析ツール、素子又は基本セルをサイジングする
ためのサイジングツール、処理結果を出力するプログラ
ム等、各種プログラムが記憶されている。前記表示器1
4はMPU12の処理内容や処理結果、キーボード15
から入力されたデータ、及びマウス16によって指示さ
れたデータ等を表示する。
【0017】上記構成において、図1及び図3乃至図5
を参照して動作について説明する。先ず、最適化処理に
先立って、図3(a)(b)に示すように、最適化対象
としての回路の各ノードのスイッチング率及び負荷容量
を求めておく。すなわち、各ノードのスイッチング率
は、図3(a)に示すように、論理接続データ及びテス
トパターンに基づいて論理シミュレーションを行い、こ
の結果より、各ノードのスイッチング率が求められる。
論理シミュレーションとしては、例えば周知のSPIC
E等が用いられる。また、各ノードの負荷容量はレイア
ウトデータやプロセスデータを用いて求められる。負荷
容量については、拡散容量Cd、配線容量Cw、ゲート
容量Cgを区別できるようにしておく必要がある。
【0018】この後、図1に示すようにして最適化プロ
グラムにより処理が実行される。先ず、タイミング解析
ツールを用いて、前記論理接続データに基づき最適化対
象としての半導体集積回路の動作タイミングが解析さ
れ、複数の論理パス(クリティカルパス)及びこれに関
連するノードが抽出される(ST1)。次に、この抽出
された論理パス及びノードに基づいて、タイミングの制
約に余裕がない論理パスから順に、論理パスがグループ
分けされる(ST2)。すなわち、図4、図5に示すよ
うに、最も遅延時間が大きく、タイミングの制約に余裕
がない論理パスのグループをP1、次にタイミングの制
約に余裕がない論理パスのグループをP2というよう
に、遅延時間が所定の範囲内にある論理パスを順次グル
ープとする。
【0019】尚、上記論理パス・グループ間のタイミン
グの相違を必要以上に細かく設定した場合、実質的な効
果を得るまでの計算回数が増加するため、経験的に妥当
な値を決める必要がある。
【0020】次に、タイミングの制約に余裕がないパス
のグループから順に、そのグループに関連する全ての端
子に、そのグループを示すマークを付す(ST3)。す
なわち、先ず、グループP1に係わるノードは、次のよ
うにして決定される。回路の入出力端、及び回路の内部
で上記グループP1に係わる内部端子を全て抽出し、そ
れらに“P1”とマークする。続いて、グループP2に
係わる内部端子を全て抽出し、それらに“P2”とマー
クする。以下、同様に各グループについて実行する。図
4において、矩形は素子又はセルを示し、細線は最もタ
イミングの制約に余裕がない論理パスのグループP1を
示し、太線は次にタイミングの制約に余裕がない論理パ
スのグループP2を示している。ここで、グループP1
に係わるパスの遅延時間は現状以上に増加してはならな
いと仮定する。すなわち、グループP1は縮小処理の対
象から外される。
【0021】次に、上記のようにグループ分けした状態
において、最もタイミングの制約に余裕のあるグループ
から順に低消費電力化のため素子がサイジングされる。
すなわち、例えば図4、図5に示す2つのグループにお
いては、パスの遅延時間が短い“P2”がマークされた
グループP2の素子がサイジングされる。
【0022】素子のサイジングにおいては、式(3)に
従って、消費電力の削減に大きく影響するスイッチング
率と負荷容量の積(αC)の大きなノード、又は出力端
子に近い部分に位置するノードの遅延時間が所定量増加
するまで、素子又はセルのサイズを縮小する。例えば図
4に示すパスグループP2において、出力端子の近傍に
位置する2つのノードのスイッチング率と負荷容量の積
がそれぞれα´C、αCであり、これらがα´C<αC
の関係であるとする。この場合、α´C=αCとなるま
で、出力端に近い側の素子又はセル(スイッチング率と
負荷容量の積が大きなノードを駆動する素子又はセル)
が縮小される。素子レベルで縮小するか、基本セルレベ
ルで縮小するかは、使用するサイジングツールにより、
どちらを使うかは適宜選択すればよい。
【0023】上記縮小は、パスグループの遅延時間の差
を対象回路のゲートの段数で割った値が一応の目安とさ
れる。例えばゲート段数が10段である場合、遅延時間
が0.2ns増加する程度が目安となる。この処理は、
グループP2の遅延時間がグループP1の遅延時間と同
等となるまで繰り返される。この結果、グループP2の
遅延時間がグループP1の遅延時間と同等となり、全体
に動作タイミングと消費電力が最適化された回路が得ら
れることとなる。グループP1において、グループP2
に関連する部分の遅延時間は、グループP2のサイズ縮
小処理により、負荷容量が少なくなるため、遅延時間が
増加することはない。
【0024】仮に、グループP2より遅延時間の短いグ
ループP3がある場合、先ず、グループP3の遅延時間
をグループP2と同等となるように、グループP3に含
まれる素子のサイズを縮小する。この後、グループP
3、P2の遅延時間をグループP1の遅延時間と同等と
なるように、グループP3、P2に含まれる素子のサイ
ズを縮小する。この処理が終了し場合、消費電力の削減
結果を求めこれを出力する(ST5)。
【0025】この後、確認のため前記タイミング解析ツ
ールよって処理後の回路のタイミングを解析する(ST
6、ST7)。この解析結果が良好でない場合、前記ス
テップST2に移行し、この解析結果に基づいて、再度
前述した動作が繰り返される。また、解析結果が良好な
場合、処理が終了される。
【0026】上記実施例によれば、処理対象としての回
路のタイミングを解析し、この解析結果に従って、タイ
ミングの制約に余裕のない論理パスから順にグループ分
けし、これらグループのうちタイミングに余裕のあるグ
ループから素子サイズの縮小を行っている。したがっ
て、タイミングを考慮して素子サイズを縮小できるた
め、安定な動作タイミングを保持して低消費電力化を図
ることができる。しかも、1度の素子サイズの縮小は、
タイミングの余裕が1グループ分劣化するだけであるた
め、素子の動作速度の低下を極力抑えることができ、バ
ッファ回路等における貫通電流の発生を防止できる。
【0027】尚、上記ステップST5において、消費電
力の削減結果が所望の消費電力値である場合、処理を随
時終了してもよい。また、素子のサイジングにおいて、
素子のサイズを削減したことにより、スイッチングの速
度が低下することがある。このため、この素子の出力信
号を入力信号とするバッファ回路等において、貫通電流
が増加する可能性を有している。したがって、素子サイ
ズに下限を設定しておくことが望ましい。
【0028】さらに、上記実施例では、パスの遅延時間
に基づいて素子を縮小した。しかし、これに限定される
ものではなく。例えばフリップフロップ回路のセットア
ップ時間、ホールド時間等、他のタイミング・パラメー
タを考慮して素子を縮小することも可能である。
【0029】また、実際の消費電力化を目指したCAD
としては、自動配置、自動配線の段階から消費電力の削
減を考慮するものもある。この種のCADは、配線容量
Cw(i)、あるいはα(i) ×C(i) を削減するものである
が、この発明をこのようなCADに適用することも可能
である。その他、この発明は上記実施の形態に限定され
るものではなく、発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。
【0030】
【発明の効果】以上、詳述したようにこの発明によれ
ば、タイミングの制約と低消費電力化のための素子サイ
ズの縮小手順を明確化することにより、安定した動作タ
イミングを確保して効率的且つ確実に低消費電力化を図
ることが可能な半導体集積回路の最適化装置とその最適
化方法を提供できる。
【図面の簡単な説明】
【図1】この発明の一実施例を示すものであり、動作を
説明するために示すフローチャート。
【図2】この発明の一実施例を示す構成図。
【図3】この発明の動作を説明するために示す図。
【図4】この発明の動作を説明するために示す図。
【図5】この発明の動作を説明するために示す図。
【符号の説明】
12…マイクロプロセッサ、 13…メモリ、 14…表示器、 17…ハードディスク装置。

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 処理対象としての半導体集積回路の接続
    データを記憶する記憶装置と、 この記憶手段に接続され、前記半導体集積回路の消費電
    力を最適化する制御手段とを具備し、 前記制御手段は、 前記接続データに基づき、前記半導体集積回路の動作タ
    イミングを解析し、論理パスを抽出するタイミング解析
    手段と、 前記タイミング解析手段により解析したタイミングに基
    づき、その結果を素子又は基本セルに関連付けるマーキ
    ング手段と、 前記マーキングに対応した順にサイズを縮小する縮小手
    段とを具備することを特徴とする半導体集積回路の最適
    化装置。
  2. 【請求項2】 前記制御手段は、前記タイミング解析手
    段により得られた論理パスを所定のタイミング範囲毎に
    複数のグループに分けるグループ分け手段を有し、 前記マーキング手段は、前記半導体集積回路の入出力端
    子、内部の素子又は基本セルの入出力端子を前記グルー
    プ分けした複数の論理パスのグループに関連付け、 前記縮小手段は、前記グループのうちタイミングに余裕
    のある論理パスのグループから、各グループに関連付け
    られた素子又は基本セルのサイズを縮小することを特徴
    とする請求項1記載の半導体集積回路の最適化装置。
  3. 【請求項3】 前記縮小手段は、出力端子近傍の素子又
    は基本セルからサイズを縮小することを特徴とする請求
    項1記載の半導体集積回路の最適化装置。
  4. 【請求項4】 前記縮小手段は、スイッチング率と負荷
    容量との積の大きなノードを駆動する素子又は基本セル
    からサイズを縮小することを特徴とする請求項1記載の
    半導体集積回路の最適化装置。
  5. 【請求項5】 前記縮小手段は、1グループ分毎に素子
    又は基本セルのサイズを縮小することを特徴とする請求
    項1記載の半導体集積回路の最適化装置。
  6. 【請求項6】 半導体集積回路の動作タイミングを解析
    するタイミング解析工程と、 前記タイミング解析手段により解析したタイミングに基
    づき、その結果を素子又は基本セルに関連付けてマーキ
    ングするマーキング工程と、 前記マーキングに対応した順にサイズを縮小する縮小工
    程とを具備することを特徴とする半導体集積回路の最適
    化方法。
  7. 【請求項7】 前記タイミング解析により得られた論理
    パスについて、所定のタイミングの範囲毎にグループ分
    けする工程をさらに有し、 前記マーキング工程は、前記半導体集積回路の入出力端
    子、内部の素子又は基本セルの入出力端子を前記グルー
    プ分けした複数の論理パスのグループに関連付け、 前記縮小工程は、前記グループのうちタイミングに余裕
    のある論理パスのグループから、各グループに関連付け
    られた素子又は基本セルのサイズを縮小することを特徴
    とする請求項6記載の半導体集積回路の最適化方法。
  8. 【請求項8】 前記縮小工程は、出力端子近傍の素子又
    は基本セルからサイズを縮小することを特徴とする請求
    項7記載の半導体集積回路の最適化方法。
  9. 【請求項9】 前記縮小工程は、スイッチング率と負荷
    容量との積の大きなノードを駆動する素子又は基本セル
    からサイズを縮小することを特徴とする請求項7記載の
    半導体集積回路の最適化方法。
  10. 【請求項10】 前記縮小工程は、1グループ分毎に素
    子又は基本セルのサイズを縮小することを特徴とする請
    求項7記載の半導体集積回路の最適化方法。
JP8246373A 1996-09-18 1996-09-18 半導体集積回路の最適化装置とその最適化方法 Pending JPH1092942A (ja)

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