JPH1092942A - 半導体集積回路の最適化装置とその最適化方法 - Google Patents
半導体集積回路の最適化装置とその最適化方法Info
- Publication number
- JPH1092942A JPH1092942A JP8246373A JP24637396A JPH1092942A JP H1092942 A JPH1092942 A JP H1092942A JP 8246373 A JP8246373 A JP 8246373A JP 24637396 A JP24637396 A JP 24637396A JP H1092942 A JPH1092942 A JP H1092942A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- timing
- size
- reducing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】処理対象としての半導体集積回路の消費電力を
削減する際、動作タイミングの制約を十分に考慮してい
なかった。 【解決手段】半導体集積回路のタイミング解析により得
られた論理パスを、動作タイミングに余裕のない順にグ
ループ分けする（ＳＴ２）。半導体集積回路の入出力端
子、内部の素子又は基本セルの入出力端子をグループ分
けした複数の論理パスのグループに関連付ける（ＳＴ
３）。タイミングに余裕のある論理パスのグループか
ら、各グループに関連付けられた素子又は基本セルのサ
イズを縮小し（ＳＴ４）、低消費電力化を図る。
削減する際、動作タイミングの制約を十分に考慮してい
なかった。 【解決手段】半導体集積回路のタイミング解析により得
られた論理パスを、動作タイミングに余裕のない順にグ
ループ分けする（ＳＴ２）。半導体集積回路の入出力端
子、内部の素子又は基本セルの入出力端子をグループ分
けした複数の論理パスのグループに関連付ける（ＳＴ
３）。タイミングに余裕のある論理パスのグループか
ら、各グループに関連付けられた素子又は基本セルのサ
イズを縮小し（ＳＴ４）、低消費電力化を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば論理ＬＳ
Ｉ(Large Scale Integrated circuit)、ＶＬＳＩ(Very
Large Scale Integrated circuit) 等の最適化技術に係
わり、特に、ＣＡＤ(Computer Aided Design) を用いた
半導体集積回路の低消費電力化技術に関する。
Ｉ(Large Scale Integrated circuit)、ＶＬＳＩ(Very
Large Scale Integrated circuit) 等の最適化技術に係
わり、特に、ＣＡＤ(Computer Aided Design) を用いた
半導体集積回路の低消費電力化技術に関する。
【０００２】
【従来の技術】近年、携帯用電子機器、及びそれに用い
られるバッテリーは急速に小型化され、これに伴い携帯
用電子機器に搭載される論理ＬＳＩ、ＶＬＳＩ等の低消
費電力化が要求されている。さらに、近時、数１００Ｍ
Ｈｚ以上の周波数で動作する高性能の集積回路が増加し
ているため、この種の集積回路の発熱対策と低消費電力
化技術が極めて重要となってきている。
られるバッテリーは急速に小型化され、これに伴い携帯
用電子機器に搭載される論理ＬＳＩ、ＶＬＳＩ等の低消
費電力化が要求されている。さらに、近時、数１００Ｍ
Ｈｚ以上の周波数で動作する高性能の集積回路が増加し
ているため、この種の集積回路の発熱対策と低消費電力
化技術が極めて重要となってきている。
【０００３】これらＬＳＩ、ＶＬＳＩで主流となってい
るＣＭＯＳ回路において、消費電流の大部分は、Ｎチャ
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタのスイッチングに伴う容量性負荷の充放電によるも
のであることが知られている。したがって、低消費電力
化の効果を得るためには、先ず、トランジスタのスイッ
チングによる消費電力の削減を考えることが必要であ
る。
るＣＭＯＳ回路において、消費電流の大部分は、Ｎチャ
ネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジ
スタのスイッチングに伴う容量性負荷の充放電によるも
のであることが知られている。したがって、低消費電力
化の効果を得るためには、先ず、トランジスタのスイッ
チングによる消費電力の削減を考えることが必要であ
る。
【０００４】さて、一般に、システムクロック信号の周
波数をｆ、電源電圧をＶとした場合、ＣＭＯＳ回路のス
イッチングに伴う消費電力Ｐは、式（１）で示すように
なる。
波数をｆ、電源電圧をＶとした場合、ＣＭＯＳ回路のス
イッチングに伴う消費電力Ｐは、式（１）で示すように
なる。
【０００５】 Ｐ＝ｆ・Ｖ2 ・（Σα(i) ・Ｃ(i) ） …（１） （但し、α(i) はノードｉのスイッチング率、Ｃ(i) は
ノードｉの負荷容量である） 低消費電力化に係わる種々の方策は、式（１）を分析す
ることによって得られる。最も基本的な方法は、式
（１）の各パラメータを単独で小さくする方法である。
例えばシステムクロック信号の周波数、又は電源電圧を
下げれば消費電力を削減できる。後者の場合、２乗に比
例して消費電力を削減できるため、特に有効である。但
し、この場合、同時に性能の劣化も意味しているため、
汎用的な効果は期待できない。したがって、低消費電力
化の手法としては、基本的に性能の低下をもたらさない
ものだけを含めるべきである。
ノードｉの負荷容量である） 低消費電力化に係わる種々の方策は、式（１）を分析す
ることによって得られる。最も基本的な方法は、式
（１）の各パラメータを単独で小さくする方法である。
例えばシステムクロック信号の周波数、又は電源電圧を
下げれば消費電力を削減できる。後者の場合、２乗に比
例して消費電力を削減できるため、特に有効である。但
し、この場合、同時に性能の劣化も意味しているため、
汎用的な効果は期待できない。したがって、低消費電力
化の手法としては、基本的に性能の低下をもたらさない
ものだけを含めるべきである。
【０００６】次の手法としては、各ノードのスイッチン
グ率を削減する方法である。この方法は、システム動作
にとって不要な部分は動作させないというものである。
この方法の一例としては、機能ブロックへのクロック信
号の活性化信号を用いたゲーティングがある。この方法
は、システム動作と関連するため、一律に実施するか、
設計者が性能への悪影響を避けつつ実施する場合が多
い。
グ率を削減する方法である。この方法は、システム動作
にとって不要な部分は動作させないというものである。
この方法の一例としては、機能ブロックへのクロック信
号の活性化信号を用いたゲーティングがある。この方法
は、システム動作と関連するため、一律に実施するか、
設計者が性能への悪影響を避けつつ実施する場合が多
い。
【０００７】次の手法としては、負荷容量Ｃ(i) を削減
する方法がある。ここで、負荷容量Ｃ(i) は、式（２）
で示される。 Ｃ(i) ＝Ｃd(i)＋Ｃw(i)＋Ｃg(i) …（２） （但し、Ｃd(i)は拡散容量、Ｃw(i)は配線容量、Ｃg(i)
はゲート容量である） この方法は、設計者が気が付く範囲内で回路を修正する
程度では全く不十分であり、しかも、設計対象としての
回路のタイミングの制約を十分考慮して行う必要がある
ため、ＣＡＤツールによって実現される。このＣＡＤツ
ールは現在最も実用化が進んでおり、セルベースで処理
するものと、素子レベルで処理するものがある。セルベ
ースで処理するものとしては、ゲート幅（あるいはサイ
ズ）の小さい素子で構成したセルも準備し、タイミング
の制約を満足する範囲で可能な限り小さいものを使用す
るように論理合成する方法、あるいは、レイアウトされ
た結果を解析し、タイミングに余裕のある部分に配置さ
れたセルは、より小さいゲート幅で構成されたセルに置
き換えるといった方法がある。
する方法がある。ここで、負荷容量Ｃ(i) は、式（２）
で示される。 Ｃ(i) ＝Ｃd(i)＋Ｃw(i)＋Ｃg(i) …（２） （但し、Ｃd(i)は拡散容量、Ｃw(i)は配線容量、Ｃg(i)
はゲート容量である） この方法は、設計者が気が付く範囲内で回路を修正する
程度では全く不十分であり、しかも、設計対象としての
回路のタイミングの制約を十分考慮して行う必要がある
ため、ＣＡＤツールによって実現される。このＣＡＤツ
ールは現在最も実用化が進んでおり、セルベースで処理
するものと、素子レベルで処理するものがある。セルベ
ースで処理するものとしては、ゲート幅（あるいはサイ
ズ）の小さい素子で構成したセルも準備し、タイミング
の制約を満足する範囲で可能な限り小さいものを使用す
るように論理合成する方法、あるいは、レイアウトされ
た結果を解析し、タイミングに余裕のある部分に配置さ
れたセルは、より小さいゲート幅で構成されたセルに置
き換えるといった方法がある。
【０００８】これに対して、素子レベルで処理するもの
は、素子レベルでのタイミングの解析結果に基づき、サ
イズを削減可能な素子のサイズを削減し、上記拡散容量
Ｃd(i)、及びゲート容量Ｃg(i)を削減して、低消費電力
化を図る。但し、実際には、最小サイズの素子から解析
を始め、タイミングの制約が満足されるまで、一定量ず
つ素子のサイズを大きくしていくという方法がとられる
場合が多い。
は、素子レベルでのタイミングの解析結果に基づき、サ
イズを削減可能な素子のサイズを削減し、上記拡散容量
Ｃd(i)、及びゲート容量Ｃg(i)を削減して、低消費電力
化を図る。但し、実際には、最小サイズの素子から解析
を始め、タイミングの制約が満足されるまで、一定量ず
つ素子のサイズを大きくしていくという方法がとられる
場合が多い。
【０００９】尚、最近では、電源電圧を複数種類用意
し、これらの電源電圧をノード毎に割り当てる方法も提
案されている。この場合、消費電力Ｐは、式（３）で示
される。
し、これらの電源電圧をノード毎に割り当てる方法も提
案されている。この場合、消費電力Ｐは、式（３）で示
される。
【００１０】 Ｐ＝ｆ・（ΣＶ(i) 2 ・α(i) ・Ｃ(i) ） …（３） この場合も、タイミング解析を実施しつつ、Ｖ(i) をノ
ード毎に決定していくという点では、負荷容量Ｃ(i) を
削減する方法に類似している。
ード毎に決定していくという点では、負荷容量Ｃ(i) を
削減する方法に類似している。
【００１１】上記単独にパラメータを小さくする低消費
電力化施策は、一定の効果を期待できる。しかし、まだ
完全とは言えない。完全な効果を得るためには、設計対
象としての回路の実際の動作において、より多く動作す
るノードの負荷容量を可能な限り小さくする。すなわ
ち、各ノードのα(i) ×Ｃ(i) を、タイミングの制約を
満足させながら最適化することが必要である。しかし、
タイミングの制約を考慮しながら、どのような手順で大
きな低消費電力化を実現するかについては、まだ確立し
た方法があるとは言い難い。
電力化施策は、一定の効果を期待できる。しかし、まだ
完全とは言えない。完全な効果を得るためには、設計対
象としての回路の実際の動作において、より多く動作す
るノードの負荷容量を可能な限り小さくする。すなわ
ち、各ノードのα(i) ×Ｃ(i) を、タイミングの制約を
満足させながら最適化することが必要である。しかし、
タイミングの制約を考慮しながら、どのような手順で大
きな低消費電力化を実現するかについては、まだ確立し
た方法があるとは言い難い。
【００１２】
【発明が解決しようとする課題】上記より明らかなよう
に、現状の素子サイジングツールは、レイアウトから抽
出した負荷容量をベースとした言わば静的なレベルでの
最適化から、レイアウト情報と回路の動作に基づくスイ
ッチング率を結合したパラメータを基に最適化すること
により、さらに大きな消費電力の削減を可能とする方向
に進んでいる。しかし、その最適化の手順について、タ
イミングの制約を十分に考慮したものがなかった。
に、現状の素子サイジングツールは、レイアウトから抽
出した負荷容量をベースとした言わば静的なレベルでの
最適化から、レイアウト情報と回路の動作に基づくスイ
ッチング率を結合したパラメータを基に最適化すること
により、さらに大きな消費電力の削減を可能とする方向
に進んでいる。しかし、その最適化の手順について、タ
イミングの制約を十分に考慮したものがなかった。
【００１３】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、タイミン
グの制約と低消費電力化のための素子サイズの縮小手順
を明確化することにより、所定のレイアウトパターンを
基に、効率的且つ確実に低消費電力化することが可能な
半導体集積回路の最適化装置とその最適化方法を提供し
ようとするものである。
されたものであり、その目的とするところは、タイミン
グの制約と低消費電力化のための素子サイズの縮小手順
を明確化することにより、所定のレイアウトパターンを
基に、効率的且つ確実に低消費電力化することが可能な
半導体集積回路の最適化装置とその最適化方法を提供し
ようとするものである。
【００１４】
【課題を解決するための手段】この発明の最適化装置
は、上記課題を解決するため、処理対象としての半導体
集積回路の接続データを記憶する記憶装置と、この記憶
手段に接続され、前記半導体集積回路の消費電力を最適
化する制御手段とを具備し、前記制御手段は、前記接続
データに基づき、前記半導体集積回路の動作タイミング
を解析し、論理パスを抽出するタイミング解析手段と、
前記タイミング解析手段により解析したタイミングに基
づき、その結果を素子又は基本セルに関連付けるマーキ
ング手段と、前記マーキングに対応した順にサイズを縮
小する縮小手段とを具備している。
は、上記課題を解決するため、処理対象としての半導体
集積回路の接続データを記憶する記憶装置と、この記憶
手段に接続され、前記半導体集積回路の消費電力を最適
化する制御手段とを具備し、前記制御手段は、前記接続
データに基づき、前記半導体集積回路の動作タイミング
を解析し、論理パスを抽出するタイミング解析手段と、
前記タイミング解析手段により解析したタイミングに基
づき、その結果を素子又は基本セルに関連付けるマーキ
ング手段と、前記マーキングに対応した順にサイズを縮
小する縮小手段とを具備している。
【００１５】また、この発明の最適化方法は、半導体集
積回路の動作タイミングを解析するタイミング解析工程
と、前記タイミング解析手段により解析したタイミング
に基づき、その結果を素子又は基本セルに関連付けてマ
ーキングするマーキング工程と、前記マーキングに対応
した順にサイズを縮小する縮小工程とを具備している。
積回路の動作タイミングを解析するタイミング解析工程
と、前記タイミング解析手段により解析したタイミング
に基づき、その結果を素子又は基本セルに関連付けてマ
ーキングするマーキング工程と、前記マーキングに対応
した順にサイズを縮小する縮小工程とを具備している。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。図２は、この発明の一
実施例を示すものである。このシステムは例えばＥＷＳ
(Engineering Work Station)等、通常の計算機システム
を用いて実現される。すなわち、この装置は例えばシス
テムバス１１に接続されたマイクロプロセッサユニット
（ＭＰＵ）１２、メインメモリ１３、表示器１４、キー
ボード１５、マウス１６、ハードディスク装置１７によ
って構成されている。前記ハードディスク装置１７には
処理対象としての半導体集積回路の論理接続データから
なる例えばトランジスタレベルのネットリストやレイア
ウトデータ、プロセスデータ、テストパターン、半導体
集積回路を低消費電力化するための最適化プログラム、
半導体集積回路の動作タイミングを解析するためのタイ
ミング解析ツール、素子又は基本セルをサイジングする
ためのサイジングツール、処理結果を出力するプログラ
ム等、各種プログラムが記憶されている。前記表示器１
４はＭＰＵ１２の処理内容や処理結果、キーボード１５
から入力されたデータ、及びマウス１６によって指示さ
れたデータ等を表示する。
いて、図面を参照して説明する。図２は、この発明の一
実施例を示すものである。このシステムは例えばＥＷＳ
(Engineering Work Station)等、通常の計算機システム
を用いて実現される。すなわち、この装置は例えばシス
テムバス１１に接続されたマイクロプロセッサユニット
（ＭＰＵ）１２、メインメモリ１３、表示器１４、キー
ボード１５、マウス１６、ハードディスク装置１７によ
って構成されている。前記ハードディスク装置１７には
処理対象としての半導体集積回路の論理接続データから
なる例えばトランジスタレベルのネットリストやレイア
ウトデータ、プロセスデータ、テストパターン、半導体
集積回路を低消費電力化するための最適化プログラム、
半導体集積回路の動作タイミングを解析するためのタイ
ミング解析ツール、素子又は基本セルをサイジングする
ためのサイジングツール、処理結果を出力するプログラ
ム等、各種プログラムが記憶されている。前記表示器１
４はＭＰＵ１２の処理内容や処理結果、キーボード１５
から入力されたデータ、及びマウス１６によって指示さ
れたデータ等を表示する。
【００１７】上記構成において、図１及び図３乃至図５
を参照して動作について説明する。先ず、最適化処理に
先立って、図３（ａ）（ｂ）に示すように、最適化対象
としての回路の各ノードのスイッチング率及び負荷容量
を求めておく。すなわち、各ノードのスイッチング率
は、図３（ａ）に示すように、論理接続データ及びテス
トパターンに基づいて論理シミュレーションを行い、こ
の結果より、各ノードのスイッチング率が求められる。
論理シミュレーションとしては、例えば周知のＳＰＩＣ
Ｅ等が用いられる。また、各ノードの負荷容量はレイア
ウトデータやプロセスデータを用いて求められる。負荷
容量については、拡散容量Ｃｄ、配線容量Ｃｗ、ゲート
容量Ｃｇを区別できるようにしておく必要がある。
を参照して動作について説明する。先ず、最適化処理に
先立って、図３（ａ）（ｂ）に示すように、最適化対象
としての回路の各ノードのスイッチング率及び負荷容量
を求めておく。すなわち、各ノードのスイッチング率
は、図３（ａ）に示すように、論理接続データ及びテス
トパターンに基づいて論理シミュレーションを行い、こ
の結果より、各ノードのスイッチング率が求められる。
論理シミュレーションとしては、例えば周知のＳＰＩＣ
Ｅ等が用いられる。また、各ノードの負荷容量はレイア
ウトデータやプロセスデータを用いて求められる。負荷
容量については、拡散容量Ｃｄ、配線容量Ｃｗ、ゲート
容量Ｃｇを区別できるようにしておく必要がある。
【００１８】この後、図１に示すようにして最適化プロ
グラムにより処理が実行される。先ず、タイミング解析
ツールを用いて、前記論理接続データに基づき最適化対
象としての半導体集積回路の動作タイミングが解析さ
れ、複数の論理パス（クリティカルパス）及びこれに関
連するノードが抽出される（ＳＴ１）。次に、この抽出
された論理パス及びノードに基づいて、タイミングの制
約に余裕がない論理パスから順に、論理パスがグループ
分けされる（ＳＴ２）。すなわち、図４、図５に示すよ
うに、最も遅延時間が大きく、タイミングの制約に余裕
がない論理パスのグループをＰ１、次にタイミングの制
約に余裕がない論理パスのグループをＰ２というよう
に、遅延時間が所定の範囲内にある論理パスを順次グル
ープとする。
グラムにより処理が実行される。先ず、タイミング解析
ツールを用いて、前記論理接続データに基づき最適化対
象としての半導体集積回路の動作タイミングが解析さ
れ、複数の論理パス（クリティカルパス）及びこれに関
連するノードが抽出される（ＳＴ１）。次に、この抽出
された論理パス及びノードに基づいて、タイミングの制
約に余裕がない論理パスから順に、論理パスがグループ
分けされる（ＳＴ２）。すなわち、図４、図５に示すよ
うに、最も遅延時間が大きく、タイミングの制約に余裕
がない論理パスのグループをＰ１、次にタイミングの制
約に余裕がない論理パスのグループをＰ２というよう
に、遅延時間が所定の範囲内にある論理パスを順次グル
ープとする。
【００１９】尚、上記論理パス・グループ間のタイミン
グの相違を必要以上に細かく設定した場合、実質的な効
果を得るまでの計算回数が増加するため、経験的に妥当
な値を決める必要がある。
グの相違を必要以上に細かく設定した場合、実質的な効
果を得るまでの計算回数が増加するため、経験的に妥当
な値を決める必要がある。
【００２０】次に、タイミングの制約に余裕がないパス
のグループから順に、そのグループに関連する全ての端
子に、そのグループを示すマークを付す（ＳＴ３）。す
なわち、先ず、グループＰ１に係わるノードは、次のよ
うにして決定される。回路の入出力端、及び回路の内部
で上記グループＰ１に係わる内部端子を全て抽出し、そ
れらに“Ｐ１”とマークする。続いて、グループＰ２に
係わる内部端子を全て抽出し、それらに“Ｐ２”とマー
クする。以下、同様に各グループについて実行する。図
４において、矩形は素子又はセルを示し、細線は最もタ
イミングの制約に余裕がない論理パスのグループＰ１を
示し、太線は次にタイミングの制約に余裕がない論理パ
スのグループＰ２を示している。ここで、グループＰ１
に係わるパスの遅延時間は現状以上に増加してはならな
いと仮定する。すなわち、グループＰ１は縮小処理の対
象から外される。
のグループから順に、そのグループに関連する全ての端
子に、そのグループを示すマークを付す（ＳＴ３）。す
なわち、先ず、グループＰ１に係わるノードは、次のよ
うにして決定される。回路の入出力端、及び回路の内部
で上記グループＰ１に係わる内部端子を全て抽出し、そ
れらに“Ｐ１”とマークする。続いて、グループＰ２に
係わる内部端子を全て抽出し、それらに“Ｐ２”とマー
クする。以下、同様に各グループについて実行する。図
４において、矩形は素子又はセルを示し、細線は最もタ
イミングの制約に余裕がない論理パスのグループＰ１を
示し、太線は次にタイミングの制約に余裕がない論理パ
スのグループＰ２を示している。ここで、グループＰ１
に係わるパスの遅延時間は現状以上に増加してはならな
いと仮定する。すなわち、グループＰ１は縮小処理の対
象から外される。
【００２１】次に、上記のようにグループ分けした状態
において、最もタイミングの制約に余裕のあるグループ
から順に低消費電力化のため素子がサイジングされる。
すなわち、例えば図４、図５に示す２つのグループにお
いては、パスの遅延時間が短い“Ｐ２”がマークされた
グループＰ２の素子がサイジングされる。
において、最もタイミングの制約に余裕のあるグループ
から順に低消費電力化のため素子がサイジングされる。
すなわち、例えば図４、図５に示す２つのグループにお
いては、パスの遅延時間が短い“Ｐ２”がマークされた
グループＰ２の素子がサイジングされる。
【００２２】素子のサイジングにおいては、式（３）に
従って、消費電力の削減に大きく影響するスイッチング
率と負荷容量の積（αＣ）の大きなノード、又は出力端
子に近い部分に位置するノードの遅延時間が所定量増加
するまで、素子又はセルのサイズを縮小する。例えば図
４に示すパスグループＰ２において、出力端子の近傍に
位置する２つのノードのスイッチング率と負荷容量の積
がそれぞれα´Ｃ、αＣであり、これらがα´Ｃ＜αＣ
の関係であるとする。この場合、α´Ｃ＝αＣとなるま
で、出力端に近い側の素子又はセル（スイッチング率と
負荷容量の積が大きなノードを駆動する素子又はセル）
が縮小される。素子レベルで縮小するか、基本セルレベ
ルで縮小するかは、使用するサイジングツールにより、
どちらを使うかは適宜選択すればよい。
従って、消費電力の削減に大きく影響するスイッチング
率と負荷容量の積（αＣ）の大きなノード、又は出力端
子に近い部分に位置するノードの遅延時間が所定量増加
するまで、素子又はセルのサイズを縮小する。例えば図
４に示すパスグループＰ２において、出力端子の近傍に
位置する２つのノードのスイッチング率と負荷容量の積
がそれぞれα´Ｃ、αＣであり、これらがα´Ｃ＜αＣ
の関係であるとする。この場合、α´Ｃ＝αＣとなるま
で、出力端に近い側の素子又はセル（スイッチング率と
負荷容量の積が大きなノードを駆動する素子又はセル）
が縮小される。素子レベルで縮小するか、基本セルレベ
ルで縮小するかは、使用するサイジングツールにより、
どちらを使うかは適宜選択すればよい。
【００２３】上記縮小は、パスグループの遅延時間の差
を対象回路のゲートの段数で割った値が一応の目安とさ
れる。例えばゲート段数が１０段である場合、遅延時間
が０．２ｎｓ増加する程度が目安となる。この処理は、
グループＰ２の遅延時間がグループＰ１の遅延時間と同
等となるまで繰り返される。この結果、グループＰ２の
遅延時間がグループＰ１の遅延時間と同等となり、全体
に動作タイミングと消費電力が最適化された回路が得ら
れることとなる。グループＰ１において、グループＰ２
に関連する部分の遅延時間は、グループＰ２のサイズ縮
小処理により、負荷容量が少なくなるため、遅延時間が
増加することはない。
を対象回路のゲートの段数で割った値が一応の目安とさ
れる。例えばゲート段数が１０段である場合、遅延時間
が０．２ｎｓ増加する程度が目安となる。この処理は、
グループＰ２の遅延時間がグループＰ１の遅延時間と同
等となるまで繰り返される。この結果、グループＰ２の
遅延時間がグループＰ１の遅延時間と同等となり、全体
に動作タイミングと消費電力が最適化された回路が得ら
れることとなる。グループＰ１において、グループＰ２
に関連する部分の遅延時間は、グループＰ２のサイズ縮
小処理により、負荷容量が少なくなるため、遅延時間が
増加することはない。
【００２４】仮に、グループＰ２より遅延時間の短いグ
ループＰ３がある場合、先ず、グループＰ３の遅延時間
をグループＰ２と同等となるように、グループＰ３に含
まれる素子のサイズを縮小する。この後、グループＰ
３、Ｐ２の遅延時間をグループＰ１の遅延時間と同等と
なるように、グループＰ３、Ｐ２に含まれる素子のサイ
ズを縮小する。この処理が終了し場合、消費電力の削減
結果を求めこれを出力する（ＳＴ５）。
ループＰ３がある場合、先ず、グループＰ３の遅延時間
をグループＰ２と同等となるように、グループＰ３に含
まれる素子のサイズを縮小する。この後、グループＰ
３、Ｐ２の遅延時間をグループＰ１の遅延時間と同等と
なるように、グループＰ３、Ｐ２に含まれる素子のサイ
ズを縮小する。この処理が終了し場合、消費電力の削減
結果を求めこれを出力する（ＳＴ５）。
【００２５】この後、確認のため前記タイミング解析ツ
ールよって処理後の回路のタイミングを解析する（ＳＴ
６、ＳＴ７）。この解析結果が良好でない場合、前記ス
テップＳＴ２に移行し、この解析結果に基づいて、再度
前述した動作が繰り返される。また、解析結果が良好な
場合、処理が終了される。
ールよって処理後の回路のタイミングを解析する（ＳＴ
６、ＳＴ７）。この解析結果が良好でない場合、前記ス
テップＳＴ２に移行し、この解析結果に基づいて、再度
前述した動作が繰り返される。また、解析結果が良好な
場合、処理が終了される。
【００２６】上記実施例によれば、処理対象としての回
路のタイミングを解析し、この解析結果に従って、タイ
ミングの制約に余裕のない論理パスから順にグループ分
けし、これらグループのうちタイミングに余裕のあるグ
ループから素子サイズの縮小を行っている。したがっ
て、タイミングを考慮して素子サイズを縮小できるた
め、安定な動作タイミングを保持して低消費電力化を図
ることができる。しかも、１度の素子サイズの縮小は、
タイミングの余裕が１グループ分劣化するだけであるた
め、素子の動作速度の低下を極力抑えることができ、バ
ッファ回路等における貫通電流の発生を防止できる。
路のタイミングを解析し、この解析結果に従って、タイ
ミングの制約に余裕のない論理パスから順にグループ分
けし、これらグループのうちタイミングに余裕のあるグ
ループから素子サイズの縮小を行っている。したがっ
て、タイミングを考慮して素子サイズを縮小できるた
め、安定な動作タイミングを保持して低消費電力化を図
ることができる。しかも、１度の素子サイズの縮小は、
タイミングの余裕が１グループ分劣化するだけであるた
め、素子の動作速度の低下を極力抑えることができ、バ
ッファ回路等における貫通電流の発生を防止できる。
【００２７】尚、上記ステップＳＴ５において、消費電
力の削減結果が所望の消費電力値である場合、処理を随
時終了してもよい。また、素子のサイジングにおいて、
素子のサイズを削減したことにより、スイッチングの速
度が低下することがある。このため、この素子の出力信
号を入力信号とするバッファ回路等において、貫通電流
が増加する可能性を有している。したがって、素子サイ
ズに下限を設定しておくことが望ましい。
力の削減結果が所望の消費電力値である場合、処理を随
時終了してもよい。また、素子のサイジングにおいて、
素子のサイズを削減したことにより、スイッチングの速
度が低下することがある。このため、この素子の出力信
号を入力信号とするバッファ回路等において、貫通電流
が増加する可能性を有している。したがって、素子サイ
ズに下限を設定しておくことが望ましい。
【００２８】さらに、上記実施例では、パスの遅延時間
に基づいて素子を縮小した。しかし、これに限定される
ものではなく。例えばフリップフロップ回路のセットア
ップ時間、ホールド時間等、他のタイミング・パラメー
タを考慮して素子を縮小することも可能である。
に基づいて素子を縮小した。しかし、これに限定される
ものではなく。例えばフリップフロップ回路のセットア
ップ時間、ホールド時間等、他のタイミング・パラメー
タを考慮して素子を縮小することも可能である。
【００２９】また、実際の消費電力化を目指したＣＡＤ
としては、自動配置、自動配線の段階から消費電力の削
減を考慮するものもある。この種のＣＡＤは、配線容量
Ｃw(i)、あるいはα(i) ×Ｃ(i) を削減するものである
が、この発明をこのようなＣＡＤに適用することも可能
である。その他、この発明は上記実施の形態に限定され
るものではなく、発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。
としては、自動配置、自動配線の段階から消費電力の削
減を考慮するものもある。この種のＣＡＤは、配線容量
Ｃw(i)、あるいはα(i) ×Ｃ(i) を削減するものである
が、この発明をこのようなＣＡＤに適用することも可能
である。その他、この発明は上記実施の形態に限定され
るものではなく、発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。
【００３０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、タイミングの制約と低消費電力化のための素子サイ
ズの縮小手順を明確化することにより、安定した動作タ
イミングを確保して効率的且つ確実に低消費電力化を図
ることが可能な半導体集積回路の最適化装置とその最適
化方法を提供できる。
ば、タイミングの制約と低消費電力化のための素子サイ
ズの縮小手順を明確化することにより、安定した動作タ
イミングを確保して効率的且つ確実に低消費電力化を図
ることが可能な半導体集積回路の最適化装置とその最適
化方法を提供できる。
【図１】この発明の一実施例を示すものであり、動作を
説明するために示すフローチャート。
説明するために示すフローチャート。
【図２】この発明の一実施例を示す構成図。
【図３】この発明の動作を説明するために示す図。
【図４】この発明の動作を説明するために示す図。
【図５】この発明の動作を説明するために示す図。
１２…マイクロプロセッサ、 １３…メモリ、 １４…表示器、 １７…ハードディスク装置。
Claims (10)
- 【請求項１】 処理対象としての半導体集積回路の接続
データを記憶する記憶装置と、 この記憶手段に接続され、前記半導体集積回路の消費電
力を最適化する制御手段とを具備し、 前記制御手段は、 前記接続データに基づき、前記半導体集積回路の動作タ
イミングを解析し、論理パスを抽出するタイミング解析
手段と、 前記タイミング解析手段により解析したタイミングに基
づき、その結果を素子又は基本セルに関連付けるマーキ
ング手段と、 前記マーキングに対応した順にサイズを縮小する縮小手
段とを具備することを特徴とする半導体集積回路の最適
化装置。 - 【請求項２】 前記制御手段は、前記タイミング解析手
段により得られた論理パスを所定のタイミング範囲毎に
複数のグループに分けるグループ分け手段を有し、 前記マーキング手段は、前記半導体集積回路の入出力端
子、内部の素子又は基本セルの入出力端子を前記グルー
プ分けした複数の論理パスのグループに関連付け、 前記縮小手段は、前記グループのうちタイミングに余裕
のある論理パスのグループから、各グループに関連付け
られた素子又は基本セルのサイズを縮小することを特徴
とする請求項１記載の半導体集積回路の最適化装置。 - 【請求項３】 前記縮小手段は、出力端子近傍の素子又
は基本セルからサイズを縮小することを特徴とする請求
項１記載の半導体集積回路の最適化装置。 - 【請求項４】 前記縮小手段は、スイッチング率と負荷
容量との積の大きなノードを駆動する素子又は基本セル
からサイズを縮小することを特徴とする請求項１記載の
半導体集積回路の最適化装置。 - 【請求項５】 前記縮小手段は、１グループ分毎に素子
又は基本セルのサイズを縮小することを特徴とする請求
項１記載の半導体集積回路の最適化装置。 - 【請求項６】 半導体集積回路の動作タイミングを解析
するタイミング解析工程と、 前記タイミング解析手段により解析したタイミングに基
づき、その結果を素子又は基本セルに関連付けてマーキ
ングするマーキング工程と、 前記マーキングに対応した順にサイズを縮小する縮小工
程とを具備することを特徴とする半導体集積回路の最適
化方法。 - 【請求項７】 前記タイミング解析により得られた論理
パスについて、所定のタイミングの範囲毎にグループ分
けする工程をさらに有し、 前記マーキング工程は、前記半導体集積回路の入出力端
子、内部の素子又は基本セルの入出力端子を前記グルー
プ分けした複数の論理パスのグループに関連付け、 前記縮小工程は、前記グループのうちタイミングに余裕
のある論理パスのグループから、各グループに関連付け
られた素子又は基本セルのサイズを縮小することを特徴
とする請求項６記載の半導体集積回路の最適化方法。 - 【請求項８】 前記縮小工程は、出力端子近傍の素子又
は基本セルからサイズを縮小することを特徴とする請求
項７記載の半導体集積回路の最適化方法。 - 【請求項９】 前記縮小工程は、スイッチング率と負荷
容量との積の大きなノードを駆動する素子又は基本セル
からサイズを縮小することを特徴とする請求項７記載の
半導体集積回路の最適化方法。 - 【請求項１０】 前記縮小工程は、１グループ分毎に素
子又は基本セルのサイズを縮小することを特徴とする請
求項７記載の半導体集積回路の最適化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246373A JPH1092942A (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路の最適化装置とその最適化方法 |
| US08/932,175 US6148434A (en) | 1996-09-18 | 1997-09-17 | Apparatus and method for minimizing the delay times in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8246373A JPH1092942A (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路の最適化装置とその最適化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092942A true JPH1092942A (ja) | 1998-04-10 |
Family
ID=17147587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8246373A Pending JPH1092942A (ja) | 1996-09-18 | 1996-09-18 | 半導体集積回路の最適化装置とその最適化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6148434A (ja) |
| JP (1) | JPH1092942A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485435A (en) * | 1990-03-20 | 1996-01-16 | Canon Kabushiki Kaisha | Magnetic field generator in which an end face of a magnetic material member projects from man end face of magnetic field generating cores |
| KR100555473B1 (ko) * | 1999-05-12 | 2006-03-03 | 삼성전자주식회사 | 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형회로망 해석방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000048053A (ja) * | 1998-07-27 | 2000-02-18 | Toshiba Corp | タイミング解析方法 |
| US6275968B1 (en) * | 1998-08-06 | 2001-08-14 | International Business Machines Corporation | Apparatus and method to reduce node toggling in semiconductor devices |
| US6502224B2 (en) * | 2001-04-12 | 2002-12-31 | International Business Machines Corporation | Method and apparatus for synthesizing levelized logic |
| US7089143B2 (en) * | 2004-04-29 | 2006-08-08 | International Business Machines Corporation | Method and system for evaluating timing in an integrated circuit |
| US8302064B1 (en) * | 2009-03-10 | 2012-10-30 | Xilinx, Inc. | Method of product performance improvement by selective feature sizing of semiconductor devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827428A (en) * | 1985-11-15 | 1989-05-02 | American Telephone And Telegraph Company, At&T Bell Laboratories | Transistor sizing system for integrated circuits |
| JP2854733B2 (ja) * | 1991-08-23 | 1999-02-03 | 三菱電機株式会社 | 遅延時間計算装置及び遅延時間計算方法 |
| US5507029A (en) * | 1995-01-11 | 1996-04-09 | International Business Machines Corporation | Method for minimizing the time skew of electrical signals in very large scale integrated circuits |
| US5880967A (en) * | 1995-05-01 | 1999-03-09 | Synopsys, Inc. | Minimization of circuit delay and power through transistor sizing |
| US5896300A (en) * | 1996-08-30 | 1999-04-20 | Avant| Corporation | Methods, apparatus and computer program products for performing post-layout verification of microelectronic circuits by filtering timing error bounds for layout critical nets |
-
1996
- 1996-09-18 JP JP8246373A patent/JPH1092942A/ja active Pending
-
1997
- 1997-09-17 US US08/932,175 patent/US6148434A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485435A (en) * | 1990-03-20 | 1996-01-16 | Canon Kabushiki Kaisha | Magnetic field generator in which an end face of a magnetic material member projects from man end face of magnetic field generating cores |
| KR100555473B1 (ko) * | 1999-05-12 | 2006-03-03 | 삼성전자주식회사 | 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형회로망 해석방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6148434A (en) | 2000-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6493856B2 (en) | Automatic circuit generation apparatus and method, and computer program product for executing the method | |
| US6427226B1 (en) | Selectively reducing transistor channel length in a semiconductor device | |
| US7835212B2 (en) | Methods and arrangements for enhancing power management systems in integrated circuits | |
| US6711719B2 (en) | Method and apparatus for reducing power consumption in VLSI circuit designs | |
| Hedlund | Aesop: A tool for automated transistor sizing | |
| US6498515B2 (en) | Semiconductor integrated circuit and method for designing the same | |
| US7797646B2 (en) | Method for using mixed multi-Vt devices in a cell-based design | |
| US6976235B2 (en) | Region-based voltage drop budgets for low-power design | |
| JPH0749903A (ja) | 集積回路のシミュレーション方法およびレイアウト方法 | |
| US10699045B2 (en) | Methods and apparatus for regulating the supply voltage of an integrated circuit | |
| JP2015173270A (ja) | 省面積及び省電力のスタンダードセル方法 | |
| Frenkil | The practical engineer [A multi-level approach to low-power IC design] | |
| KR20130084029A (ko) | 탭리스 스탠다드 셀을 포함하는 시스템-온-칩의 설계 방법, 설계 시스템 및 시스템-온-칩 | |
| JP2000305961A (ja) | セルライブラリデータベースおよび設計支援装置 | |
| JP2001357090A (ja) | 論理合成方法及び論理合成装置 | |
| US11082044B2 (en) | Integrated circuit including power gating cell | |
| US8255859B2 (en) | Method and system for verification of multi-voltage circuit design | |
| US7958476B1 (en) | Method for multi-cycle path and false path clock gating | |
| US20140245251A1 (en) | Design Optimization for Circuit Migration | |
| US6618847B1 (en) | Power stabilizer using under-utilized standard cells | |
| JPH1092942A (ja) | 半導体集積回路の最適化装置とその最適化方法 | |
| US6311310B1 (en) | Method and apparatus for wiring integrated circuits with multiple power buses based on performance | |
| US7260808B1 (en) | Method and metric for low power standard cell logic synthesis | |
| Ko et al. | Short-circuit power driven gate sizing technique for reducing power dissipation | |
| CN116569336A (zh) | 聚比特单元 |