JP2000048053A - タイミング解析方法 - Google Patents

タイミング解析方法

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JP2000048053A
JP2000048053A JP10211104A JP21110498A JP2000048053A JP 2000048053 A JP2000048053 A JP 2000048053A JP 10211104 A JP10211104 A JP 10211104A JP 21110498 A JP21110498 A JP 21110498A JP 2000048053 A JP2000048053 A JP 2000048053A
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Japan
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path
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timing analysis
capacitance
capacity
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JP10211104A
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Katsumi Kuwayama
克己 桑山
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis

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Abstract

(57)【要約】 【課題】配線間のカップリング容量の影響を正確に反映
することができる高速で高精度な半導体集積回路のタイ
ミング解析方法を提供する。 【解決手段】回路上の各ノードに対して最大容量と最小
容量を求める（ステップＳ１〜Ｓ８）。次に、最大容量
及び最小容量を用いた静的タイミング解析により（ステ
ップＳ９、Ｓ１０）、回路上のノードの１つあるいは複
数の組み合せからなるパスに対し、セットアップ制約を
満足しているパスを適合パスに（ステップＳ１２）、セ
ットアップ制約に違反しているパスを違反パスに（ステ
ップＳ１１）、適合パス及び違反パスのいずれにも属さ
ないパスを未決パスに分類する（ステップＳ１３）。そ
して、未決パスに対して動的タイミング解析を行い、未
決パスを適合パスと違反パスに分類する（ステップＳ１
４）。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、論理ＬＳＩ設計に
おけるタイミング解析方法に関し、特に半導体集積回路
の動作速度の検証に用いられるタイミング解析方法に関
するものである。
【０００２】
【従来の技術】近年、半導体集積回路（ＬＳＩ）のDeep
Sub-micron 世代において、回路の動作速度を決定する
要因として、素子間の配線容量の寄与する割合が増大し
ている。配線容量は、データ信号が流れる信号ノードと
電源もしくはグランド（接地電位）との間の容量、信号
ノードと信号ノードとの間のカップリング容量に大別さ
れる。近年においては、プロセスの微細化により、信号
ノード−電源またはグランド間の容量に対してカップリ
ング容量の割合が増大している。
【０００３】前記２つの配線容量である信号ノード−グ
ランド間容量（対地容量）とカップリング容量について
説明する。図１０は、配線容量を有する回路の簡単な一
例である。インバータＩＶ１００とインバータＩＶ１０
２の間を接続するノードＮ１００と、インバータＩＶ１
０４とインバータＩＶ１０６の間を接続するノードＮ１
０２とが近接して形成されている。この場合、ノードＮ
１００とノードＮ１０２との間には、カップリング容量
Ｃｃが存在する。また、ノードＮ１００とグランドとの
間には、対地容量Ｃｇが存在する。
【０００４】一方、システム全体を１つのチップに収め
る要求が強くなるに伴って、半導体集積回路の回路規模
は増大している。このため、回路規模が増大するチップ
の性能、特に動作速度の検証手法は、膨大な検証時間を
要する動的シミュレーションから、より高速処理が可能
な静的シミュレーションへとシフトしている。
【０００５】従来より、このような半導体集積回路にお
ける静的タイミング解析では、あるノードの遅延時間を
計算する際に他のノードとの間に存在するカップリング
容量を考慮した解析が不可能である。これは、静的タイ
ミング解析においては、あるノードの解析時において他
のノードの電位の状態が不明であるという静的タイミン
グ解析の性質による制約のためである。
【０００６】そこで、従来は下記のいずれかの方法で静
的タイミング解析を行っている。第１の例は、カップリ
ング容量を無視する手法である（従来例１）。図１１
は、カップリング容量を無視したときの等価回路を示す
図である。図１１に示すように、インバータＩＶ１００
とインバータＩＶ１０２の間を接続するノードＮ１００
と、インバータＩＶ１０４とインバータＩＶ１０６の間
を接続するノードＮ１０２とが近接して形成されてい
る。この場合、解析対象のノードＮ１００には対地容量
Ｃｇのみが形成される。
【０００７】第２の例は、カップリング容量Ｃｃの値を
２倍して対地容量に変換する手法である（従来例２）。
図１２は、カップリング容量Ｃｃの値を２倍して対地容
量に変換したときの等価回路を示す図である。図１２に
示すように、インバータＩＶ１００とインバータＩＶ１
０２の間を接続するノードＮ１００と、インバータＩＶ
１０４とインバータＩＶ１０６の間を接続するノードＮ
１０２が近接して形成されている。この場合、解析対象
のノードＮ１００には、対地容量Ｃｇとカップリング容
量Ｃｃの２倍の容量２Ｃｃが形成される。
【０００８】第３の例は、カップリング容量Ｃｃをその
ままの値で対地容量に変換する手法である（従来例
３）。図１３は、カップリング容量の値を対地容量に変
換したときの等価回路を示す図である。図１３に示すよ
うに、インバータＩＶ１００とインバータＩＶ１０２の
間を接続するノードＮ１００と、インバータＩＶ１０４
とインバータＩＶ１０６の間を接続するノードＮ１０２
が近接して形成されている。この場合、解析対象のノー
ドＮ１００には、対地容量Ｃｇとカップリング容量Ｃｃ
が形成される。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来例１、従来例２、従来例３には下記の問題点が存在す
る。従来例１では、カップリング容量を無視している
が、これは図１４に示すように、他のノードＮ１０２の
電位が対象ノードＮ１００の電位と完全に同時に同じ方
向（立ち上がり、もしくは立ち下がり）に変化する場合
を想定している。よって、２つのノードが完全に同時に
同じ方向に変化する場合以外では、計算により求められ
る遅延時間は実際に生じる遅延時間より小さくなる。
【００１０】また、従来例２では、カップリング容量Ｃ
ｃの値を２倍して対地容量に変換しているが、これは図
１５に示すように、他のノードＮ１０２の電位が対象ノ
ードＮ１００の電位と完全に同時に異なる方向（立ち上
がり、もしくは立ち下がり）に変化する場合を想定して
いる。よって、２つのノードが完全に同時に異なる方向
に変化する場合以外では、計算により求められる遅延時
間は実際に生じる遅延時間より大きくなる。
【００１１】また、従来例３では、カップリング容量Ｃ
ｃをそのままの値で対地容量に変換しているが、これは
図１６に示すように、他のノードＮ１０２の電位が固定
している場合を想定している。よって、ノードＮ１０２
の電位が固定している場合以外では、計算される遅延時
間は実際に生じる遅延時間より小さくなるか、もしくは
大きくなる。
【００１２】すなわち、従来の静的タイミング解析で
は、正確にカップリング容量の影響を考慮することでき
ないため、余分なマージンが必要である。あるいは、静
的タイミング解析時には制約を満たしていたにも係わら
ず、実際のチップでは制約違反となってしまう場合があ
る。
【００１３】そこで本発明は、上記課題に鑑みてなされ
たものであり、配線間のカップリング容量の影響を正確
に反映することができる高速で高精度な半導体集積回路
のタイミング解析方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るタイミング解析方法は、回路上の各
ノードに対して最大容量と最小容量を求める第１のステ
ップと、前記最大容量及び最小容量を用いた静的タイミ
ング解析により、回路上の前記ノードの１つあるいは複
数の組み合せからなるパスに対し、セットアップ制約を
満足しているパスを適合パスに、セットアップ制約に違
反しているパスを違反パスに、前記適合パス及び違反パ
スのいずれにも属さないパスを未決パスに分類する第２
のステップと、前記未決パスに対して動的タイミング解
析を行う第３のステップとを具備することを特徴とす
る。
【００１５】また、この発明に係るタイミング解析方法
は、回路上の各ノードに対して最大容量と最小容量を求
める第１のステップと、前記最大容量及び最小容量を用
いた静的タイミング解析により、回路上の前記ノードの
１つあるいは複数の組み合せからなるパスに対し、ホー
ルド制約を満足しているパスを適合パスに、ホールド制
約に違反しているパスを違反パスに、前記適合パス及び
違反パスのいずれにも属さないパスを未決パスに分類す
る第２のステップと、前記未決パスに対して動的タイミ
ング解析を行う第３のステップとを具備することを特徴
とする。
【００１６】また、この発明に係るタイミング解析方法
は、回路上の各ノードに対して最大容量と最小容量を求
める第１のステップと、前記各ノードのうちデータ信号
が送信されるデータノードに対しては前記第１のステッ
プで求めた最大容量を選択し、クロック信号が送信され
るクロックノードに対しては前記第１のステップで求め
た最小容量を選択して静的タイミング解析を行う第２の
ステップと、前記データノードに対しては前記第１のス
テップで求めた最小容量を選択し、前記クロックノード
に対しては前記第１のステップで求めた最大容量を選択
して静的タイミング解析を行う第３のステップと、回路
上の前記データノードの１つあるいは複数の組み合せか
らなるパスに対し、前記第２のステップの結果からセッ
トアップ制約を満足しているパスを適合パスに、前記第
３のステップの結果からセットアップ制約に違反してい
るパスを違反パスに、前記適合パス及び違反パスのいず
れにも属さないパスを未決パスに分類する第４のステッ
プと、前記未決パスに対して動的タイミング解析を行う
第５のステップとを具備することを特徴とする。
【００１７】また、この発明に係るタイミング解析方法
は、回路上の各ノードに対して最大容量と最小容量を求
める第１のステップと、前記各ノードのうちデータ信号
が送信されるデータノードに対しては前記第１のステッ
プで求めた最大容量を選択し、クロック信号が送信され
るクロックノードに対しては前記第１のステップで求め
た最小容量を選択して静的タイミング解析を行う第２の
ステップと、前記データノードに対しては前記第１のス
テップで求めた最小容量を選択し、前記クロックノード
に対しては前記第１のステップで求めた最大容量を選択
して静的タイミング解析を行う第３のステップと、回路
上の前記データノードの１つあるいは複数の組み合せか
らなるパスに対し、前記第２のステップの結果からホー
ルド制約に違反しているパスを違反パスに、前記第３の
ステップの結果からホールド制約を満足しているパスを
適合パスに、前記違反パス及び適合パスのいずれにも属
さないパスを未決パスに分類する第４のステップと、前
記未決パスに対して動的タイミング解析を行う第５のス
テップとを具備することを特徴とするタイミング解析方
法。
【００１８】また、この発明に係るタイミング解析方法
は、回路上の各ノードに対して、カップリング容量と対
地容量を求める第１のステップと、前記各ノードに対し
て、前記カップリング容量と前記対地容量とを合せた全
容量に対する前記カップリング容量の割合を求める第２
のステップと、前記カップリング容量の割合と予め設定
した所定値とを比較して、所定値より大きいか小さいか
によって前記各ノードを第１の群と第２の群に分類する
第３のステップと、前記第３のステップで分類された前
記第１の群ごと及び第２の群ごとに前記各ノードの最大
容量と最小容量を求める第４のステップと、前記各ノー
ドのうちデータ信号が送信されるデータノードに対して
は第４のステップで求めた最大容量を選択し、クロック
信号が送信されるクロックノードに対しては第４のステ
ップで求めた最小容量を選択して静的タイミング解析を
行う第５のステップと、前記データノードに対しては第
４のステップで求めた最小容量を選択し、前記クロック
ノードに対しては第４のステップで求めた最大容量を選
択して静的タイミング解析を行う第６のステップと、回
路上の前記データノードの１つあるいは複数の組み合せ
からなるパスに対し、前記第５のステップの結果からセ
ットアップ制約を満足しているパスを適合パスに、前記
第６のステップの結果からセットアップ制約に違反して
いるパスを違反パスに、前記適合パス及び違反パスのい
ずれにも属さないパスを未決パスに分類する第７のステ
ップと、前記未決パスに対して動的タイミング解析を行
う第８のステップとを具備することを特徴とする。
【００１９】また、この発明に係るタイミング解析方法
は、回路上の各ノードに対して、カップリング容量と対
地容量を求める第１のステップと、前記各ノードに対し
て、前記カップリング容量と前記対地容量とを合せた全
容量に対する前記カップリング容量の割合を求める第２
のステップと、前記カップリング容量の割合と予め設定
した所定値とを比較して、所定値より大きいか小さいか
によって前記各ノードを第１の群と第２の群に分類する
第３のステップと、前記第３のステップで分類された前
記第１の群ごと及び第２の群ごとに前記各ノードの最大
容量と最小容量を求める第４のステップと、前記各ノー
ドのうちデータ信号が送信されるデータノードに対して
は第４のステップで求めた最大容量を選択し、クロック
信号が送信されるクロックノードに対しては第４のステ
ップで求めた最小容量を選択して静的タイミング解析を
行う第５のステップと、前記データノードに対しては第
４のステップで求めた最小容量を選択し、前記クロック
ノードに対しては第４のステップで求めた最大容量を選
択して静的タイミング解析を行う第６のステップと、回
路上の前記データノードの１つあるいは複数の組み合せ
からなるパスに対し、前記第５のステップの結果からホ
ールド制約に違反しているパスを違反パスに、前記第６
のステップの結果からホールド制約を満足しているパス
を適合パスに、前記違反パス及び適合パスのいずれにも
属さないパスを未決パスに分類する第７のステップと、
前記未決パスに対して動的タイミング解析を行う第８の
ステップとを具備することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。まず、この発明の第１の
実施の形態の半導体集積回路のタイミング解析方法につ
いて説明する。この第１の実施の形態は、セットアップ
制約に対するタイミング解析方法を示すものである。
【００２１】図１は、第１の実施の形態のタイミング解
析方法の手順を示すフロー図である。図２は、配線容量
を有する回路の簡単な一例である。まず、図２に示す回
路の構成を説明する。図２に示すように、インバータＩ
Ｖ２とインバータＩＶ４の間を接続するノードＮ［ｉ］
と、インバータＩＶ６とインバータＩＶ８の間を接続す
るノードＮ［ｊ］とが近接して形成されている。この場
合、ノードＮ［ｉ］とノードＮ［ｊ］との間には、カッ
プリング容量Ｃｃが形成される。また、ノードＮ［ｉ］
とグランドとの間には、対地容量Ｃｇが形成される。
ｉ，ｊは、自然数（ｉ＝１、２、３、…、ｎ，ｊ＝１、
２、３、…、ｎ）であり、各ノードに付与したノード番
号を示す。このような回路に対してのタイミング解析方
法を以下に説明する。
【００２２】まず、タイミング解析を行う対象ノードＮ
［ｉ］のカップリング容量の総和Ｃｃ［ｉ］を求める
（ステップＳ１）。さらに、前記対象ノードＮ［ｉ］の
対地容量Ｃｇ［ｉ］を求める（ステップＳ２）。続い
て、カップリング容量Ｃｃ［ｉ］と対地容量Ｃｇ［ｉ］
とを合せたトータル容量Ｃｔ［ｉ］を求める（ステップ
Ｓ３）。
【００２３】Ｃｔ［ｉ］ ＝ Ｃｇ［ｉ］＋Ｃｃ［ｉ］ このトータル容量Ｃｔ［ｉ］は、図３に示すように、カ
ップリング容量の値を対地容量に変換した場合を表して
いる。これは、図４に示すように、他のノードＮ［ｊ］
の電位が固定されている場合を想定するものである。な
お、前述したように、図３はカップリング容量Ｃｃの値
を対地容量Ｃｇに変換したときの等価回路を示してい
る。
【００２４】続いて、カップリング容量Ｃｃ［ｉ］のト
ータル容量Ｃｔ［ｉ］に占める割合Ｒｃ［ｉ］を下記の
ように定義し、ノード毎に求める（ステップＳ４）。 Ｒｃ［ｉ］ ＝ Ｃｃ［ｉ］／Ｃｔ［ｉ］ 次に、所定のしきい値Ｒth1 を設定し、カップリング容
量の割合Ｒｃ［ｉ］に対して、下記の条件に当てはまる
ノードを選択する（ステップＳ５）。
【００２５】条件 Ｒｃ［ｉ］ ＞ Ｒth1 なお、しきい値Ｒth1 は、経験則から求められる値であ
り、０であってもよい。
【００２６】前記ステップＳ５で選択したノードに対し
て、下記に示す最大容量ＣｔＭＡＸ［ｉ］、最小容量Ｃ
ｔＭＩＮ［ｉ］を計算する（ステップＳ６）。 最大容量ＣｔＭＡＸ［ｉ］＝Ｃｔ［ｉ］＋Ｃｃ［ｉ］ 最小容量ＣｔＭＩＮ［ｉ］＝Ｃｔ［ｉ］−Ｃｃ［ｉ］ この最大容量ＣｔＭＡＸ［ｉ］は、図５に示すように、
カップリング容量Ｃｃの値を２倍して対地容量に変換し
た場合を表している。これは、図６に示すように、他の
ノードＮ［ｊ］の電位が対象ノードＮ［ｉ］の電位と完
全に同時に異なる方向（立ち上がり、もしくは立ち下が
り）に変化する場合を想定している。なお、前述したよ
うに、図５はカップリング容量の値を２倍して対地容量
に変換したときの等価回路を示している。
【００２７】前記最小容量ＣｔＭＩＮ［ｉ］は、図７に
示すように、カップリング容量を無視した場合を表して
いる。これは、図８に示すように、他のノードＮ［ｊ］
の電位が対象ノードＮ［ｉ］の電位と完全に同時に同じ
方向（立ち上がり、もしくは立ち下がり）に変化する場
合を想定している。なお、前述したように、図７はカッ
プリング容量を無視したときの等価回路を示している。
【００２８】一方、前記ステップＳ５で選択されなかっ
たノードは全て、 最大容量ＣｔＭＡＸ［ｉ］＝最小容量ＣｔＭＩＮ［ｉ］
＝Ｃｔ［ｉ］ とする（ステップＳ７）。
【００２９】次に、すべての対象ノードＮ［ｉ］につい
て処理が終了したか、すなわち最大容量ＣｔＭＡＸ
［ｉ］、最小容量ＣｔＭＩＮ［ｉ］を算出したか否かを
判定する（ステップＳ８）。処理が終了していないとき
は、次の対象ノードＮ［ｉ＋１］に対して、ステップＳ
１からステップＳ８までの処理を繰り返す。一方、すべ
ての対象ノードＮ［ｉ］について処理が終了しているき
は、後述するステップＳ９に移行する。
【００３０】次に、データ信号が流れるすべてのデータ
ノードに対して最大容量ＣｔＭＡＸ［ｉ］を選択し、ま
たクロック信号が流れるすべてのクロックノードに対し
て最小容量ＣｔＭＩＮ［ｉ］を選択する。そして、これ
らデータノード及びクロックノードに対して静的タイミ
ング解析を行う（ステップＳ９）。この静的タイミング
解析は、通常、用いられている装置及び方法によって行
う。
【００３１】続いて、データ信号が流れるすべてのデー
タノードに対して最小容量ＣｔＭＩＮ［ｉ］を選択し、
またクロック信号が流れるすべてのクロックノードに対
して最大容量ＣｔＭＡＸ［ｉ］を選択する。そして、こ
れらデータノード及びクロックノードに対して静的タイ
ミング解析を行う（ステップＳ１０）。同様に、この静
的タイミング解析は、通常、用いられている装置及び方
法によって行う。
【００３２】次に、前記ステップＳ９、Ｓ１０の結果か
ら、前記データノードの１つあるいは複数の組み合せか
らなる検証対象のパスを以下のＡ〜Ｃの３種類に分類す
る。ステップＳ１０での最小容量ＣｔＭＩＮ［ｉ］の静
的タイミング解析により、セットアップ制約に違反して
いるパスをセットアップ制約違反パス（Ａ）とする（ス
テップＳ１１）。
【００３３】前記セットアップ制約違反パス（Ａ）以外
のパスで、ステップＳ９での最大容量ＣｔＭＡＸ［ｉ］
の静的タイミング解析により、セットアップ制約を満足
しているパスをセットアップ制約適合パス（Ｂ）とする
（ステップＳ１２）。
【００３４】前記セットアップ制約違反パス（Ａ）及び
セットアップ制約適合パス（Ｂ）以外のパスを未決パス
（Ｃ）とする（ステップＳ１３）。続いて、前記未決パ
ス（Ｃ）に関しては対象パスの部分だけを回路図として
抽出し、カップリング容量を考慮した動的タイミング解
析によりセットアップ制約違反の検証を行う（ステップ
Ｓ１４）。このステップＳ１４の動的タイミング解析の
結果より、前記未決パスをセットアップ制約違反パスか
セットアップ制約適合パスのいずれかに分類する（ステ
ップＳ１４）。以上により、すべての検証対象のパス
が、セットアップ制約違反パスあるいはセットアップ制
約適合パスのいずれかに分類される。
【００３５】このような半導体集積回路のタイミング解
析を用いれば、カップリング容量の影響を正確に反映さ
せることができ、むだなマージンをとる必要もなくな
る。さらに、このタイミング解析の結果、制約を満たし
ていれば実際のチップでも制約を満たすことが保証され
る。
【００３６】以上説明したようにこの発明の第１の実施
の形態によれば、静的タイミング解析方法では判別でき
ないパスのみに動的タイミング解析を用いることによ
り、タイミング解析に要する時間を短縮するとともに、
高精度な解析を行うことができる。すなわち、この第１
の実施の形態により、高精度なタイミング解析を短期間
で行うことができるようになる。
【００３７】次に、この発明の第２の実施の形態の半導
体集積回路のタイミング解析方法について説明する。こ
の第２の実施の形態は、ホールド制約に対するタイミン
グ解析方法を示すものである。
【００３８】図９は、第２の実施の形態のタイミング解
析方法の手順を示すフロー図である。前記第１の実施の
形態と同様に、図２に示すような回路に対してのタイミ
ング解析方法を以下に説明する。
【００３９】まず、タイミング解析を行う対象ノードＮ
［ｉ］のカップリング容量の総和Ｃｃ［ｉ］を求める
（ステップＳ２１）。さらに、前記対象ノードＮ［ｉ］
の対地容量Ｃｇ［ｉ］を求める（ステップＳ２２）。続
いて、カップリング容量Ｃｃ［ｉ］と対地容量Ｃｇ
［ｉ］とを合せたトータル容量Ｃｔ［ｉ］を求める（ス
テップＳ２３）。
【００４０】Ｃｔ［ｉ］ ＝ Ｃｇ［ｉ］＋Ｃｃ［ｉ］ このトータル容量Ｃｔ［ｉ］は、図３に示すように、カ
ップリング容量の値を対地容量に変換した場合を表して
いる。これは、図４に示すように、他のノードＮ［ｉ＋
１］の電位が固定されている場合を想定するものであ
る。なお、前述したように、図３はカップリング容量Ｃ
ｃの値を対地容量Ｃｇに変換したときの等価回路を示し
ている。
【００４１】続いて、カップリング容量Ｃｃ［ｉ］のト
ータル容量Ｃｔ［ｉ］に占める割合Ｒｃ［ｉ］を下記の
ように定義し、ノード毎に求める（ステップＳ２４）。 Ｒｃ［ｉ］ ＝ Ｃｃ［ｉ］／Ｃｔ［ｉ］ 次に、所定のしきい値Ｒth2 を設定し、カップリング容
量の割合Ｒｃ［ｉ］に対して、下記の条件に当てはまる
ノードを選択する（ステップＳ２５）。
【００４２】条件 Ｒｃ［ｉ］ ＞ Ｒth2 なお、しきい値Ｒth2 は、経験則から求められる値であ
り、０であってもよい。
【００４３】前記ステップＳ２５で選択したノードに対
して、下記に示す最大容量ＣｔＭＡＸ［ｉ］、最小容量
ＣｔＭＩＮ［ｉ］を計算する（ステップＳ２６）。 最大容量ＣｔＭＡＸ［ｉ］＝Ｃｔ［ｉ］＋Ｃｃ［ｉ］ 最小容量ＣｔＭＩＮ［ｉ］＝Ｃｔ［ｉ］−Ｃｃ［ｉ］ この最大容量ＣｔＭＡＸ［ｉ］は、図５に示すように、
カップリング容量Ｃｃの値を２倍して対地容量に変換し
た場合を表している。これは、図６に示すように、他の
ノードＮ［ｊ］の電位が対象ノードＮ［ｉ］の電位と完
全に同時に異なる方向（立ち上がり、もしくは立ち下が
り）に変化する場合を想定している。なお、前述したよ
うに、図５はカップリング容量の値を２倍して対地容量
に変換したときの等価回路を示している。
【００４４】前記最小容量ＣｔＭＩＮ［ｉ］は、図７に
示すように、カップリング容量を無視した場合を表して
いる。これは、図８に示すように、他のノードＮ［ｊ］
の電位が対象ノードＮ［ｉ］の電位と完全に同時に同じ
方向（立ち上がり、もしくは立ち下がり）に変化する場
合を想定している。なお、前述したように、図７はカッ
プリング容量を無視したときの等価回路を示している。
【００４５】一方、前記ステップＳ２５で選択されなか
ったノードは全て、 最大容量ＣｔＭＡＸ［ｉ］＝最小容量ＣｔＭＩＮ［ｉ］
＝Ｃｔ［ｉ］ とする（ステップＳ２７）。
【００４６】次に、すべての対象ノードＮ［ｉ］につい
て処理が終了したか、すなわち最大容量ＣｔＭＡＸ
［ｉ］、最小容量ＣｔＭＩＮ［ｉ］を算出したか否かを
判定する（ステップＳ２８）。処理が終了していないと
きは、次の対象ノードＮ［ｉ＋１］に対して、ステップ
Ｓ２１からステップＳ２８までの処理を繰り返す。一
方、すべての対象ノードＮ［ｉ］について処理が終了し
ているきは、後述するステップＳ２９に移行する。
【００４７】次に、データ信号が流れるすべてのデータ
ノードに対して最大容量ＣｔＭＡＸ［ｉ］を選択し、ま
たクロック信号が流れるすべてのクロックノードに対し
て最小容量ＣｔＭＩＮ［ｉ］を選択する。そして、これ
らデータノード及びクロックノードに対して静的タイミ
ング解析を行う（ステップＳ２９）。この静的タイミン
グ解析は、通常、用いられている装置及び方法によって
行う。
【００４８】続いて、データ信号が流れるすべてのデー
タノードに対して最小容量ＣｔＭＩＮ［ｉ］を選択し、
またクロック信号が流れるすべてのクロックノードに対
して最大容量ＣｔＭＡＸ［ｉ］を選択する。そして、こ
れらデータノード及びクロックノードに対して静的タイ
ミング解析を行う（ステップＳ３０）。同様に、この静
的タイミング解析は、通常、用いられている装置及び方
法によって行う。
【００４９】次に、前記ステップＳ２９、Ｓ３０の結果
から、前記データノードの１つあるいは複数の組み合せ
からなる検証対象のパスを以下のＡ〜Ｃの３種類に分類
する。
【００５０】ステップＳ２９での最大容量ＣｔＭＡＸ
［ｉ］の静的タイミング解析により、ホールド制約に違
反しているパスをホールド制約違反パス（Ａ）とする
（ステップＳ３１）。
【００５１】前記ホールド制約違反パス（Ａ）以外のパ
スで、ステップＳ３０での最小容量ＣｔＭＩＮ［ｉ］の
静的タイミング解析により、ホールド制約を満足してい
るパスをホールド制約適合パス（Ｂ）とする（ステップ
Ｓ３２）。
【００５２】前記ホールド制約違反パス（Ａ）及びホー
ルド制約適合パス（Ｂ）以外のパスを未決パス（Ｃ）と
する（ステップＳ３３）。続いて、前記未決パス（Ｃ）
に関しては対象パスの部分だけを回路図として抽出し、
カップリング容量を考慮した動的タイミング解析により
ホールド制約違反の検証を行う（ステップＳ３４）。こ
のステップＳ３４の動的タイミング解析の結果より、前
記未決パスをホールド制約違反パスかホールド制約適合
パスのいずれかに分類する（ステップＳ３４）。以上に
より、すべての検証対象のパスが、ホールド制約違反パ
スあるいはホールド制約適合パスのいずれかに分類され
る。
【００５３】このような半導体集積回路のタイミング解
析を用いれば、カップリング容量の影響を正確に反映さ
せることができ、むだなマージンをとる必要もなくな
る。さらに、このタイミング解析の結果、制約を満たし
ていれば実際のチップでも制約を満たすことが保証され
る。
【００５４】以上説明したようにこの発明の第２の実施
の形態によれば、静的タイミング解析方法では判別でき
ないパスのみに動的タイミング解析を用いることによ
り、タイミング解析に要する時間を短縮するとともに、
高精度な解析を行うことができる。すなわち、この第２
の実施の形態により、高精度なタイミング解析を短期間
で行うことができるようになる。
【００５５】
【発明の効果】以上述べたようにこの発明によれば、配
線間のカップリング容量の影響を正確に反映することが
できる高速で高精度な半導体集積回路のタイミング解析
方法を提供することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態のタイミング解析方法の手順
を示すフロー図である。
【図２】配線容量を有する回路図の一例である。
【図３】カップリング容量Ｃｃの値を対地容量に変換し
たときの等価回路を示す図である。
【図４】図３における各ノードの電位変化を示す図であ
る。
【図５】カップリング容量Ｃｃの値を２倍して対地容量
に変換したときの等価回路を示す図である。
【図６】図５における各ノードの電位変化を示す図であ
る。
【図７】カップリング容量を無視したときの等価回路を
示す図である。
【図８】図７における各ノードの電位変化を示す図であ
る。
【図９】第２の実施の形態のタイミング解析方法の手順
を示すフロー図である。
【図１０】配線容量を有する回路図の一例である。
【図１１】カップリング容量を無視したときの等価回路
を示す図である。
【図１２】カップリング容量Ｃｃの値を２倍して対地容
量に変換したときの等価回路を示す図である。
【図１３】カップリング容量Ｃｃの値を対地容量に変換
したときの等価回路を示す図である。
【図１４】図１１における各ノードの電位変化を示す図
である。
【図１５】図１２における各ノードの電位変化を示す図
である。
【図１６】図１３における各ノードの電位変化を示す図
である。
【符号の説明】
ＩＶ２、ＩＶ４、ＩＶ６、ＩＶ８…インバータ Ｃｃ…カップリング容量 Ｃｇ…対地容量 ＩＶ１００、ＩＶ１０２、ＩＶ１０４、ＩＶ１０６…イ
ンバータ Ｎ１００、Ｎ１０２…ノード

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 回路上の各ノードに対して最大容量と最
    小容量を求める第１のステップと、 前記最大容量及び最小容量を用いた静的タイミング解析
    により、回路上の前記ノードの１つあるいは複数の組み
    合せからなるパスに対し、セットアップ制約を満足して
    いるパスを適合パスに、セットアップ制約に違反してい
    るパスを違反パスに、前記適合パス及び違反パスのいず
    れにも属さないパスを未決パスに分類する第２のステッ
    プと、 前記未決パスに対して動的タイミング解析を行う第３の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  2. 【請求項２】 回路上の各ノードに対して最大容量と最
    小容量を求める第１のステップと、 前記最大容量及び最小容量を用いた静的タイミング解析
    により、回路上の前記ノードの１つあるいは複数の組み
    合せからなるパスに対し、ホールド制約を満足している
    パスを適合パスに、ホールド制約に違反しているパスを
    違反パスに、前記適合パス及び違反パスのいずれにも属
    さないパスを未決パスに分類する第２のステップと、 前記未決パスに対して動的タイミング解析を行う第３の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  3. 【請求項３】 回路上の各ノードに対して最大容量と最
    小容量を求める第１のステップと、 前記各ノードのうちデータ信号が送信されるデータノー
    ドに対しては前記第１のステップで求めた最大容量を選
    択し、クロック信号が送信されるクロックノードに対し
    ては前記第１のステップで求めた最小容量を選択して静
    的タイミング解析を行う第２のステップと、 前記データノードに対しては前記第１のステップで求め
    た最小容量を選択し、前記クロックノードに対しては前
    記第１のステップで求めた最大容量を選択して静的タイ
    ミング解析を行う第３のステップと、 回路上の前記データノードの１つあるいは複数の組み合
    せからなるパスに対し、前記第２のステップの結果から
    セットアップ制約を満足しているパスを適合パスに、前
    記第３のステップの結果からセットアップ制約に違反し
    ているパスを違反パスに、前記適合パス及び違反パスの
    いずれにも属さないパスを未決パスに分類する第４のス
    テップと、 前記未決パスに対して動的タイミング解析を行う第５の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  4. 【請求項４】 回路上の各ノードに対して最大容量と最
    小容量を求める第１のステップと、 前記各ノードのうちデータ信号が送信されるデータノー
    ドに対しては前記第１のステップで求めた最大容量を選
    択し、クロック信号が送信されるクロックノードに対し
    ては前記第１のステップで求めた最小容量を選択して静
    的タイミング解析を行う第２のステップと、 前記データノードに対しては前記第１のステップで求め
    た最小容量を選択し、 前記クロックノードに対しては前記第１のステップで求
    めた最大容量を選択して静的タイミング解析を行う第３
    のステップと、 回路上の前記データノードの１つあるいは複数の組み合
    せからなるパスに対し、前記第２のステップの結果から
    ホールド制約に違反しているパスを違反パスに、前記第
    ３のステップの結果からホールド制約を満足しているパ
    スを適合パスに、前記違反パス及び適合パスのいずれに
    も属さないパスを未決パスに分類する第４のステップ
    と、 前記未決パスに対して動的タイミング解析を行う第５の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  5. 【請求項５】 回路上の各ノードに対して、カップリン
    グ容量と対地容量を求める第１のステップと、 前記各ノードに対して、前記カップリング容量と前記対
    地容量とを合せた全容量に対する前記カップリング容量
    の割合を求める第２のステップと、 前記カップリング容量の割合と予め設定した所定値とを
    比較して、所定値より大きいか小さいかによって前記各
    ノードを第１の群と第２の群に分類する第３のステップ
    と、 前記第３のステップで分類された前記第１の群ごと及び
    第２の群ごとに前記各ノードの最大容量と最小容量を求
    める第４のステップと、 前記各ノードのうちデータ信号が送信されるデータノー
    ドに対しては第４のステップで求めた最大容量を選択
    し、クロック信号が送信されるクロックノードに対して
    は第４のステップで求めた最小容量を選択して静的タイ
    ミング解析を行う第５のステップと、 前記データノードに対しては第４のステップで求めた最
    小容量を選択し、前記クロックノードに対しては第４の
    ステップで求めた最大容量を選択して静的タイミング解
    析を行う第６のステップと、 回路上の前記データノードの１つあるいは複数の組み合
    せからなるパスに対し、前記第５のステップの結果から
    セットアップ制約を満足しているパスを適合パスに、前
    記第６のステップの結果からセットアップ制約に違反し
    ているパスを違反パスに、前記適合パス及び違反パスの
    いずれにも属さないパスを未決パスに分類する第７のス
    テップと、 前記未決パスに対して動的タイミング解析を行う第８の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  6. 【請求項６】 回路上の各ノードに対して、カップリン
    グ容量と対地容量を求める第１のステップと、 前記各ノードに対して、前記カップリング容量と前記対
    地容量とを合せた全容量に対する前記カップリング容量
    の割合を求める第２のステップと、 前記カップリング容量の割合と予め設定した所定値とを
    比較して、所定値より大きいか小さいかによって前記各
    ノードを第１の群と第２の群に分類する第３のステップ
    と、 前記第３のステップで分類された前記第１の群ごと及び
    第２の群ごとに前記各ノードの最大容量と最小容量を求
    める第４のステップと、 前記各ノードのうちデータ信号が送信されるデータノー
    ドに対しては第４のステップで求めた最大容量を選択
    し、クロック信号が送信されるクロックノードに対して
    は第４のステップで求めた最小容量を選択して静的タイ
    ミング解析を行う第５のステップと、 前記データノードに対しては第４のステップで求めた最
    小容量を選択し、前記クロックノードに対しては第４の
    ステップで求めた最大容量を選択して静的タイミング解
    析を行う第６のステップと、 回路上の前記データノードの１つあるいは複数の組み合
    せからなるパスに対し、前記第５のステップの結果から
    ホールド制約に違反しているパスを違反パスに、前記第
    ６のステップの結果からホールド制約を満足しているパ
    スを適合パスに、前記違反パス及び適合パスのいずれに
    も属さないパスを未決パスに分類する第７のステップ
    と、 前記未決パスに対して動的タイミング解析を行う第８の
    ステップと、 を具備することを特徴とするタイミング解析方法。
  7. 【請求項７】 前記最大容量は対地容量にカップリング
    容量の２倍を加算した容量であり、前記最小容量は対地
    容量であることを特徴とする請求項１乃至４のいずれか
    に記載のタイミング解析方法。
  8. 【請求項８】 前記第４の過程にて求める第１の群の前
    記最大容量は、前記対地容量に前記カップリング容量の
    ２倍を加算した容量であり、第１の群の前記最小容量は
    前記対地容量であり、第２の群の前記最大容量及び前記
    最小容量は、前記対地容量に前記カップリング容量を加
    算した容量であることを特徴とする請求項５又は６に記
    載のタイミング解析方法。
  9. 【請求項９】 前記第３のステップにおいて、前記所定
    値を０とし、カップリング容量の割合によるノードの分
    類を行わず、全てのノードを第１の群とすることを特徴
    とする請求項５又は６に記載のタイミング解析方法。
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