KR100555473B1 - 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형회로망 해석방법 - Google Patents

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반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법이 제공된다. 상기 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법은, (a) 반도체 집적회로의 레이아웃상의 전원 라인의 저항값과 인스턴스별 전력소모값을 입력하는 단계와, (b) 상기 전원 라인의 저항값에 근거하여 상기 레이아웃으로부터 등가 저항 회로망을 구성하는 단계와, (c) 상기 등가 저항 회로망에서 각 인스턴스의 전력 소모를 등가 컨덕턴스로 변환하는 단계와, (d) 파워 레일의 양끝점이 코어 링 또는 파워 트렁크와 만나는 저항 회로망을 유니트 플레이스먼트 로우라 정의할 때, 상기 등가 저항 회로망의 각 유니트 플레이스먼트 로우를 중첩의 원리를 적용하여 각각 등가회로로 구성하는 단계 및 (e) 각각 등가회로로 구성된 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압을 상기 유니트 플레이스먼트 로우별로 계산하는 단계를 포함하여, 반도체 집적회로의 선형 회로망 해석 시간을 획기적으로 단축시킬 수 있는 이점이 있다.
전압강하, 중첩, 전압제어전류원, 등가, 컨덕턴스, 전원라인

Description

반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법{Linear network analyzing method for high speed IR drop analysis in a semiconductor integrated circuit}
도 1은 본 발명에 의한 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법을 도시한 흐름도이다.
도 2는 반도체 집적회로의 레이아웃도이다.
도 3은 도 2에 도시된 반도체 집적회로의 레이아웃의 등가 모델을 도시한 도면이다.
도 4(a)는 유니트 플레이스먼트 로우의 예를 도시한 도면이다.
도 4(b) 및 도 4(c)는 중첩의 원리를 적용한 부분 회로망을 도시한 도면이다.
도 5는 도 4(c)에 대한 VCCS 모델을 도시한 도면이다.
도 6은 도 4(b)의 등가회로를 도시한 도면이다.
도 7은 도 4(a)에 도시된 유니트 플레이스먼트 로우의 최종 등가회로를 도시한 도면이다.
본 발명은 반도체 집적회로의 전력 분포 해석 방법에 관한 것으로, 특히 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법에 관한 것이다.
반도체 설계 기술의 급격한 진보는 회로의 복잡도 및 칩 사이즈와 전력 소비를 증가시킨다. 이에 따라 반도체 집적회로의 전원 라인에서의 전류 증가는 IR 강하의 증가, 단위 회로에 공급되는 전압의 강하 및 회로 신호 지연의 증가 등을 유발시켜 회로의 타이밍 제약 조건을 파괴할 수 있다. 또한, 전류 밀도가 증가됨에 따라 일렉트로마이그레이션(electromigration) 발생 확률이 증가하여 제품의 신뢰도가 낮아진다. 이를 방지하기 위하여 레이아웃상 전원 라인의 전력 분포를 해석하여 제품의 신뢰도를 제고할 수 있는 전력 해석 환경이 필요하다.
전원 라인 해석의 필요성이 증대됨에 따라 최근 몇개의 해석 툴들이 등장하기 시작하였다. 시놉시스사(SYNOPSYS사)의 레일밀(RailMill: 상표명)과 아반트!사(AVANT!사)의 스타파워(StarPower: 상표명), 심플렉스사(SIMPLEX사)의 썬더&라이트닝(Thunder&Lightning: 상표명) 등이 레이아웃 기생저항 추출기와 연계되어 전력 해석 및 선형 회로망 해석을 통한 레이아웃에서의 전력 분포 분석 기능을 제공한다. 이 때 선형 회로망 해석 시간은 회로 규모에 비례하므로, 대규모화되는 최근 개발 제품에 대한 전력 해석 시간은 더욱 급증하게 된다.
반도체 집적회로의 전원 라인에 흐르는 전류는 오옴의 법칙에 따라 전압 강하를 유발시키고 셀에 공급되는 전압의 감소를 초래하여 셀내의 신호 지연을 발생 시켜 제품의 성능 저하 및 신뢰도 저하를 가져온다. 또한, 전원 라인에 흐르는 과전류 밀도는 일렉트로마이그레이션 현상을 유발시켜 전원 라인의 격자를 파괴하고 전원 라인간의 단락 또는 전원 라인의 개방을 발생시켜 제품 기능을 파괴한다. 따라서, 전원 라인의 전류 분포 해석을 통하여 과전류 밀집지역은 전원 라인의 두께를 증가시켜 일렉트로마이그레이션 문제를 해결하고, 또한, 전원 라인의 전압 레벨이 낮은 지역은 주변 전원 라인의 편집을 통하여 전압 강하 문제를 해결해야 한다.
선형 회로 해석 시간은 전체 전력 분포 분석 시간의 80% 이상을 차지하며, 20만 게이트급 이상의 회로에 대하여 수십분에서 수 시간이 소요된다. 문제 지역이 발생되면 이를 해결하기 위하여 전원 라인을 편집하고 다시 전력 분포 해석을 수행하는 반복적인 방법이 필요하므로 전체 전력 분포 해석 시간은 수 시간 내지 수 일이 소비될 수 있다. 하지만, 종래에는 반도체 집적회로의 전체 선형 회로에 대해 한꺼번에 회로 해석을 하여 모든 노드 전압을 계산하기 때문에, 선형 회로 해석 시간이 오래 걸리고 회로 규모가 커질수록 기하급수적으로 선형 회로 해석 시간이 늘어나는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 선형 회로 해석 시간을 획기적으로단축시킬 수 있는 반도체 집적회로에서의 전압 강하를 고속으로 해석하기 위한 선형 회로망 해석 방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 집적회로에서의 전압강하 를 고속으로 해석하기 위한 선형 회로망 해석 방법은, (a) 반도체 집적회로의 레이아웃상의 전원 라인의 저항값과 인스턴스별 전력소모값을 입력하는 단계; (b) 상기 전원 라인의 저항값에 근거하여 상기 레이아웃으로부터 등가 저항 회로망을 구성하는 단계; (c) 상기 등가 저항 회로망에서 각 인스턴스의 전력 소모를 등가 컨덕턴스로 변환하는 단계; (d) 파워 레일의 양끝점이 코어 링 또는 파워 트렁크와 만나는 저항 회로망을 유니트 플레이스먼트 로우라 정의할 때, 상기 등가 저항 회로망의 각 유니트 플레이스먼트 로우를 중첩의 원리를 적용하여 각각 등가회로로 구성하는 단계; 및 (e) 각각 등가회로로 구성된 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압을 상기 유니트 플레이스먼트 로우별로 계산하는 단계를 포함하는 것을 특징으로 한다.
상기 단계 (d)에서 상기 각 유니트 플레이스먼트 로우에 대한 등가회로는, 제1저항과 병렬로 연결된 제1전압제어전류원과, 제2저항과 병렬로 접속된 제2전압제어전류원을 구비하며, 상기 각 유니트 플레이스먼트 로우의 양단간 전압을 각각 제1전압원과 제2전압원으로 나타낼 때, 상기 제1저항은 상기 제2전압원이 없는 상태에서 상기 제1전압원에서 본 합성저항값을 가지고, 상기 제2저항은 상기 제1전압원이 없는 상태에서 상기 제2전압원에서 본 합성저항값을 갖는 것이 바람직하다.
또한, 상기 단계 (e)에서 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압은 각 노드별 전달특성인 트랜스컨덕턴스를 이용하여 구하는 것이 바람직하다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로 해석 방법에 대해 상세히 설명 하기로 한다.
본 발명은 반도체 집적회로의 레이아웃상의 전원 라인에서 추출된 기생 저항과 각 인스턴스의 전력 소모정보의 등가저항으로 이루어진 선형회로 해석시간을 대폭적으로 단축시킬 수 있는 선형 회로망 리덕션 방법이다.
도 1에 본 발명의 실시예에 의한 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법의 흐름도를 도시하였다.
도 1을 참조하면, 본 발명의 실시예에 의한 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법은, 단계 10에서는 전원 라인 저항 추출기와 전력 추정기에서 미리 계산된 반도체 집적회로의 레이아웃상의 전원 라인의 저항값과 인스턴스별 전력소모값을 입력한다. 도 2에 도시된 바와 같이 셀에 근거한 초대규모 집적회로 시스템에서의 전원 라인은, 코어 링(22)과, 파워 레일(24) 및 선택적으로 사용되는 파워 트렁크(26)를 구비하고 있다. 외부 전원이 전원 패드(20)를 통하여 칩내부에 공급되면 코어 링(22) 및 파워 트렁크(26)를 통하여 파워 레일(24)로 공급되며, 레이아웃 전력 공급의 최종단인 인스턴스들에 전원이 공급된다. 한편, 각 인스턴스의 전력 소모정보가 예측되면 선형 회로망 해석기를 이용하여 각 전원 라인에 흐르는 전류를 계산할 수 있다.
단계 12에서는 상기 전원 라인의 저항값에 근거하여 도 2에 도시된 레이아웃으로부터 등가 저항 회로망을 구성하고, 단계 14에서는 상기 등가 저항 회로망에서 각 인스턴스의 전력 소모를 등가 컨덕턴스로 변환하여, 최종적으로 도 3에 도시된 등가 회로망을 구성한다.
도 3에서 참조부호 30은 코어 링, 참조부호 32는 인스턴스, 참조부호 34는 파워 레일, 참조부호 36은 파워 트렁크를 나타낸다. 한편, 단계 16에서는 파워 레일(34)의 양끝점이 코어 링(30) 또는 파워 트렁크(36)와 만나는 저항 회로망을 유니트 플레이스먼트 로우(38)라 정의하고, 상기 등가 저항 회로망의 각 유니트 플레이스먼트 로우(38)를 중첩의 원리를 적용하여 전압제어전류원(VCCS: Voltage Controlled Current Source)으로 모델링함으로써 각각 등가회로로 구성한다.
단계 16에서 중첩의 원리를 적용하여 각 유니트 플레이스먼트 로우(38)에 대한 등가회로를 구성하는 과정을 도 4 내지 도 7을 참조하여 상세히 설명하기로 한다.
도 4(a)는 유니트 플레이스먼트 로우(38)의 한 예를 도시한 것으로서, 유니트 플레이스먼트 로우(38)의 양단간 전압을 각각 VS1, VS2라 할 때 참조부호 40은 제1전압원이고, 참조부호 42는 제2전압원이 된다. 한편, 중첩의 원리를 적용함으로써 도 4(a)의 회로를 도 4(b)와 도 4(c)로 나눌 수 있다.
중첩의 원리에 의해 수학식 1을 얻을 수 있으며, 도 4(b)와 도 4(c)로부터 IVS1과 I'VS2는 수학식 2 및 수학식 3과 같이 계산된다.
Figure 111999004605139-pat00001
Figure 111999004605139-pat00002
Figure 111999004605139-pat00003
한편, 각 브랜치 전류와 전압원과의 관계를 전압제어전류원으로 모델링하면 도 4(c)는 도 5와 같이 표현된다.
또한 도 5에서의 각 트랜스컨덕턴스의 값은 수학식 4와 같이 계산된다.
Figure 111999004605139-pat00004
그러므로, 도 4(c)의 내부 노드 전압은 수학식 4의 트랜스컨덕턴스의 정보로부터 수학식 5를 이용하여 쉽게 계산할 수 있다.
Figure 111999004605139-pat00005
한편, 수학식 1에서의 I'VS2는 수학식 4에서와 같이 GM2의 함수로 표현되므로 IEQ1에 대하여 수학식 6을 얻을 수 있으며 도 6과 같은 등가회로로 표현할 수 있다.
Figure 111999004605139-pat00006
도 6은 도 4(a)에서 제1전압원(40)측에서 바라본 IEQ1에 대한 등가회로이므로 제2전압원(42)에 흐르는 전류(IEQ2)를 동시에 고려하면 도 7과 같은 대칭구조로 구성할 수 있다. 즉, 도 4(a)의 유니트 플레이스먼트 로우에 대한 최종 등가회로는 도 7에 도시된 바와 같이 제1저항(REQ1)과 병렬로 연결된 제1전압제어전류원(VCCS1)과, 제2저항(REQ21)과 병렬로 연결된 제2전압제어전류원(VCCS2)으로 구성할 수 있다.
그리고, I'VS1은 I'VS2를 구한 방식과 동일하게 GM1을 계산함으로써 구할 수 있다. 따라서, 도 4(a)에서의 유니트 플레이스먼트 로우 내부의 각 노드 전압은 수학식 7과 같이 도 4(b)에서의 노드 전압과 도 4(c)의 노드 전압을 각각 가산함으로써 구할 수 있다.
Figure 111999004605139-pat00007
단계 18에서는 각각 등가회로로 구성된 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압을 수학식 7에 따라 계산하여, 반도체 집적회로의 레이아웃상의 선형 회로망 해석을 완료한다.
상기 실시예에서는 5개의 파워 레일과 4개의 인스턴스를 가진 유니트 플레이스먼트 로우에 대한 등가회로를 구성하여 각 노드의 전압을 계산하는 것을 설명하였지만, 본 발명은 파워 레일과 인스턴스의 개수에 한정되지 않고, n 및 m을 양의 정수라 할 때, n개의 파워 레일과 m개의 인스턴스를 갖는 일반적인 유니트 플레이스먼트 로우에 대해 적용할 수 있다.
Figure 111999004605139-pat00008
표 1은 기존의 선형 회로망 해석 방법과 본 발명에 의한 전압제어전류원 모델링에 의한 선형 회로망 해석 방법의 성능을 비교한 표이다. 표 1에 도시된 바와 같이, 본 발명에 의한 선형 회로망 해석 방법이 유사한 정확도를 갖고 평균적으로 약 100배 빠르다는 것을 알 수 있다.
이상에서, 반도체 집적회로의 레이아웃상의 각 유니트 플레이스먼트 로우에 대해 2개의 등가저항과 2개의 전압제어전류원을 이용하여 전기적으로 등가인 회로를 구한 후 각 유니트 플레이스먼트 로우별로 각 노드의 전압을 얻을 수 있음을 보였다. 상기 전압제어전류원 모델은, 유니트 플레이스먼트 로우내의 저항 수와 무관하게 적용가능하므로 칩의 대형화에 따른 선형 회로망의 해석시간을 획기적으로 단축시킬 수 있으며, 전압제어전류원 모델을 적용한 빠른 해석은 선형 회로망의 실시간 해석을 가능하게 한다. 또한, 본 실시예에서는 레이아웃 상의 선형 회로 해석에 대해 설명하였지만, 본 발명은 이에 한정되지 않고 프리 레이아웃 단계인 플로어플 랜 단계(floorplan stage)에도 적용가능하다.
한편, 본 발명은 특히 피크 분석을 수행할 때 더욱 유용하게 활용될 수 있다. 왜냐하며, 피크 분석을 하기 위해서는 주어진 매 시간 포인트마다 반복적 해석을 해야 하므로 막대한 해석시간을 필요로 하기 때문이다.
상술한 바와 같이 본 발명에 의한 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법은, 반도체 집적회로의 선형 회로망 해석 시간을 획기적으로 단축시킬 수 있는 이점이 있다.

Claims (3)

  1. (a) 반도체 집적회로의 레이아웃상의 전원 라인의 저항값과 인스턴스별 전력소모값을 입력하는 단계;
    (b) 상기 전원 라인의 저항값에 근거하여 상기 레이아웃으로부터 등가 저항 회로망을 구성하는 단계;
    (c) 상기 등가 저항 회로망에서 각 인스턴스의 전력 소모를 등가 컨덕턴스로 변환하는 단계;
    (d) 파워 레일의 양끝점이 코어 링 또는 파워 트렁크와 만나는 저항 회로망을 유니트 플레이스먼트 로우라 정의할 때, 상기 등가 저항 회로망의 각 유니트 플레이스먼트 로우를 중첩의 원리를 적용하여 각각 등가회로로 구성하되, 상기 각 유니트 플레이스먼트 로우에 대한 등가회로는, 제1저항과 병렬로 연결된 제1전압제어전류원과, 제2저항과 병렬로 접속된 제2전압제어전류원을 구비하며, 상기 각 유니트 플레이스먼트 로우의 양단간 전압을 각각 제1전압원과 제2전압원으로 나타낼 때, 상기 제1저항은 상기 제2전압원이 없는 상태에서 상기 제1전압원에서 본 합성저항값을 가지고, 상기 제2저항은 상기 제1전압원이 없는 상태에서 상기 제2전압원에서 본 합성저항값을 갖는 등가회로로 구성하는 단계; 및
    (e) 각각 등가회로로 구성된 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압을 상기 유니트 플레이스먼트 로우별로 계산하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 단계 (e)에서 상기 각 유니트 플레이스먼트 로우 내부의 각 노드 전압은 각 노드별 전달특성인 트랜스컨덕턴스를 이용하여 구하는 것을 특징으로 하는 반도체 집적회로에서의 전압강하를 고속으로 해석하기 위한 선형 회로망 해석 방법.
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