JPH07239865A - 論理シミュレータ - Google Patents
論理シミュレータInfo
- Publication number
- JPH07239865A JPH07239865A JP6027942A JP2794294A JPH07239865A JP H07239865 A JPH07239865 A JP H07239865A JP 6027942 A JP6027942 A JP 6027942A JP 2794294 A JP2794294 A JP 2794294A JP H07239865 A JPH07239865 A JP H07239865A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply terminal
- logic
- impedance
- terminal voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 LSIの論理回路のタイミング検証に用いる論
理シミュレータにおいて、論理セルのスイッチング時の
電圧変動による遅延時間に対する影響を考慮した精度の
高い論理シミュレータを提供する。 【構成】 論理セルの遅延時間を電源端子電圧の関数と
して決定する遅延時間定義手段１０３と、レイアウト１
０８から電源配線のインピーダンス値１１７を求めるイ
ンピーダンス抽出手段１１６と、インピーダンス値１１
７と論理セルのスイッチング時間情報１０７と論理セル
の電流特性１１２とから電源端子電圧を計算する電源端
子電圧計算手段１１８とを備える。
理シミュレータにおいて、論理セルのスイッチング時の
電圧変動による遅延時間に対する影響を考慮した精度の
高い論理シミュレータを提供する。 【構成】 論理セルの遅延時間を電源端子電圧の関数と
して決定する遅延時間定義手段１０３と、レイアウト１
０８から電源配線のインピーダンス値１１７を求めるイ
ンピーダンス抽出手段１１６と、インピーダンス値１１
７と論理セルのスイッチング時間情報１０７と論理セル
の電流特性１１２とから電源端子電圧を計算する電源端
子電圧計算手段１１８とを備える。
Description
【０００１】
【産業上の利用分野】本発明はLSIの論理回路のタイミ
ングを高精度に検証する論理シミュレータに関する。
ングを高精度に検証する論理シミュレータに関する。
【０００２】
【従来の技術】LSIの論理回路設計では、設計段階によ
り繰り返し論理シミュレータによるタイミングシミュレ
ーションを行なう。レイアウトが定まっていない初期段
階でのタイミングシミュレーションでは、回路の遅延時
間は論理セルの接続関係から仮定に基づいて計算する。
レイアウト終了後は、レイアウトの物理形状の情報を遅
延時間計算にフィードバックして精度を上げてタイミン
グシミュレーションを行なう。後者のタイミングシミュ
レーションの方法をバックアノテーションという。
り繰り返し論理シミュレータによるタイミングシミュレ
ーションを行なう。レイアウトが定まっていない初期段
階でのタイミングシミュレーションでは、回路の遅延時
間は論理セルの接続関係から仮定に基づいて計算する。
レイアウト終了後は、レイアウトの物理形状の情報を遅
延時間計算にフィードバックして精度を上げてタイミン
グシミュレーションを行なう。後者のタイミングシミュ
レーションの方法をバックアノテーションという。
【０００３】図９はバックアノテーションの方法によっ
てタイミングシミュレーションを行なう従来の論理シミ
ュレータの構成を示す。以下に図９を用いて従来の論理
シミュレータの構成を説明する。
てタイミングシミュレーションを行なう従来の論理シミ
ュレータの構成を示す。以下に図９を用いて従来の論理
シミュレータの構成を説明する。
【０００４】タイミングシミュレーション手段905は、
ネットリスト901とテストパターン902と遅延時間情報90
4を用いてタイミングシミュレーションを実行し、シミ
ュレーション結果906を得る。ここで、シミュレーショ
ン結果906は回路の出力端子の論理値や波形等である。
回路抽出手段909は、レイアウト908から信号配線のレイ
アウトの物理形状から配線抵抗および配線容量を回路の
各ノードについて求め、信号配線のRC情報910を出力す
る。遅延時間定義手段903は信号配線のRC情報910を入力
にして、遅延時間情報904を出力する。
ネットリスト901とテストパターン902と遅延時間情報90
4を用いてタイミングシミュレーションを実行し、シミ
ュレーション結果906を得る。ここで、シミュレーショ
ン結果906は回路の出力端子の論理値や波形等である。
回路抽出手段909は、レイアウト908から信号配線のレイ
アウトの物理形状から配線抵抗および配線容量を回路の
各ノードについて求め、信号配線のRC情報910を出力す
る。遅延時間定義手段903は信号配線のRC情報910を入力
にして、遅延時間情報904を出力する。
【０００５】次に、遅延時間定義手段903について説明
する。各論理セルの遅延時間Tdは、出力側に接続する信
号配線の抵抗、容量から例えば（数１）により計算す
る。ここで、Cinはセル入力容量、ΔRは論理セルに依存
する係数、Rwは配線抵抗、Cwは配線容量である。T0、Δ
Rは予め一定の電源電圧で回路シミュレーション（例え
ばSPICE）を行なって求める。
する。各論理セルの遅延時間Tdは、出力側に接続する信
号配線の抵抗、容量から例えば（数１）により計算す
る。ここで、Cinはセル入力容量、ΔRは論理セルに依存
する係数、Rwは配線抵抗、Cwは配線容量である。T0、Δ
Rは予め一定の電源電圧で回路シミュレーション（例え
ばSPICE）を行なって求める。
【０００６】
【数１】
【０００７】以上のように、レイアウト終了後のバック
アノテーションの方法による論理シミュレータは、レイ
アウトから論理セル間の信号配線の物理形状から配線抵
抗、配線容量を求めて論理セルの遅延時間計算にフィー
ドバックすることにより遅延時間の精度を上げてタイミ
ングシミュレーションを行う。
アノテーションの方法による論理シミュレータは、レイ
アウトから論理セル間の信号配線の物理形状から配線抵
抗、配線容量を求めて論理セルの遅延時間計算にフィー
ドバックすることにより遅延時間の精度を上げてタイミ
ングシミュレーションを行う。
【０００８】
【発明が解決しようとする課題】バックアノテーション
の方法によるタイミングシミュレーションは論理回路の
最終検証であり、できるかぎり実際のLSIの動作に近い
動作をシミュレートすることが必要である。その為にタ
イミングシミュレーションで用いる遅延時間の精度を高
く保つことが重要である。近年の半導体デバイスの高速
化、高集積化に伴い、配線密度が増加しあるいはスイッ
チング電流が増加することが原因で新たな問題が生じて
いる。高速なデバイスを実現するためには絶対精度の高
い遅延時間計算が必要である。高集積化に伴って配線抵
抗が増加し、論理セルのスイッチング時の電流による電
圧ノイズが大きくなり、電源電圧の時間変動が大きくな
る。電源電圧変動の遅延時間への影響が無視できなくな
ってきている。
の方法によるタイミングシミュレーションは論理回路の
最終検証であり、できるかぎり実際のLSIの動作に近い
動作をシミュレートすることが必要である。その為にタ
イミングシミュレーションで用いる遅延時間の精度を高
く保つことが重要である。近年の半導体デバイスの高速
化、高集積化に伴い、配線密度が増加しあるいはスイッ
チング電流が増加することが原因で新たな問題が生じて
いる。高速なデバイスを実現するためには絶対精度の高
い遅延時間計算が必要である。高集積化に伴って配線抵
抗が増加し、論理セルのスイッチング時の電流による電
圧ノイズが大きくなり、電源電圧の時間変動が大きくな
る。電源電圧変動の遅延時間への影響が無視できなくな
ってきている。
【０００９】また、レイアウト設計では論理セル配置配
線を自動化ツールに依ることが多い。自動化ツールは通
常回路の動作率を考慮して行なわないので、配置位置に
より動作率、電流密度の大小分布が起こり、論理セルの
電源端子電圧の不均一が生じる。このような状況にもか
かわらず、従来のバックアノテーションによる論理シミ
ュレータでは遅延時間計算に一様で一定な電源端子電圧
を仮定しているので、シミュレーション動作と実動作と
の間の誤差が非常に大きいという問題があった。この問
題に対し従来設計では、遅延時間の設計マージンを一律
に大きくする、またはレイアウトの電源配線幅を不必要
に大きくするなどの対応をとっていた為に、ゲート数や
チップ面積のオーバーヘッドが生じるという課題があっ
た。
線を自動化ツールに依ることが多い。自動化ツールは通
常回路の動作率を考慮して行なわないので、配置位置に
より動作率、電流密度の大小分布が起こり、論理セルの
電源端子電圧の不均一が生じる。このような状況にもか
かわらず、従来のバックアノテーションによる論理シミ
ュレータでは遅延時間計算に一様で一定な電源端子電圧
を仮定しているので、シミュレーション動作と実動作と
の間の誤差が非常に大きいという問題があった。この問
題に対し従来設計では、遅延時間の設計マージンを一律
に大きくする、またはレイアウトの電源配線幅を不必要
に大きくするなどの対応をとっていた為に、ゲート数や
チップ面積のオーバーヘッドが生じるという課題があっ
た。
【００１０】従って本発明の目的は、バックアノテーシ
ョンにおいてレイアウトの電源配線情報及び動作による
スイッチング情報から回路上の論理セルの電源端子電圧
を求め、遅延時間計算にフィードバックして遅延時間の
計算精度を高めた論理シミュレータを提供することであ
る。
ョンにおいてレイアウトの電源配線情報及び動作による
スイッチング情報から回路上の論理セルの電源端子電圧
を求め、遅延時間計算にフィードバックして遅延時間の
計算精度を高めた論理シミュレータを提供することであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明の論理シミュレータは、論理セルの遅延時間を
電源端子電圧の関数として決定する遅延時間定義手段
と、電源端子電圧に影響するレイアウトの電源配線のイ
ンピーダンスを抽出する手段と、前記インピーダンスと
論理セルの電流特性と、論理セルのスイッチング時刻を
もとに電源端子電圧を求める手段とを備えたものであ
る。
に本発明の論理シミュレータは、論理セルの遅延時間を
電源端子電圧の関数として決定する遅延時間定義手段
と、電源端子電圧に影響するレイアウトの電源配線のイ
ンピーダンスを抽出する手段と、前記インピーダンスと
論理セルの電流特性と、論理セルのスイッチング時刻を
もとに電源端子電圧を求める手段とを備えたものであ
る。
【００１２】
【作用】上記した構成によって、レイアウトの電源配線
インピーダンスとスイッチング時刻をもとに論理セルの
電源端子電圧を求め、論理セルの遅延時間の定義におい
て電源端子電圧に依存する遅延時間計算方法をとること
によって、実際のLSIの動作時に生じる論理セル間の電
源端子電圧分布や時間変動の遅延時間に対する効果を正
確に反映したタイミングシミュレーションを行なうこと
ができる。
インピーダンスとスイッチング時刻をもとに論理セルの
電源端子電圧を求め、論理セルの遅延時間の定義におい
て電源端子電圧に依存する遅延時間計算方法をとること
によって、実際のLSIの動作時に生じる論理セル間の電
源端子電圧分布や時間変動の遅延時間に対する効果を正
確に反映したタイミングシミュレーションを行なうこと
ができる。
【００１３】
（実施例１）以下本発明の一実施例の論理シミュレータ
について、図面を参照しながら説明する。図１は本発明
の第１の実施例における論理シミュレータの構成図であ
る。
について、図面を参照しながら説明する。図１は本発明
の第１の実施例における論理シミュレータの構成図であ
る。
【００１４】本実施例では従来の論理シミュレータの構
成に対してレイアウトから電源配線のインピーダンスを
抽出するインピーダンス抽出手段116と、論理セルのス
イッチング時刻、電流特性、電源端子インピーダンスと
から電源端子電圧を求める電源端子電圧計算手段118と
を備える点が異なっている。
成に対してレイアウトから電源配線のインピーダンスを
抽出するインピーダンス抽出手段116と、論理セルのス
イッチング時刻、電流特性、電源端子インピーダンスと
から電源端子電圧を求める電源端子電圧計算手段118と
を備える点が異なっている。
【００１５】タイミングシミュレーション手段105は、
ネットリスト101とテストパターン102と遅延時間情報10
4を用いてタイミングシミュレーションを実行し、シミ
ュレーション結果106を得る。
ネットリスト101とテストパターン102と遅延時間情報10
4を用いてタイミングシミュレーションを実行し、シミ
ュレーション結果106を得る。
【００１６】電源端子電圧計算手段118はスイッチング
情報107と論理セルの電流特性情報112と電源配線インピ
ーダンス情報117を入力として電源端子電圧情報119を出
力する。
情報107と論理セルの電流特性情報112と電源配線インピ
ーダンス情報117を入力として電源端子電圧情報119を出
力する。
【００１７】回路抽出手段109はレイアウト108から信号
配線のRC情報110を出力する。遅延時間定義手段103は電
源電圧端子情報119と信号配線のRC情報110を入力にして
遅延時間情報104を出力する。
配線のRC情報110を出力する。遅延時間定義手段103は電
源電圧端子情報119と信号配線のRC情報110を入力にして
遅延時間情報104を出力する。
【００１８】電源配線インピーダンス情報117はレイア
ウト108からインピーダンス抽出手段116を用いて求めら
れる。
ウト108からインピーダンス抽出手段116を用いて求めら
れる。
【００１９】論理セルの電流特性情報112はレイアウト1
08から回路抽出手段109を用いて求められた信号配線のR
C情報110をもとに回路シミュレーション111を行なって
求める。
08から回路抽出手段109を用いて求められた信号配線のR
C情報110をもとに回路シミュレーション111を行なって
求める。
【００２０】スイッチング情報107はタイミングシミュ
レーション手段105の結果として求められる。
レーション手段105の結果として求められる。
【００２１】次に第１の実施例における論理シミュレー
タの動作について、ステップに分けて説明する。
タの動作について、ステップに分けて説明する。
【００２２】（ステップ１）レイアウト108から回路抽
出手段109により論理セル間の信号配線の抵抗成分、容
量成分で構成される信号配線のRC情報110を求め、遅延
時間定義手段103において従来例における論理シミュレ
ータと同様に電源電圧一定を仮定して（数１）により遅
延時間情報104を得る。
出手段109により論理セル間の信号配線の抵抗成分、容
量成分で構成される信号配線のRC情報110を求め、遅延
時間定義手段103において従来例における論理シミュレ
ータと同様に電源電圧一定を仮定して（数１）により遅
延時間情報104を得る。
【００２３】（ステップ２）ステップ１で得た遅延時間
情報104とネットリスト101とテストパターン102とから
タイミングシミュレーション105を行ない、各論理セル
毎にシミュレーション時間に対してスイッチングした時
刻が記録されたスイッチング時刻情報107を得る。
情報104とネットリスト101とテストパターン102とから
タイミングシミュレーション105を行ない、各論理セル
毎にシミュレーション時間に対してスイッチングした時
刻が記録されたスイッチング時刻情報107を得る。
【００２４】（ステップ３）信号配線のRC情報110をも
とにレイアウト上の論理セルについて入力側のRCから入
力波形傾き、出力側のRCから出力負荷条件が得られるの
で、これらの入出力条件をもとに回路シミュレーション
（たとえばSPICE）を実行して、論理セルの電流特性情
報112を得る。この電流特性情報112に蓄積している電流
データは、電源電圧に対して各論理セルがスイッチング
するときに流れる電流波形を代表するピーク値である。
とにレイアウト上の論理セルについて入力側のRCから入
力波形傾き、出力側のRCから出力負荷条件が得られるの
で、これらの入出力条件をもとに回路シミュレーション
（たとえばSPICE）を実行して、論理セルの電流特性情
報112を得る。この電流特性情報112に蓄積している電流
データは、電源電圧に対して各論理セルがスイッチング
するときに流れる電流波形を代表するピーク値である。
【００２５】（ステップ４）レイアウト108からインピ
ーダンス抽出手段116によって論理セル電源端子に割り
付けるインピーダンスである電源配線インピーダンス情
報117を求める。このインピーダンス抽出手段116では、
まずレイアウト108から回路抽出手段113により電源配線
を抵抗成分、容量成分に置き換えた電源配線RC等価回路
114を求め、その素子値から各論理セルの電源端子とレ
イアウトの電源配線の幹線との間のインピーダンスを求
める電源インピーダンス計算手段115により電源配線イ
ンピーダンス情報117を求める。
ーダンス抽出手段116によって論理セル電源端子に割り
付けるインピーダンスである電源配線インピーダンス情
報117を求める。このインピーダンス抽出手段116では、
まずレイアウト108から回路抽出手段113により電源配線
を抵抗成分、容量成分に置き換えた電源配線RC等価回路
114を求め、その素子値から各論理セルの電源端子とレ
イアウトの電源配線の幹線との間のインピーダンスを求
める電源インピーダンス計算手段115により電源配線イ
ンピーダンス情報117を求める。
【００２６】ここで、ステップ３とステップ４は予め実
行しておくこともできる。 （ステップ５）論理セルの電流特性情報112と電源配線
インピーダンス情報117とから各論理セルがスイッチン
グする際に変化する電圧の波形を代表する電圧ピーク値
を求め、スイッチング時刻情報107を用いて電圧波形を
重畳して電源端子電圧情報119を求める。この電源端子
電圧情報119と信号配線のRC情報110とをもとに、遅延時
間定義手段103において定めた遅延時間計算式によって
新たに遅延時間情報104を得る。
行しておくこともできる。 （ステップ５）論理セルの電流特性情報112と電源配線
インピーダンス情報117とから各論理セルがスイッチン
グする際に変化する電圧の波形を代表する電圧ピーク値
を求め、スイッチング時刻情報107を用いて電圧波形を
重畳して電源端子電圧情報119を求める。この電源端子
電圧情報119と信号配線のRC情報110とをもとに、遅延時
間定義手段103において定めた遅延時間計算式によって
新たに遅延時間情報104を得る。
【００２７】（ステップ６）ステップ５で求めた遅延時
間情報104をもとに再度タイミングシミュレーション105
を行ないシミュレーション結果106を得る。
間情報104をもとに再度タイミングシミュレーション105
を行ないシミュレーション結果106を得る。
【００２８】つぎに、遅延時間定義手段103について説
明する。本実施例の論理シミュレータでは遅延時間定義
手段103で行なう遅延時間計算において信号配線のRC情
報110と電源端子電圧情報119とを用いる。即ち、各論理
セルの電源端子電圧を可変とし、電源端子電圧依存性を
考慮して遅延時間を計算する。例えば、遅延時間Tdを
（数２）により求める。ここで、Cinはセル入力容量、
ΔRはセル固有の係数、Rwは配線抵抗、Cwは配線容量、F
(Vdd)は電源電圧Vdd依存係数である。
明する。本実施例の論理シミュレータでは遅延時間定義
手段103で行なう遅延時間計算において信号配線のRC情
報110と電源端子電圧情報119とを用いる。即ち、各論理
セルの電源端子電圧を可変とし、電源端子電圧依存性を
考慮して遅延時間を計算する。例えば、遅延時間Tdを
（数２）により求める。ここで、Cinはセル入力容量、
ΔRはセル固有の係数、Rwは配線抵抗、Cwは配線容量、F
(Vdd)は電源電圧Vdd依存係数である。
【００２９】
【数２】
【００３０】インピーダンス抽出手段116について図
２、図３を用いて説明する。図２は本実施例の電源配線
の等価回路抽出において、等価回路の単位となる等価回
路要素の回路図である。図３は本実施例の電源配線の等
価回路抽出の操作を示す概念図である。
２、図３を用いて説明する。図２は本実施例の電源配線
の等価回路抽出において、等価回路の単位となる等価回
路要素の回路図である。図３は本実施例の電源配線の等
価回路抽出の操作を示す概念図である。
【００３１】レイアウトの電源配線は一般に図３のレイ
アウト図301に示すように電源の幹線となる比較的幅広
の低インピーダンス配線31から、論理セルの電源となる
幅の狭い高インピーダンス配線32に枝分岐する。この高
インピーダンス配線部分32を図２に示す等価回路要素を
用いてRC等価回路に置き換える。図２の等価回路要素を
構成する抵抗、容量はレイアウトの電源配線の例えば単
位長あたりの抵抗値、容量値であり、予めデバイスシミ
ュレーション等を行なって求められる。レイアウトの各
電源配線の長さに対し、図２の回路を縦続接続した回路
で置き換える。その結果電源配線RC等価回路114におい
て、レイアウトの電源配線と論理セルとの接続関係が図
３の電源配線等価回路図302に示すRC回路網で表され
る。このRC回路の素子値をもとに各論理セルの電源端子
と前記低インピーダンス配線との間のインピーダンス値
を求め、論理セルの電源端子に割り付ける電源インピー
ダンスとして電源配線インピーダンス情報117に蓄積す
る。
アウト図301に示すように電源の幹線となる比較的幅広
の低インピーダンス配線31から、論理セルの電源となる
幅の狭い高インピーダンス配線32に枝分岐する。この高
インピーダンス配線部分32を図２に示す等価回路要素を
用いてRC等価回路に置き換える。図２の等価回路要素を
構成する抵抗、容量はレイアウトの電源配線の例えば単
位長あたりの抵抗値、容量値であり、予めデバイスシミ
ュレーション等を行なって求められる。レイアウトの各
電源配線の長さに対し、図２の回路を縦続接続した回路
で置き換える。その結果電源配線RC等価回路114におい
て、レイアウトの電源配線と論理セルとの接続関係が図
３の電源配線等価回路図302に示すRC回路網で表され
る。このRC回路の素子値をもとに各論理セルの電源端子
と前記低インピーダンス配線との間のインピーダンス値
を求め、論理セルの電源端子に割り付ける電源インピー
ダンスとして電源配線インピーダンス情報117に蓄積す
る。
【００３２】なお、この電源配線等価回路にインダクタ
成分を含む回路を用いると、さらにインピーダンスの計
算精度が高められる。
成分を含む回路を用いると、さらにインピーダンスの計
算精度が高められる。
【００３３】本実施例の電源端子電圧計算手段118につ
いて図４、図５を用いて説明する。図４はスイッチング
電流計算方法を示すグラフである。図５は電源端子電圧
計算手段118におけるスイッチング時刻情報、電流波
形、電圧波形を重畳して示したグラフである。
いて図４、図５を用いて説明する。図４はスイッチング
電流計算方法を示すグラフである。図５は電源端子電圧
計算手段118におけるスイッチング時刻情報、電流波
形、電圧波形を重畳して示したグラフである。
【００３４】図４の縦軸は論理セルの電流値、横軸は電
源端子電圧を示している。図上の曲線は論理セルの電流
特性の一例を示している。直線は論理セルの電源端子に
割り付けられたインピーダンスの負荷直線である。セル
の電源電圧Vpはこの電流特性曲線と負荷直線との交点P
(Vp,Ip)で求められる。グラフの縦軸である電流軸は、
論理セルのピーク電流あるいはスイッチング時間を考慮
した平均的な電流値を示している。
源端子電圧を示している。図上の曲線は論理セルの電流
特性の一例を示している。直線は論理セルの電源端子に
割り付けられたインピーダンスの負荷直線である。セル
の電源電圧Vpはこの電流特性曲線と負荷直線との交点P
(Vp,Ip)で求められる。グラフの縦軸である電流軸は、
論理セルのピーク電流あるいはスイッチング時間を考慮
した平均的な電流値を示している。
【００３５】スイッチング時刻情報107には各論理セル
がどの時刻にスイッチングしたかが記録されている。従
って、時間軸上のスイッチング時刻に電圧ピーク値Vpが
表すスイッチング時の電圧波形を重畳することにより、
図５に示すように電圧波形を得る。各論理セル毎にこの
電圧波形を求めたものが電源端子電圧情報119である。
がどの時刻にスイッチングしたかが記録されている。従
って、時間軸上のスイッチング時刻に電圧ピーク値Vpが
表すスイッチング時の電圧波形を重畳することにより、
図５に示すように電圧波形を得る。各論理セル毎にこの
電圧波形を求めたものが電源端子電圧情報119である。
【００３６】以上のように、本実施例の論理シミュレー
タは、レイアウトの電源配線インピーダンスと論理セル
の電流特性とスイッチング時刻をもとに論理セルの電源
端子電圧を求め、論理セルの遅延時間の定義において電
源端子電圧に依存する計算方法をとることによって、実
際のLSIの動作時に生じる論理セル間の電源端子電圧分
布や時間変動の遅延時間に対する効果を正確に反映した
タイミングシミュレーションを行なうことができる。
タは、レイアウトの電源配線インピーダンスと論理セル
の電流特性とスイッチング時刻をもとに論理セルの電源
端子電圧を求め、論理セルの遅延時間の定義において電
源端子電圧に依存する計算方法をとることによって、実
際のLSIの動作時に生じる論理セル間の電源端子電圧分
布や時間変動の遅延時間に対する効果を正確に反映した
タイミングシミュレーションを行なうことができる。
【００３７】（実施例２）以下本発明の第２の実施例の
論理シミュレータについて説明する。
論理シミュレータについて説明する。
【００３８】第２の実施例の論理シミュレータの基本構
成は第１の実施例の構成と同じである。異なる点は、電
源配線インピーダンスの抽出方法と電源端子電圧データ
のデータ構造である。
成は第１の実施例の構成と同じである。異なる点は、電
源配線インピーダンスの抽出方法と電源端子電圧データ
のデータ構造である。
【００３９】本実施例の電源配線インピーダンス抽出方
法と電源端子電圧データのデータ構造を、図面を用いて
説明する。図６は第２の実施例の電源配線の等価回路抽
出方法を示す概念図である。第１の実施例と同様に論理
セルの電源となる幅の狭い高インピーダンス配線部分32
を図２の等価回路要素を用いて等価回路に置き換える。
法と電源端子電圧データのデータ構造を、図面を用いて
説明する。図６は第２の実施例の電源配線の等価回路抽
出方法を示す概念図である。第１の実施例と同様に論理
セルの電源となる幅の狭い高インピーダンス配線部分32
を図２の等価回路要素を用いて等価回路に置き換える。
【００４０】本実施例では、電源配線の１本に互いに近
接して配置された論理セル同士をひとつのグループと
し、このグループの電源配線をひとつの電源配線セグメ
ント33としてまとめる。ひとつの電源配線セグメント33
の内部は等電位であると近似でき、等価回路要素による
置き換えをする必要はない。従って、論理セルの電源端
子と電源配線の幹線などの低インピーダンス配線31との
間のインピーダンス値は、ひとつの電源配線セグメント
に属する論理セル間の共通インピーダンス値となる。
接して配置された論理セル同士をひとつのグループと
し、このグループの電源配線をひとつの電源配線セグメ
ント33としてまとめる。ひとつの電源配線セグメント33
の内部は等電位であると近似でき、等価回路要素による
置き換えをする必要はない。従って、論理セルの電源端
子と電源配線の幹線などの低インピーダンス配線31との
間のインピーダンス値は、ひとつの電源配線セグメント
に属する論理セル間の共通インピーダンス値となる。
【００４１】図７は電源端子電圧情報119の配線セグメ
ントレコードの構成を示し、図８は電源端子電圧情報11
9の論理セルレコードの構成を示す。電源端子電圧は、
論理セル単位ではなく図７に示すように配線セグメント
単位で管理することができる。
ントレコードの構成を示し、図８は電源端子電圧情報11
9の論理セルレコードの構成を示す。電源端子電圧は、
論理セル単位ではなく図７に示すように配線セグメント
単位で管理することができる。
【００４２】遅延時間定義手段103において論理セルの
遅延時間を計算する際に、まず各論理セルについて図８
に示す論理セルの電源配線セグメントデータのレコード
から配線セグメントコードを読み取る。つぎに、その配
線セグメントコードから図７に示す配線セグメントレコ
ードを通して電源端子電圧を読み取り、遅延時間計算を
行なう。
遅延時間を計算する際に、まず各論理セルについて図８
に示す論理セルの電源配線セグメントデータのレコード
から配線セグメントコードを読み取る。つぎに、その配
線セグメントコードから図７に示す配線セグメントレコ
ードを通して電源端子電圧を読み取り、遅延時間計算を
行なう。
【００４３】以上のように構成することにより、実効的
な電源端子電圧の精度を保持したまま電源端子電圧情報
119の電源端子電圧データのデータ量はセグメント数ま
で減少し、かつデータ検索時間を短縮することができ
る。
な電源端子電圧の精度を保持したまま電源端子電圧情報
119の電源端子電圧データのデータ量はセグメント数ま
で減少し、かつデータ検索時間を短縮することができ
る。
【００４４】（実施例３）以下本発明の第３の実施例の
論理シミュレータについて説明する。
論理シミュレータについて説明する。
【００４５】第３の実施例の論理シミュレータの基本構
成は、第２の実施例の構成と同じである。異なる点は、
電源端子電圧計算手段118で計算する電源端子電圧情報1
19のデータ形式である。
成は、第２の実施例の構成と同じである。異なる点は、
電源端子電圧計算手段118で計算する電源端子電圧情報1
19のデータ形式である。
【００４６】電源端子電圧計算手段118において、各論
理セルの電源端子電圧は第１の実施例と同様に計算し、
図５に示す電圧波形を全シミュレーション時間に対して
求めた後、平均または最低値に代表させる。この時間に
対する平均電源端子電圧または最低電源端子電圧を用い
て、遅延時間定義手段103は遅延時間情報104を求める。
理セルの電源端子電圧は第１の実施例と同様に計算し、
図５に示す電圧波形を全シミュレーション時間に対して
求めた後、平均または最低値に代表させる。この時間に
対する平均電源端子電圧または最低電源端子電圧を用い
て、遅延時間定義手段103は遅延時間情報104を求める。
【００４７】以上のように構成したことによって、電圧
値はシミュレーション時間に対して一定値となり、電源
端子電圧情報119のデータ量は大幅に減少し、シミュレ
ーション時間を節約することができる。各セルの電源端
子電圧値は電源配線形状による効果と他セルのスイッチ
ングの影響を反映しており、一様な電圧を仮定する従来
の論理シミュレータに比べて遅延時間の計算精度は高
い。
値はシミュレーション時間に対して一定値となり、電源
端子電圧情報119のデータ量は大幅に減少し、シミュレ
ーション時間を節約することができる。各セルの電源端
子電圧値は電源配線形状による効果と他セルのスイッチ
ングの影響を反映しており、一様な電圧を仮定する従来
の論理シミュレータに比べて遅延時間の計算精度は高
い。
【００４８】また、各セルの電源端子電圧に平均電圧値
を用いた場合のタイミングシミュレーションは回路動作
の期待値をシミュレートし、平均動作周波数等をシミュ
レーション結果として得ることができる。最低電圧値を
用た場合のタイミングシミュレーションは回路動作のワ
ーストケースをシミュレートし、シミュレーション結果
を電源設計の検証に用いることができる。
を用いた場合のタイミングシミュレーションは回路動作
の期待値をシミュレートし、平均動作周波数等をシミュ
レーション結果として得ることができる。最低電圧値を
用た場合のタイミングシミュレーションは回路動作のワ
ーストケースをシミュレートし、シミュレーション結果
を電源設計の検証に用いることができる。
【００４９】
【発明の効果】以上のように本発明の論理シミュレータ
は論理セルの遅延時間を電源端子電圧の関数として決定
を行い、レイアウトの電源配線のインピーダンス成分
と、論理セルの電流特性と、スイッチング時刻とから電
源端子電圧を求めることにより、回路の論理セル毎に、
また時間により異なる電源電圧変動の影響を取り入れて
計算を行なうことによりタイミングシミュレーション精
度が向上するという効果がある。
は論理セルの遅延時間を電源端子電圧の関数として決定
を行い、レイアウトの電源配線のインピーダンス成分
と、論理セルの電流特性と、スイッチング時刻とから電
源端子電圧を求めることにより、回路の論理セル毎に、
また時間により異なる電源電圧変動の影響を取り入れて
計算を行なうことによりタイミングシミュレーション精
度が向上するという効果がある。
【図１】本発明の第１の実施例における論理シミュレー
タの構成図
タの構成図
【図２】同実施例におけるレイアウト電源配線等価回路
抽出に用いる単位長等価回路要素の回路構成図
抽出に用いる単位長等価回路要素の回路構成図
【図３】同実施例におけるレイアウト電源配線等価回路
抽出の操作を示す概念図
抽出の操作を示す概念図
【図４】同実施例におけるスイッチング電流計算方法を
示す特性図
示す特性図
【図５】同実施例におけるスイッチング時刻、電流波
形、電圧波形を示す特性図
形、電圧波形を示す特性図
【図６】本発明の第２の実施例におけるレイアウト電源
配線等価回路抽出の操作を示す概念図
配線等価回路抽出の操作を示す概念図
【図７】同実施例における電源配線セグメントレコード
の構成を示すレコード構成図
の構成を示すレコード構成図
【図８】同実施例における論理セルレコードの構成を示
すレコード構成図
すレコード構成図
【図９】従来の論理シミュレータの構成図
103 遅延時間定義手段 104 遅延時間情報 105 タイミングシミュレーション手段 106 シミュレーション結果 107 スイッチング時刻情報 109、113 回路抽出手段 110 信号配線のRC情報 111 回路シミュレーション手段 112 論理セルの電流特性情報 114 電源配線RC等価回路 115 電源インピーダンス計算手段 116 インピーダンス抽出手段 117 電源配線インピーダンス情報 118 電源端子電圧計算手段 119 電源端子電圧情報
Claims (5)
- 【請求項１】複数の論理セルにより構成される被シミュ
レーション回路に対して前記遅延時間定義手段より生成
される遅延時間情報を用いてタイミングシミュレーショ
ンを実行し、前記論理セルのスイッチング時刻を出力す
るタイミングシミュレーション手段と、 前記被シミュレーション回路のレイアウトから電源配線
の等価回路を求めて、前記論理セルの電源端子のインピ
ーダンス成分を計算するインピーダンス抽出手段と、 前記論理セルのスイッチング時刻と前記インピーダンス
成分と前記論理セルの電源電圧に対する電流特性を用い
て、前記論理ゲートの電源端子の電圧を求める電源端子
電圧計算手段と、 論理セルの遅延時間を電源端子電圧の関数として決定す
る遅延時間定義手段とを備え、 レイアウト後に実行するタイミングシミュレーションに
おいて前記論理セルの電源端子電圧を、前記遅延時間定
義手段に注釈してタイミングシミュレーションを行うこ
とを特徴とする論理シミュレータ。 - 【請求項２】前記インピーダンス抽出手段は、 電源配線のレイアウトをいくつかの論理セルの電源端子
に対して共通インピーダンスとなる電源配線セグメント
に分割し、電源端子電圧計算手段において前記電源配線
セグメント毎に共通の電源端子電圧を計算し、論理セル
の電源端子電圧を前記電源配線セグメントで指定するこ
とを特徴とする請求項１記載の論理シミュレータ。 - 【請求項３】前記電源端子電圧計算手段が出力する各論
理ゲートの電源端子の電圧が、被シミュレーション回路
のテストパターンの実行時刻に対応する時系列データで
あることを特徴とする請求項２記載の論理シミュレー
タ。 - 【請求項４】前記電源端子電圧計算手段が出力する各論
理ゲートの電源端子の電圧が、被シミュレーション回路
のテストパターンの実行時刻に対する平均値であること
を特徴とする請求項２記載の論理シミュレータ。 - 【請求項５】前記電源端子電圧計算手段が出力する各論
理ゲートの電源端子の電圧が、被シミュレーション回路
のテストパターンの実行時刻に対する最大値であること
を特徴とする請求項２記載の論理シミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027942A JPH07239865A (ja) | 1994-02-25 | 1994-02-25 | 論理シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6027942A JPH07239865A (ja) | 1994-02-25 | 1994-02-25 | 論理シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07239865A true JPH07239865A (ja) | 1995-09-12 |
Family
ID=12234953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027942A Pending JPH07239865A (ja) | 1994-02-25 | 1994-02-25 | 論理シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07239865A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066177A (en) * | 1996-08-27 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating delay for logic circuit and method of calculating delay data for delay library |
| US6304998B1 (en) | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| US6546528B1 (en) | 1999-04-21 | 2003-04-08 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
| US7216315B2 (en) | 2003-02-13 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Error portion detecting method and layout method for semiconductor integrated circuit |
| US7225418B2 (en) | 2003-06-09 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Operation analyzing method for semiconductor integrated circuit device, analyzing system used in the same, and optimization design method using the same |
| US8458633B2 (en) | 2009-05-20 | 2013-06-04 | Nec Corporation | Semiconductor integrated circuit design apparatus and method for analyzing a delay in a semiconductor integrated circuit |
-
1994
- 1994-02-25 JP JP6027942A patent/JPH07239865A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066177A (en) * | 1996-08-27 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating delay for logic circuit and method of calculating delay data for delay library |
| US6604066B1 (en) | 1996-08-27 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating delay for logic circuit and method of calculating delay data for delay library |
| US6304998B1 (en) | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| KR100340392B1 (ko) * | 1997-03-27 | 2002-07-18 | 아끼구사 나오유끼 | 집적회로장치의제조방법및집적회로장치에대한논리검사방법 |
| US6546528B1 (en) | 1999-04-21 | 2003-04-08 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
| US7120893B2 (en) | 1999-04-21 | 2006-10-10 | Nec Corporation | System and method for evaluation of electric characteristics of printed-circuit boards |
| US7216315B2 (en) | 2003-02-13 | 2007-05-08 | Matsushita Electric Industrial Co., Ltd. | Error portion detecting method and layout method for semiconductor integrated circuit |
| US7225418B2 (en) | 2003-06-09 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Operation analyzing method for semiconductor integrated circuit device, analyzing system used in the same, and optimization design method using the same |
| US8458633B2 (en) | 2009-05-20 | 2013-06-04 | Nec Corporation | Semiconductor integrated circuit design apparatus and method for analyzing a delay in a semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6971076B2 (en) | Method for estimating peak crosstalk noise based on separate crosstalk model | |
| US20030204828A1 (en) | Method for calculation of cell delay time and method for layout optimization of semiconductor integrated circuit | |
| US20040021490A1 (en) | Method and apparatus for timing management in a converted design | |
| JP2010020372A (ja) | 遅延ライブラリ、遅延ライブラリの作成方法、および遅延計算方法 | |
| KR100336826B1 (ko) | 대규모집적회로장치의제조방법및대규모집적회로장치 | |
| US20030140325A1 (en) | Method of estimating path delays in an IC | |
| JPH07239865A (ja) | 論理シミュレータ | |
| US7644385B1 (en) | Programmable logic device with performance variation compensation | |
| JP5071081B2 (ja) | 半導体装置に対する同時動作信号ノイズ見積り方法における同時動作信号ノイズ基礎特性取得方法、及びプログラム | |
| JP2002304434A (ja) | Ｅｍｉシミュレーション用半導体集積回路電源モデルの作成方法、装置及びプログラム | |
| US7418679B1 (en) | Method of enabling timing verification of a circuit design | |
| JP2000011027A (ja) | 設計支援方法及び装置 | |
| JP2005196265A (ja) | 遅延ライブラリ作成方法および遅延ライブラリ作成装置 | |
| JP2868009B1 (ja) | 遅延算出装置、遅延算出方法および遅延算出用プログラムを記録した記録媒体 | |
| CN112861455B (zh) | Fpga建模验证系统及方法 | |
| JP2008287666A (ja) | 回路動作検証装置、半導体集積回路の製造方法、回路動作検証方法、制御プログラムおよび可読記録媒体 | |
| JP3862882B2 (ja) | 回路データ縮約方法及び回路シミュレーション方法 | |
| US6072948A (en) | Device for rapid simulation of logic circuits | |
| JP3296320B2 (ja) | ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 | |
| JP3935929B2 (ja) | 遅延時間演算プログラム、および遅延時間演算装置 | |
| JP2748855B2 (ja) | 半導体集積回路のシミュレーション装置および方法 | |
| JPH07287051A (ja) | 論理シミュレータ用入力データ作成装置 | |
| US7693700B1 (en) | Caching technique for electrical simulation of VLSI interconnect | |
| JP2000181944A (ja) | ディレイライブラリの作成方法および記憶媒体 | |
| JP2940467B2 (ja) | 出力負荷容量計算方法 |