KR100336826B1 - 대규모집적회로장치의제조방법및대규모집적회로장치 - Google Patents

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Abstract

본 발명은 지연 시간의 계산이 용이하도록 마크로의 모델링과 특성 추출을 행하는 방법을 제공함을 과제로 한다. 본 발명은 소정의 기능을 갖는 마크로 코어를 갖는 입력단자와 출력단자의 근방에 경계셀을 부가한 마크로에 대하여, 상기 입력단자와 출력단자에 상기 경계셀의 지연 특성 데이터를 속성 데이터로서 주어 논리 라이브러리 데이터를 생성하여 파일에 저장하는 공정과, 적어도 복수의 셀과 상기 마크로를 갖고 상기 셀이 상기 마크로의 입력단자 및 출력단자에 접속된 경계셀을 거쳐서 상기 마크로 코어에 접속되는 논리회로를 설계하는 공정과, 상기 설계된 논리회로에 상기 지연 특성 데이터에 기초하여 마크로의 지연 시간을 연산하는 공정과, 연산하여 구한 상기 지연 시간에 따라서 상기 설계된 논리 회로의 논리 시뮬레이션을 행하는 공정을 갖는 것을 특징으로 하는 대규모 집적회로장치의 제조방법을 제공함으로써 상기 과제를 해결한다. 상기 지연 특성 데이터는 입력 슬루 레이트에 의존하는 지연 시간 특성에 대한 데이터이다.

Description

대규모 집적회로 장치의 제조방법 및 대규모 집적회로장치
본 발명은 대규모 집적회로장치(LSI)의 제조방법 및 대규모 집적회로장치에 관한 것이고, 특히 LSI의 설계 단계에서의 논리 시뮬레이션 공정에 행해지는 지연 시간 계산 공정에 관한 것이다.
최근의 반도체의 미세화 기술의 향상에 의해, LSI는 대규모화가 더 진행되고 있다. 그 결과, 1개의 칩내에 시스템으로서 기능할 수 있도록 되어 가고 있다. 예를 들어 종래 기술에 의하면, 1 칩내에 구성되어 있는 기능 매크로(macro)가 그 이외의 논리 회로와 함께 1개의 칩에 설치되도록 된다. 이러한 기능 매크로는 예를 들어 CPU, 승산기, 마이크로 컴퓨터의 주변회로 등, 그 자체로서 1개의 칩으로서 기능을 갖는 것이다. 통상 매크로는 게이트(gate)나 플립플롭(flip-flop)인 셀(cell)이나 메모리(memory)를 복수개 갖는 비교적 큰 회로이다.
이와 같은 기능 매크로는 업계에서 일종의 표준화된 것을 많이 볼 수 있으며, LSI를 설계하여 제조하는 업체에 의한 독자 설계된 것 이외에도, 여러 설계 회사에 의해 설계되어 시장에 유통되는 것이 있다. 따라서 이들의 기능 매크로는 어떤 의미로 블랙 박스화되어, 이것을 이용하는 자에 의해 내부의 상세한 구성을 고려하지 않고 단순히 기능이 만족되면 바람직하다는 성격을 갖고 있다.
그러나, 기능 매크로가 블랙 박스화되는 데에 따라서, LSI의 설계상 필요한 논리 시뮬레이션 공정에서의 지연 시간 계산을 정확하게 행할 수 없다는 새로운 문제가 나타났다. 즉, LSI의 제조 공정에는 크게 나누어 회로 설계를 하여 논리 시뮬레이션에 의해 그 동작을 확인하는 공정과, 실제 LSI의 마스크 패턴을 설계하는 공정과, 최후로 실제의 반도체 웨이퍼상에 그 패턴을 만들어 LSI 칩으로 하는 공정으로 된다.
논리 시뮬레이션 공정은 그 후의 과대한 비용을 요하는 웨이퍼 공정을 낭비하지 않게 하기 위해서는 필수적인 공정이다. 그리고, 그 논리 시뮬레이션 공정에서는 칩내의 셀이나 매크로의 논리 동작이 확인되지만, 이를 위해서는 회로 접속된 각 셀이나 매크로의 지연 시간을 계산에 의해 구하기 때문에, 그 지연 시간에 기초하여 논리 동작의 확인 시뮬레이션이 행해진다.
따라서 기능 매크로가 블랙 박스화됨으로써, 그 기능 매크로에서의 지연 시간의 산출이 곤란하게 되고 있다. 그 자체로 팽대(膨大)한 규모를 갖는 기능 매크로는, 내부의 기본적인 지연 시간은 설계 단계에서 거의 확정되어 있지만, 그 매크로의 입력단자에 입력되는 입력 슬루 레이트(slew rate)에 의존하여 입력부에서의 지연 시간이 변동하고, 또한 그 매크로의 출력에 접속되는 부하용량에 의존하여 출력부에서의 지연 시간이 변동한다. 이 변동의 원인은 미세화에 따라 종래 고려할 필요가 없었던 입력 슬루 레이트에 의존한 셀의 지연 시간이나 출력 슬루 레이트, 배선 부분의 지연 시간, 그리고 지연 판정 신호 레벨의 상위에서 오는 지연 시간 등이고, 기능 매크로가 칩내에 만들어지는 것과 밀접한 관계가 있다.
이러한 변동 부분을 정확하게 계산하여, 기본적인 지연시간에 가산함으로써, 칩내에 설치된 매크로의 전체의 지연 시간을 정확하게 계산할 수 있게 된다. 그런데, 블랙 박스화된 매크로의 입력단의 회로 구성은 천차만별이고, 또한 출력단에서의 회로 구성도 마찬가지로 매크로 마다 다르다. 따라서, 시장에 유통하는 매크로를 이용하여 논리 회로 설계를 할 경우, 그 지연 시간의 정확한 계산은 용이하지 않다.
그래서, 본 발명은 상기 종래의 문제점을 해결하기 위해, 블랙 박스화된 매크로에 대해서도, 회로 설계자가 그 지연 시간을 정확하게 계산함이 용이하게 할 수 있도록 하는 매크로의 모델링(modeling) 방법을 제공하여, 보다 효율적인 대규모 집적회로 장치의 제조방법 및 대규모 집적회로 장치를 제공하는 것이다.
도 1은 LSI 제조 공정의 개략적인 플로우 차트의 일례를 나타내는 도면.
도 2는 LSI 설계 시스템의 전체 구성도.
도 3은 입력 슬루 레이트나 출력용량에 의존하는 셀의 지연 시간을 설명하는 도면.
도 4는 배선에 의한 지연 시간(배선 딜레이)을 설명하는 도면.
도 5는 셀과 매크로가 접속된 때의 그 접속부에서의 지연시간의 오차를 설명하는 도면.
도 6은 LSI 칩내에 매크로 코어를 매립한 경우의 문제점을 설명하는 도면.
도 7은 본 발명을 적용하여 모델링된 매크로를 나타내는 도면.
도 8은 논리 라이브러리를 작성하는 플로우 차트.
도 9는 실시 형태예에서 사용되는 매크로의 회로예를 나타내는 도면.
도 10은 실시 형태예에서 사용되는 LSI 칩의 예를 나타내는 도면.
도 11은 경계셀의 추출되는 특성을 설명하는 도면.
도 12는 지연 시간과 매크로의 지연 시간을 판정하는 레벨의 예를 나타내는 도면.
도 13은 경계셀의 판정 레벨을 나타내는 도면.
도 14는 논리 라이브러리에 저장되는 셀과 매크로의 속성 데이터의 구성예를 나타내는 도면.
(부호의 설명)
10 : CPU
11 : 논리 라이브러리를 저장한 파일
31, 32, 33 : 경계셀
34 : 매크로
35 : 매크로 코어
100 : LSI 칩
MA, MB : 입력단자
MC : 출력단자
상기의 목적은, 본 발명에 의하면 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로(遲延線路)를 통하여 접속된 입력 또는 출력단자를 가지는 매크로 코어와, 상기 매크로 코어의 입력단자와 출력단자에 접속되어 설치된 경계셀을 가지는 매크로에 대하여, 상기 매크로의 입력단자와 출력단자에 상기 경계셀의 지연 특성 데이터를 속성 데이터로서 주어 논리 라이브러리 데이터를 생성하여 파일에 저장하는 공정과, 적어도 복수의 제 2의 셀과 상기 매크로를 갖고, 상기 제 2의 셀이 상기 매크로의 입력단자 및 출력단자에 접속된 경계셀을 통하여 상기 매크로 코어의 입력단자 및 출력단자에 접속되는 논리회로를 설계하는 공정과, 상기 설계된 논리회로에 대하여, 상기 지연 특성 데이터에 기초하여 매크로의 지연 시간을 연산하는 공정과, 연산하여 구한 상기 지연 시간에 따라서 상기 설계된 논리 회로의 논리 시뮬레이션을 행하는 공정을 갖는 것을 특징으로 하는 대규모 집적회로 장치의 제조방법을 제공함으로써 달성된다.
본 발명에 의하면, 상기 입력단자에 접속되는 경계셀의 지연 특성 데이터는 입력 슬루 레이트에 의존하는 지연 시간 특성에 대한 데이터인 것을 특징으로 한다. 또한, 상기 지연 시간 특성에 대한 데이터는 지연 시간의 계산에 필요한 특성 파라미터인 것을 특징으로 한다. 또한, 상기 지연 시간 특성에 대한 데이터는, 상기 입력단자에 접속되는 셀의 지연 시간 판정 레벨과 상기 매크로 코어의 지연 시간 판정 레벨에 정합한 지연 시간 특성인 것을 특징으로 한다.
또한, 본 발명에 의하면 상기 출력단자에 접속되는 경계셀의 지연 특성 데이터는 출력 구동능력에 대한 데이터인 것을 특징으로 한다. 또한, 상기 출력 구동능력에 대한 데이터는, 입력 슬루 레이트 및 부하용량에 의존한 출력 슬루 레이트, 및 입력 슬루 레이트와 부하용량에 의존한 지연 시간인 것을 특징으로 한다. 또한, 상기 출력 구동능력에 대한 데이터는, 상기 출력단자에 접속되는 셀의 지연 시간 판정 레벨과 상기 매크로 코어의 지연 시간 판정 레벨에 정합한 지연 시간 특성인 것을 특징으로 한다.
상기의 목적은 본 발명에 의하면, 복수의 제 2 셀과, 소정의 기능을 갖는 매크로를 갖는 대규모 집적회로 장치에 있어서, 상기 매크로는 복수의 입력단자 및 출력단자와, 상기 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로를 통하여 접속된 입력 또는 출력단자를 갖는 매크로 코어와, 상기 입력단자 및 출력단자와 상기 매크로 코어의 입력, 출력단자와의 사이에 설치되며, 상기 매크로 코어의 입력, 출력단자에 접속되어 각각 설치된 경계셀을 구비하고, 상기 제 2의 셀이 경계셀을 거쳐서 상기 매크로 코어에 접속된 것을 특징으로 하는 대규모 집적회로장치를 제공함으로써 달성된다.
상기 목적은 본 발명에 의하면, 컴퓨터에 의해 판독 가능한 기록매체에 저장되고, 복수 종류의 셀과 매크로 의 데이터를 갖는 논리 라이브러리에 있어서, 상기 셀의 데이터는 그의 속성 데이터로서 적어도 그의 논리 데이터, 입력 슬루 레이트에 의존한 지연 시간 특성 데이터 및 출력 구동능력 데이터를 가지며, 상기 매크로는 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로를 통하여 접속된 입력 또는 출력단자를 갖는 매크로 코어와, 상기 매크로코어의 입력단자 및 출력단자에 접속되어 설치된 경계셀과, 상기 매크로용 입력단자 및 출력단자를 갖고, 상기 매크로의 데이터는, 그의 속성 데이터로서 적어도 그의 논리 데이터, 상기 입력단자에 접속된 경계셀의 입력 슬루 레이트에 의존한 지연 시간 특성 데이터, 상기 출력단자에 접속된 경계셀의 구동능력 데이터를 갖는 것을 특징으로 하는 논리 라이브러리를 저장한 기억매체를 제공함으로써 달성된다.
(발명의 실시 형태)
이하, 본 발명의 실시 형태의 예에 대하여 도면에 따라 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 LSI의 제조 공정의 개략적인 플로우 차트의 일례이다. 우선, 목적하는 LSI의 논리 회로의 설계가 행해진다(S1). 이 공정에서는 논리 라이브러리에 있는 복수 종류의 셀, 매크로 등을 배치하여 접속함으로써 행해진다. 그리고, 설계된 논리 회로에 대하여, 지연 시간의 계산이 행해진다(S2). 이 지연 시간 계산 공정은 통상 지연 시간 계산 프로그램이라 불리는 도구에 의해 컴퓨터에 의해 행해진다. 지연 시간의 계산에는 논리 회로를 구성하는 각 셀이나 매크로의 지연 특성, 또는 지연 시간 계산을 위한 파라미터가 논리 라이브러리로부터 꺼내서 이용된다. 예를 들어, 전단의 셀이나 매크로의 출력 구동능력에 따른 입력 슬루 레이트가 계산되고, 그 입력 슬루 레이트와 상기 지연 특성 등으로부터 그 셀이나 매크로의 지연 시간이 구해진다.
지연 시간의 계산이 끝나면, 그 지연 시간에 기초하여 논리 회로의 논리 시뮬레이션이 행해진다(S3). 그 논리 시뮬레이션도 시뮬레이션 프로그램에 의해 행해지지만, 논리 설계를 행한 자에 의해 작성된 소정의 입력 패턴과 그것에 대응하는 기대되는 출력 패턴으로 된 테스트 패턴이 사용된다. 논리 시뮬레이션 공정에 있어서, 각 셀이나 매크로가 스텝(S2)에서 구한 지연 시간에서 동작하는 것을 전제로 하여, 기대된 논리 동작을 행하는지 여부에 대한 조사가 행해진다. 즉, 입력 패턴에 대하여 출력되는 패턴이 상기의 기대 출력 패턴과 일치하는지 여부의 조사가 행해진다.
논리 조사에 합격하게 되면, 각 셀이나 매크로의 레이아웃 패턴에 따라 구체적인 칩 레이아웃이 작성된다(S4). 그리고, 레이아웃도로부터 보다 정확한 저항치나 용량치가 추출된다(S5). 그 추출한 저항, 용량에 따라 다시 지연 시간의 계산이 행해지고(S6), 논리 시뮬레이션이 행해진다(S7). 이 2개의 검증 공정은 칩 레이아웃에 기초한 보다 정확한 동작 조사를 위하여 행해지는 것이다. 이것을 합격하면, 마지막으로 LSI 제조가 행해진다(S8).
상기와 같이, LSI의 제조 공정에 있어서 논리 회로를 구성하는 셀이나 매크로의 특성, 특히 지연 시간 계산에 필요한 특성이나 파라미터, 논리 시뮬레이션에 필요한 특성이나 파라미터를 사전에 추출하여 논리 라이브러리화 하여 두는 것이 필요하다. 도면중의 스텝(S9)이 그 논리 라이브러리의 작성 공정이다.
도 2는 개략적으로 나타낸 LSI 설계 시스템의 전체 구성도이다. CPU(10)에 각 파일(11 ∼ 16)이 액세스(access) 가능하게 접속되어 있다. 파일에는 상기한 논리 라이브러리의 파일(11), 각 셀이나 매크로의 회로 패턴이 저장되어 있는 논리 라이브러리의 파일(12), 설계된 논리 회로 데이터의 파일(13), 테스트 패턴의파일(14), 설계된 논리 회로 데이터를 바탕으로 논리 라이브러리의 회로 패턴을 맞추어서 생성되는 레이아웃 데이터의 파일(15) 등이 있다.
또한, 설계용 도구로서는 설계 도구용 파일(16)에 저장되어 있는 바와 같이, 예를 들어 각 셀이나 매크로의 특성, 특성 파라미터를 추출하는 특성 프로그램, 매크로 등의 버스의 지연 시간을 구하는 버스 해석 도구, 지연 시간 계산 프로그램, 논리 시뮬레이션 프로그램, 레이아웃 프로그램, 레이아웃도로부터 저항이나 용량을 추출하는 프로그램 등을 이용한다.
다음에, 고집적화에 따른 지연 시간 계산에서 고려해야 하는 점과, 이것에 따른 통상의 셀로 된 회로내에 매크로를 매립한 경우에 고려해야 하는 점에 대하여 이하에서 설명한다.
도 3은 입력 슬루 레이트나 출력 용량에 의존하는 셀의 지연 시간을 설명하는 도면이다. 이 입력 슬루 레이트 의존성은 미세화 기술이 발전함으로써 지연 시간 계산을 위해 고려할 필요가 발생하는 것이다. 도 3(a)에 셀(20)의 입력단자(21)에 상승 파형이 다른 입력(Tsin 1, 2, 3)이 입력되고, 출력단자(22)에 부하용량(CL)이 접속된 예를 나타내고 있다. 여기에서, 입력 슬루 레이트는 입력 신호의 상승에 필요한 시간이고, 입력 신호가 급격히 상승하면 입력 슬루 레이트가 짧게되고, 상승이 완만하면 입력 슬루 레이트가 길게 된다.
도 3(b)에는 그 때의 셀(20)의 지연 시간(Tpd)이 나타나 있다. 출력단자(22)에 접속되는 부하용량(CL)이 크게 됨에 따라 지연 시간(Tpd)이 증가한다. 또한, 입력 슬루 레이트가 다르면, 셀(20)의 트랜지스터가 반전하는 문턱값(Vt)에 도달하는시간이 달라지고, 입력의 상승이 늦어지면 셀내의 구동 트랜지스터의 불완전한 온 (ON) 상태가 길게 되고, 도면 중 23에서와 같이 지연 시간 파형이 완만한 파형으로 된다. 즉, 부하용량이 크게 되면, 입력 슬루 레이트의 길이 Tsin 3에서는 구동 트랜지스터의 불완전 상태가 길게되어 지연 시간(Tpd)이 크게 된다. 그리고, 부하용량이 더 크게 되면 지연 시간은 단순히 용량치에 비례한다. 도 3(b)의 특성은 셀에 따라 다르게 된다.
이러한 셀(20)이 논리 회로내에 배치되면, 전단의 셀의 구동 능력이나 회로 접속의 상태에 따라서, 입력단자로의 입력 슬루 레이트가 결정되고, 그 입력 슬루 레이트에 의존하여 셀의 지연 시간이 달라지게 된다. 부하용량도 마찬가지이다. 따라서, 셀(20)의 특성으로서 그 지연 시간 계산에 필요한 파라미터 또는 도 3(b)과 같은 지연 특성이 입출력 버스마다 미리 구해져 등록되어 있을 필요가 있다. 파라미터 값의 예로서는 이하와 같은 α치이고, 이러한 α치가 있으면 지연 시간의 계산을 할 수 있다.
α1 = (T02 - T01) / (Tsin 2 - Tsin 1)
α2 = (T03 - T02) / (Tsin 3 - Tsin 2)
또는, 도 3(b)의 지연 시간 특성은 도면 중의 점 부분의 값을 테이블의 형태로 데이터화한 것이다.
도 4는 배선에 의한 지연 시간(배선 딜레이)(Tline)을 설명하는 도면이다. 미세화 기술의 진보에 의해 고집적화가 진행되고, 배선 폭이 가늘게 되어 셀의 면적에 비하여 배선의 점유 면적이 크게 되어, 상대적으로 배선용량에 의한 지연 시간이 무시될 수 없게 되었다. 도 4에 나타낸 바와 같이, 배선의 저항(R)과 기생 용량(C)에 비례하여 배선 지연 시간이 길게 된다.
도 5는 셀과 매크로가 접속된 때의 그 접속부에서의 지연 시간의 오차를 설명하는 도면이다. LSI 칩(100)내에 셀(26, 27)과 매크로(30)가 접속되어 있다. 매크로가 시장에 유통함에 따라, 독자적인 지연 판정 레벨에 의해서 지연 시간이 정의되는 것이다. 이것을 위하여, 도 5와 같은 접속을 한 경우, 셀(26, 27)과 매크로(30)의 지연 판정 레벨(Vt)이 달라지고, 지연 시간에 오차가 발생한다.
셀이나 매크로의 지연 시간은 입력신호가 소정의 판정 레벨(Vt)에 도달한 때부터 출력단자가 동일한 판정 레벨(Vt)에 도달할 때까지의 시간으로서 정의된다. 예를 들어 셀(26, 27)이 상승 전압의 20% 정도의 판정 레벨(Vt1)로 정의되고, 매크로가 50% 정도의 판정 레벨(Vt2)로 정의되었다고 하자, 그러면, 셀(26)과 매크로(30)의 입력단자(IN)간에서는 신호(24)의 Vt1으로부터 Vt2까지의 Δt1의 시간이 지연 시간으로부터 빠져 나오게 된다. 또한, 매크로(30)의 출력단자(OUT)와 셀(27)사이에서는 신호(25)의 Vt1로부터 Vt2까지의 Δt2의 시간이 지연 시간으로서 중복된다.
매크로(30)의 입력단자(IN)의 입력 신호(24)의 입력 슬루 레이트와 셀(27)의 입력 신호(25)의 입력 슬루 레이트는 이것에 접속되는 부하용량이나 전단의 구동능력에 따라 다르므로, 단순히 상쇄할 수는 없다. 따라서, 매크로의 지연 시간이 셀(26, 27)과 다른 판정 레벨로 정의되어 있는 경우는, 상기의 Δt1과 Δt2가 지연 시간의 계산에 포함될 수 없어 부정확한 지연 시간으로 되어 버린다.
도 6은 LSI 칩내에 매크로를 매립한 경우의 문제점을 설명하는 도면이다. 이 예에서는 LSI 칩(100)내에 셀(A, B, C)과 매크로(30)가 접속되어 있다. 매크로를 매립한 경우, 매크로내의 기본적인 지연 시간에 더하여, 입력단자(MA, MB)에서의 입력 슬루 레이트에 의존한 지연 시간과 출력단자(MX)에서의 부하용량에 따른 지연 및 배선에 의한 지연 시간을 고려할 필요가 있다. 매크로(30)내에서 입력신호가 일단 버퍼링(buffering)되면, 내부에서는 그 입력에 대한 출력의 지연 시간은 고정적이기 때문에, 기본 지연 시간으로서 획일적으로 등록하여 둘 수 있다. 입력 슬루 레이트에 의존한 지연 시간과 출력단자(MX)에서의 부하용량에 따른 지연 및 배선에 의한 지연 시간이, 이 경우 외부의 회로에 의존한 변동 요소이다. 즉, 입력부에서의 입력단자(MA, MB)에서의 입력 슬루 레이트와 출력단자(MX)에서의 부하용량(CL)은 논리 회로가 설계될 때에 비로소 특정되는 요소이다.
여기에서, 블랙 박스화되어 있는 매크로(30)의 입력단자에 접속되는 내부 회로의 예를 들면, 첫째로, 입력단자(MA)에 대하여 셀(O)과 셀(P)이 접속되어 있다. 따라서, 입력 슬루 레이트로부터 구해지는 지연 시간의 특성 파라미터 또는 지연 특성을 셀(O)로 할 것인지 셀(P)로 할 것인 지의 문제가 발생한다. 논리 라이브러리에 등록된 매크로의 속성 데이터로서, 입력단자(MA)에서의 지연 시간 계산을 위한 파라미터 또는 지연 특성을 인가할 필요가 있다. 그러나, 도 6의 단자(MA)의 경우는 셀(O, P)의 어느 쪽으로 할 것인지를 결정할 수 없고, 한쪽의 파라미터를 인가하면 다른 쪽 셀로의 버스의 지연 시간이 부정확한 것으로 된다.
둘째로, 입력단자(MB)의 경우에는 매크로의 최초 단의 셀(Q)까지의배선(Tline B)이 길기 때문에, 그 배선 딜레이를 속성 데이터로서 인가할 필요가 있지만, 셀(S)에 대하여는 불필요한 딜레이이고, 입력단자(MB)에 인가하는 파라미터로서는 부적절하다.
또한, 셋째로 출력단자(MX)와 최후 단의 셀(R)간의 배선(Tline R)이 길면, 그 지연 시간을 출력단자(MX)의 속성 데이터로서 인가할 필요가 있다. 그리고, 넷째로 상술한 셀(A, B, C)과 매크로의 지연 시간 판정 레벨에 부정합이 있으면, 도 5에서 설명한 바와 같은 부정합에 따른 지연 시간의 조정을 행할 필요가 있다.
이상 4개의 예에서 나타낸 바와 같이, 블랙 박스화된 매크로를 매립한 경우에, 내부 회로의 구성에 관계없는 입력단자나 출력단자에 지연 시간 계산에 필요한 속성 데이터를 인가하여 두는 것이 필요하다. 그런데, 상기 4개의 예에서 나타낸 바와 같이, 올바른 속성 데이터를 인가하는 것은 어렵다.
도 7은 본 발명을 적용하여 모델링한 매크로를 나타낸 도면이다. 이 예에서는, 도 6에 나타낸 매크로(30)를 매크로 코어(35)로서 취급하고, 그 매크로 코어 (35)의 입력단자(36, 37)와 출력단자(38)에 경계셀(31, 32, 33)을 추가하여, 새로운 매크로(34)로 하고 있다. 즉, 논리 라이브러리에 매크로를 등록할 경우에, 그 매크로(30)를 매크로 코어(35)로 하고, 또한 경계셀(31, 32, 33)을 입력 최초 단의 셀과 출력 최후 단의 셀로서 부가한 매크로(34)를 등록한 것이다. 또한, 경계셀(31, 32, 33)은 새로운 매크로(34)의 입력단자(MA, MB)와 출력단자(MX)의 근방에 배치하고, 상술한 입력단과 출력단에서의 배선 길이에 의한 지연 시간을 고려할 필요가 없게 된다.
상기한 바와 같이 경계셀을 입력단자(MA, MB)와 출력단자(MX)의 근방에 추가하여 매크로(34)를 등록함으로써, 첫째로, 매크로의 입력단자와 경계셀이 1 대 1로 되고, 입력 슬루 레이트에 의존한 지연 시간은 경계셀의 특성, 또는 특성 파라미터를 이용함으로써 간단하고 또 정확하게 계산할 수 있다. 따라서, 도 6에서 설명한 단자(MA)에 대한 특성을 셀(O)나 셀(P)의 어떤 것이든 간에 문제되지 않게 된다.
둘째로, 경계셀을 매크로의 외부단자(MA, MB, MX)의 근방에 배치함으로써, 입력 슬루 레이트에 의존하는 지연 시간의 계산 공정에서는 매크로(30)의 외부단자(MB)로부터 매크로의 최초 단의 셀(Q)까지의 배선(Tline B)의 지연을 무시할 수 있다. 그리고, 도 7에서의 매크로 코어(35)의 단자(37)와 최초 단의 셀(Q)까지의 배선(Tline B)의 지연 시간은 입력단자(MB)에 주어지는 신호의 입력 슬루 레이트에 의존하지 않고, 단순히 매크로내의 지연 시간으로서 고정적으로 취급할 수 있다. 따라서, 그 만큼의 지연 시간을 매크로 코어내의 고정 지연으로서 취급할 수 있어, 매크로(34)의 경계 부분의 지연 시간으로부터 분리시킬 수 있다. 이러한 점은 출력단자(MX)의 경우도 같은 이유에서 배선 지연(Tline R)을 무시하고 지연 시간의 계산을 행할 수 있다.
셋째로, 경계셀의 지연 시간 판정 레벨은 입력측의 경계셀(31, 32)에서는 입력측의 판정 레벨을 매크로 외부의 셀(A, B)과 같은 레벨로 하고, 출력측의 판정 레벨을 매크로 코어(35)와 같은 레벨로 한다. 또한, 출력측의 경계셀(33)에서는 입력측의 판정 레벨을 매크로 코어(35)와 같은 레벨로 하고, 출력측의 판정 레벨을 매크로 외부의 셀(C)과 같은 레벨로 한다. 그와 같이 경계셀을 각각 정의하여 부가함으로써, 지연 시간의 판정 레벨(Vt)의 부정합에 의한 부정확한 지연 시간을 없앨 수 있다.
이와 같이, 블랙 박스화된 매크로(30)에 대하여, 상기와 같은 특성으로 정의되는 경계셀을 주변에 추가하여 새로운 매크로(34)로 함으로써, 매크로(30)(매크로 코어(35))의 내부 회로를 고려하지 않고, 매크로를 매립한 것에 따른 경계 부분에서의 지연 특성(또는 특성 파라미터)을 속성 데이터로서 인가할 수 있고, 그 특성의 속성 데이터에 따라 정확한 지연 시간의 계산을 할 수 있다.
상기의 경계셀의 종류는 특히 한정되지 않는다. 통상의 NAND, AND, NOR, OR 게이트, 플립플롭, 쌍방향 셀 등, 임의의 회로가 선택된다.
도 8은 논리 라이브러리를 작성하는 플로우 차트이다. 이 플로우 차트는 도 1에서 표시된 스텝(S9)에서의 공정을 상술한 것이다. 상기의 방법에 따라서, 블랙 박스화된 매크로 특성 추출(특성화)이 행해진다.
논리 회로 설계에 있어서, 논리 라이브러리에 등록된 셀이나 매크로가 적절히 사용된다. 그리고, 그 논리 라이브러리에 등록되어 있는 특성 데이터에 따라서 지연 시간 계산 공정, 논리 시뮬레이션 공정이 행해진다. 통상, 논리 회로 설계자에 의해 지연 시간의 계산 공정과 논리 시뮬레이션 공정이 실행된다. 따라서, 매크로의 내부가 완전히 블랙 박스화되고, 매크로의 입력단자에서의 지연 특성과 출력단자에서의 구동능력(지연 특성)이 각각의 단자의 속성 데이터로서 단순하게 인가되는 것이 필요하다.
도 8의 플로우 차트에 따라서 설명한다면, 예를 들어 도 9에 나타낸매크로(30)를 도 10에 나타낸 LSI 칩(100)내에 셀(A, B, C)과 함께 매립한 논리 회로를 설계하도록 한다. 따라서, 본 발명에 의한 도 10에서의 논리 라이브러리내의 매크로(34)는 경계셀을 추가한 매크로이다.
도 8의 스텝(S10)에 나타낸 바와 같이, 논리 회로 설계에 사용되는 셀의 특성 추출(특성화)이 행해진다. 이 셀의 특성 중 지연 시간의 계산에 필요한 특성은 도 3에 나타낸 바와 같은 특성 테이블이다. 또는 상술한 바와 같은 특성 파라미터(α치)이다. 이와 같은 특성 테이블 또는 특성 파라미터는 셀의 입출력 버스마다에 등록된다. 셀의 속성 테이블로서는 이러한 특성 테이블 또는 파라미터 외에, 예를 들어 도 14에 나타낸 바와 같은 논리 데이터, 입력단자 용량, 출력 구동능력 등이다.
다음에, 매크로의 특성의 추출(특성화)을 행하기 위하여 매크로의 주변에 추가하는 경계 매크로의 특성의 추출을 행한다(S11). 도 11은 이러한 경계셀의 추출되는 특성을 설명하는 도면이다. 이 예는 경계셀(31)이 버퍼 형태의 경우이고, 도 11(a)에 나타낸 바와 같이 경계셀(31)의 입력단자(39)에 다른 입력 슬루 레이트(입력 신호가 L로부터 H레벨로 상승하는데 필요한 시간)(Tsin 1, 2, 3)의 신호가 입력되고, 출력단자(40)에 부하용량(CL)이 접속된다. 그 경우, 입력 슬루 레이트에 의존하는 지연 시간(Tpd)의 특성(도 11(b))과, 마찬가지로 의존하는 출력 슬루 레이트(Tsout)의 특성(도 11(c))이 추출된다. 이 특성은 또한 지연 시간 계산용 특성 파라미터(α치)로서 추출된다.
이들의 특성이 추출됨으로써, 경계셀이 매크로의 입력 단자에 접속되는 경우는 입력 슬루 레이트에 의존하는 지연 시간(Tpd)을 간단히 계산할 수 있고, 또한 경계셀이 출력단자에 접속되는 경우는 매크로의 외부에 있는 다음 단의 셀의 입력 슬루 레이트를 구할 수 있다.
상기한 지연 시간(Tpd)은 상술한 바와 같이 판정 레벨이 각각 접속되는 전단 또는 후단의 판정 레벨에 합쳐서 추출된다. 예를 들어 도 12에는 매크로의 외부의 LSI 칩(100)내의 셀(42)의 지연 시간과 매크로(30)의 지연 시간을 판정하는 레벨의 예를 나타내고 있다. 즉, 도 12의 예에서는 셀(42)의 지연 시간(Tpd)을 판정하는 전압 레벨이 입출력 공통으로 1 V이고(도 12(a)), 한편 매크로(30)의 지연 시간(Tpd)을 판정하는 전압 레벨이 입출력 공통으로 1.65 V이다(도 12(b)).
여기에서, 도 13에 경계셀의 판정 레벨을 나타낸다. 도 13(a)이 매크로의 입력단자에 접속되는 경계셀의 예이고, 입력신호의 판정 레벨은 셀(42)의 판정 레벨 1 V로 설정되고, 출력신호의 판정 레벨은 매크로(30)의 판정 레벨 1.65 V로 설정된다. 이와 같이 하여 정의된 지연 시간(Tpd)이 도 11(b)의 특성으로서 정의된다. 도 13(b)은 매크로의 출력단자에 접속되는 경계셀의 예이고, 입력신호의 판정 레벨은 매크로(30)의 판정 레벨 1.65 V로 설정되고, 출력 신호의 판정 레벨은 셀(42)의 판정 레벨 1 V로 설정된다.
그리고, 도 8에 되돌아가서, 경계셀의 특성 추출이 종료되면, 매크로(30)의 주변에 경계셀이 배치되어, 새로운 매크로가 형성된다(S12). 즉, 도 7에 나타낸 매크로(34)의 구성이 형성된다. 입력용의 경계셀(31, 32)은 매크로 코어의 입력단자(36, 37)와 입력단자(MA, MB)간에 추가된다. 출력용의 경계셀(33)이 매크로 코어의 출력단자(38)와 출력단자(MX)사이에 추가된다. 그리고, 상술한 바와 같이, 경계셀(31, 32, 33)은 각각 입력단자(MA, MB)나 출력단자(MX)의 근방에 배치된다.
그리고, 스텝(S13)에 나타낸 바와 같이, 경계셀이 추가된 새로운 매크로(34)에 대하여 특성 추출(특성화)이 행해진다. 매크로의 지연 시간 계산에 이용되는 특성은 도 11(b)에 나타낸 입력 슬루 레이트에 의존하는 지연 시간의 특성 파라미터이다. 이 특성 파라미터는 입력단자(MA, MB)마다에 속성 데이터로서 인가된다. 출력단자(MX)에 인가되는 파라미터는 도 11(b)과 또한 도 11(c)에 나타낸 출력 슬루 레이트의 특성이다. 이 특성은 출력 구동능력의 속성 데이터로서 출력단자(MX)마다에 인가된다.
도 14는 논리 라이브러리에 저장되는 셀(A, B, C)과 매크로(D)(34)의 속성 데이터의 구성예이다. 매크로의 속성 데이터로서는 상기 특성 파라미터(D2), 출력구동능력(D3)에 더하여, 입력 슬루 레이트에 의존하지 않는 기본 지연 시간(D4)이 있다. D1은 매크로(D)의 논리 데이터이고, 논리 시뮬레이션에서 사용되는 속성 데이터이다. 도 14와 같이 매크로의 속성 데이터가 인가되면, 그 데이터가 논리 라이브러리로서, 파일(11)에 저장된다. 이 파일(11)은 컴퓨터에 의해 판독 가능한 기록 매체이면, 자기 테이프, 자기 디스크, 그 외 광자기를 이용한 파일, 반도체 기억장치 등으로 실현된다.
도 1로 돌아가서, 논리 라이브러리의 등록된 매크로와 셀에 의해 논리 회로가 설계되면(S1), 지연 시간 계산 프로그램에 따라서 설계된 논리 회로내의 각 지연 시간의 계산이 행해진다. 상기와 같이, 매크로(34)가 라이브러리에 등록되어 있으므로, 논리 회로의 지연 시간의 계산은 간단하고 또 정확하게 행해진다. 매크로(34)내의 회로 구성을 고려하지 않고, 블랙 박스로서 취급할 수 있다. 즉, 입력단자(MA, MB)에 대하여는 입력 파라미터에 의존하는 지연 시간을 구하기 위한 특성 파라미터가 속성 데이터로서 인가되기 때문에, 단순히 그 특성 파라미터에 따라 지연 시간을 계산할 수 있다. 출력단자(MX)에 대해서는 구동능력으로서 부하에 대한 지연 시간의 특성(부하 의존성)과 출력 슬루 레이트의 특성이 속성 데이터로서 인가되기 때문에, 출력단자(MX)에 접속되는 부하에 의한 지연 시간의 증가분과 출력단자(MX)에 접속되는 다음 단의 셀(C)에 인가되는 입력 슬루 레이트가 간단히 계산된다.
그리고, 입력 슬루 레이트에 의존한 입력측의 경계셀의 지연 시간 및 출력측의 부하에 의한 지연 시간의 증분을 매크로의 기본 지연 시간(D4)에 가함으로써, 매크로(34) 전체의 지연 시간을 구할 수 있다. 그 후는 이미 설명한 논리 시뮬레이션 공정(S3), 레이아웃 공정(S4), 저항과 용량 추출 공정(S5), 지연 시간 계산과 논리 시뮬레이션 공정(S6, 7)을 경유하여, LSI의 제조 공정(S8)으로 옮겨간다.
상기와 같이 경계셀이 부가된 매크로를 매립한 LSI는 그 완성된 구성에는 매크로의 입력단자의 근방에 반드시 경계셀이 설치되게 된다.
이상 설명한 바와 같이, 본 발명에 의하면 블랙 박스화된 매크로의 주변에 입출력단자와 1 대 1로 대응하여 경계셀이 부가되고, 매크로 로서의 특성의 추출이행해진다. 따라서, 입력단자의 특성 파라미터, 출력단자의 구동능력 등의 속성 데이터를 단순하게 할당할 수 있다. 따라서 그러한 매크로를 라이브러리로부터 인출하여 논리 회로의 설계가 행해지는 경우는, 그 후의 지연 시간의 계산 공정이 극히 단순하게 되고, 보다 정확한 지연 시간의 계산을 행할 수 있게 된다.

Claims (9)

  1. 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로(遲延線路)를 통하여 접속된 입력 또는 출력단자를 가지는 매크로 코어와, 상기 매크로 코어의 입력단자와 출력단자에 접속되어 설치된 경계셀을 가지는 매크로에 대하여, 상기 매크로의 입력단자와 출력단자에 상기 경계셀의 지연 특성 데이터를 속성 데이터로서 주어 논리 라이브러리 데이터를 생성하여 파일에 저장하는 공정과,
    적어도 복수의 제 2의 셀과 상기 매크로를 갖고, 상기 제 2의 셀이 상기 매크로의 입력단자 및 출력단자에 접속된 경계셀을 통하여 상기 매크로 코어의 입력단자 및 출력단자에 접속되는 논리회로를 설계하는 공정과,
    상기 설계된 논리회로에 대하여, 상기 지연 특성 데이터에 기초하여 매크로의 지연 시간을 연산하는 공정과,
    연산하여 구한 상기 지연 시간에 따라서 상기 설계된 논리 회로의 논리 시뮬레이션을 행하는 공정을 갖는 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 입력단자에 접속되는 경계셀의 지연 특성 데이터는 입력 슬루 레이트에 의존하는 지연 시간 특성에 대한 데이터인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 지연 시간 특성에 대한 데이터는 지연 시간의 계산에 필요한 특성 파라미터인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 지연 시간 특성에 대한 데이터는, 상기 입력단자에 접속되는 셀의 지연 시간 판정 레벨과 상기 매크로 코어의 지연 시간 판정 레벨에 정합한 지연 시간 특성인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 출력단자에 접속되는 경계셀의 지연 특성 데이터는 출력 구동능력에 대한 데이터인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 출력 구동능력에 대한 데이터는, 입력 슬루 레이트 및 부하용량에 의존한 출력 슬루 레이트의 데이터와, 입력 슬루 레이트 및 부하용량에 의존한 지연 시간인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 출력 구동능력에 대한 데이터는, 상기 출력단자에 접속되는 셀의 지연 시간 판정 레벨과 상기 매크로 코어의 지연 시간 판정 레벨에 정합한 지연 시간 특성인 것을 특징으로 하는 대규모 집적회로 장치의 제조방법.
  8. 복수의 제 2 셀과, 소정의 기능을 갖는 매크로를 갖는 대규모 집적회로 장치에 있어서,
    상기 매크로는
    복수의 입력단자 및 출력단자와,
    상기 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로를 통하여 접속된 입력 또는 출력단자를 갖는 매크로 코어와,
    상기 입력단자 및 출력단자와 상기 매크로 코어의 입력, 출력단자와의 사이에 설치되며, 상기 매크로 코어의 입력, 출력단자에 접속되어 각각 설치된 경계셀을 구비하고,
    상기 제 2의 셀이 경계셀을 거쳐서 상기 매크로 코어에 접속된 것을 특징으로 하는 대규모 집적회로장치.
  9. 컴퓨터에 의해 판독 가능한 기록매체에 저장되고, 복수 종류의 셀과 매크로의 데이터를 갖는 논리 라이브러리를 저장한 기억매체에 있어서,
    상기 셀의 데이터는 그의 속성 데이터로서 적어도 그의 논리 데이터, 입력슬루 레이트에 의존한 지연 시간 특성 데이터 및 출력 구동능력 데이터를 가지며,
    상기 매크로는 소정의 기능을 가지며, 복수의 제 1의 셀이 접속된 입력단자 또는 제 1의 셀에 지연선로를 통하여 접속된 입력 또는 출력단자를 갖는 매크로 코어와, 상기 매크로 코어의 입력단자 및 출력단자에 접속되어 설치된 경계셀과, 상기 매크로용 입력단자 및 출력단자를 갖고,
    상기 매크로의 데이터는, 그의 속성 데이터로서 적어도 그의 논리 데이터, 상기 입력단자에 접속된 경계셀의 입력 슬루 레이트에 의존한 지연 시간 특성 데이터, 상기 출력단자에 접속된 경계셀의 구동능력 데이터를 갖는 것을 특징으로 하는 논리 라이브러리를 저장한 기억매체.
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