KR100688525B1 - 이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터 - Google Patents

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Abstract

본 발명은 이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터에 관하여 개시된다. 본 발명의 시뮬레이션 방법은 이미 설계된 집적 회로를 시뮬레이션하고, 시뮬레이션 결과가 기능을 만족하면 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 전원 전압 튜닝 작업을 수행한다. 그리고 시뮬레이션 결과를 바탕으로 집적 회로의 취약한 신호 노드를 나타내는 센서티비티 리스트를 작성하고, 취약한 노드에 대한 사이즈 튜닝 작업한다. 센서티비티 리스트는 기능 센서티비티 리스트와 타이밍 센서티비티 리스트로 구성된다. 기능 센서티비티 리스트는 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과를 비교한 후, 집적 회로의 신호 노드들의 로직 레벨이 서로 다르게 나타나는 클럭 신호의 에지들을 카운트하여 해당 신호 노드들의 클럭 신호 에지 카운트 수를 바탕으로 작성된다. 타이밍 센서티비티 리스트는 집적 회로의 신호 노드들의 동작 전압 변화에 대한 지연 시간 변화량과 부하 변화량을 계산한 후, 해당 신호 노드들의 지연 시간 변화량을 부하 변화량으로 나누어 저항 변화량을 계산하여 해당 노드들의 저항 변화량을 바탕으로 작성된다.
이벤트 구동 스위치 레벨 시뮬레이션 방법, 전원 전압 튜닝, 기능 센서티비티, 타이밍 센서티비티

Description

이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터{Evevt driven switch level simulation method and simulator}
도 1은 본 발명의 일실시예에 따른 이벤트 구동 스위치 레벨 시뮬레이션 방법을 설명하는 도면이다.
도 2는 전원 전압과 동작 주파수에 따른 동작 경계선을 설명하는 그래프이다.
도 3은 도 1의 VDD 튜닝 작업을 설명하는 도면이다.
도 4는 회로 내 신호 노드들의 기능 센서티비티를 설명하는 그래프이다.
도 5는 회로의 타이밍 센서티비티를 설명하는 도면이다.
도 6은 회로 내 신호 노드들의 저항 변화량을 나타내는 도면이다.
도 7은 본 발명의 이벤트 구동 스위치 레벨 시뮬레이션 방법을 적용한 메모리 장치의 회로 다이어그램을 나타내는 도면이다.
도 8은 도 7의 메모리 회로의 시뮬레이션 결과를 설명하는 도표이다.
본 발명은 전자 회로 설계 자동화(EDA:Electronic Design Automation) 분야 에 관한 것으로, 특히 반도체 집적 회로의 시뮬레이션 방법 및 그 장치에 관한 것이다.
집적 회로를 설계하는 데 있어서, 정해진 비용과 다른 설계 제약들을 만족하면서 가장 좋은 전체적인 결과를 제공하는 집적 회로를 위하여 회로 설계와 칩 레이아웃을 최적화하는 여러 가지 주요한 표준들이 있다. 이러한 표준들에는 칩 크기, 칩의 전력 소모, 그리고 칩 내에서 수행되는 다양한 기능들에 대한 동작 속도 등이 있다. 최적화 방법은 다양한 설계 표준의 상대적인 중요도를 평가하는 다양한 분석과 설계 프로그램들을 수행하는(running) 워크 스테이션 또는 다른 컴퓨터 시스템을 통해 이루어진다.
설계 표준들 중에 가장 중요한 것은 집적 회로의 기능(function) 만족과 타이밍(timing) 만족이다. 그런데, 집적 회로들 중 메모리 회로의 타이밍 검증에 사용되는 툴(tool)은 풀-칩(full-chip) 회로에 대한 시뮬레이션 시간이 수 시간 정도 소요된다. 이에 따라 공정 변화, 동작 전압 및 온도 변화에 따른 다양한 조건에 대하여 실시간으로 시뮬레이션하는 것은 거의 불가능하다. 그리하여, 메모리 회로는 한정된 벡터에 대하여 코너 시뮬레이션(corner simulation)을 수행하는 실정이다.
그러므로, 다양한 공정 변화, 동작 전압 및 온도 변화에 따라 설계된 회로의 기능 및 타이밍 표준들을 검증하여, 신속하게 취약한 신호 노드들을 검출할 수 있는 시뮬레이션 방법 및 그 장치가 요구된다.
본 발명의 목적은 이벤트 구동 스위치 레벨 시뮬레이션 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 시뮬레이션 방법을 구현하는 시뮬레이션 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 집적 회로의 시뮬레이션 방법은 집적 회로를 시뮬레이션하는 단계; 시뮬레이션 결과가 기능을 만족하면, 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 전원 전압 튜닝 작업을 수행하는 단계; 시뮬레이션 결과를 바탕으로 집적 회로의 취약한 신호 노드를 나타내는 센서티비티 리스트를 작성하는 단계; 및 집적 회로의 취약한 노드에 대한 사이즈 튜닝 작업을 수행하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 시뮬레이션 방법은 집적 회로의 최대 전원 전압 및 최소 전원 전압을 설정하는 제1 단계; 최대 전원 전압 레벨과 최소 전원 전압 레벨을 합한 전압 레벨의 반에 해당하는 전압 레벨을 동작 전압으로 설정하는 제2 단계; 집적 회로의 파라미터 해석을 위한 테크놀로지 파일을 생성하는 제3 단계; 테크놀로지 파일, 집적 회로의 네트리스트, 그리고 시뮬레이션 벡터를 이용하여 시뮬레이션을 실행하는 제4 단계; 시뮬레이션 결과가 불합격으로 나타나면 동작 전압을 최소 전원 전압으로 다시 설정하고, 시뮬레이션 결과가 합격으로 나타나면 동작 전압을 상기 최대 전원 전압으로 설정하는 제5 단계; 및 최대 전원 전압과 최소 전원 전압의 차가 소정의 전압 범위 안에 있는 지 여부를 판별하여, 소정의 전 압 범위 안에 있으면 전원 전압 튜닝 작업을 끝마치고, 소정의 전압 범위 안에 들지 않으면 제2 단계로 피이드백시키는 제6 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 집적 회로의 취약한 신호 노드를 찾는 시뮬레이션 방법은 집적 회로를 시뮬레이션하는 단계; 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과를 비교하는 단계; 집적 회로의 신호 노드들의 로직 레벨이 서로 다르게 나타나는 클럭 신호의 에지들을 카운트하는 단계; 및 해당 신호 노드들의 클럭 신호 에지 카운트 수를 바탕으로 기능 센서티비티 리스트를 작성하는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 집적 회로의 취약한 신호 노드를 찾는 시뮬레이션 방법은 집적 회로를 시뮬레이션하는 단계; 집적 회로의 신호 노드들의 동작 전압 변화에 대한 지연 시간 변화량과 부하 변화량을 계산하는 단계; 해당 신호 노드들의 지연 시간 변화량을 부하 변화량으로 나누어 저항 변화량을 계산하는 단계; 및 해당 노드들의 저항 변화량을 바탕으로 타이밍 센서티비티 리스트를 작성하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 시뮬레이션 장치는 집적 회로를 시뮬레이션한 결과를 저장하는 저장 수단; 시뮬레이션 결과가 기능을 만족하면, 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 전원 전압 튜닝 수단; 시뮬레이션 결과를 바탕으로 집적 회로의 취약한 신호 노드를 찾는 센서티비티 리스트 작성 수단; 및 집적 회로의 취약한 신호 노드에 대하여 사이즈 튜닝 수단을 포함한다.
따라서, 본 발명의 이벤트 구동 레벨 시뮬레이션 방법은 전원 전압 튜닝 작업을 통하여 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾고, 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과로부터 구해지는 기능 센서티비티와 동작 전원 전압 변화에 대한 저항 변화량으로 구해지는 타이밍 센서티비티를 바탕으로 집적 회로의 취약한 신호 노드를 탐색하여 집적 회로를 최적화시킨다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 이벤트 구동 스위치 레벨 시뮬레이션 방법을 설명하는 도면이다. 이를 참조하면, 이벤트 구동 스위치 레벨 시뮬레이션 방법(100)은 집적 회로 내 각 신호 노드들의 기능 센서티비티와 타이밍 센서티비티를 이용하여 집적 회로를 최적화시킨다. 시뮬레이션 방법(100)은 이미 설계된 회로(110)를 이용하여 시뮬레이션을 수행한다(120). 시뮬레이션 결과가 기능을 만족하면(130, meet function) VDD 튜닝 작업(140)을 수행하고, 시뮬레이션 결과가 기능을 만족하지 않으면(130) 회로의 센서티비티 리스트(sensitivity list)를 작성하는 작업을 수행한다(150). 이 후, 센서티비티 리스트를 기초로하여 회로 구성 요소들, 예컨대 트랜지스터들의 사이즈 튜닝 작업을 수행한 후(160), 시뮬레이션하여 시뮬 레이션 결과가 기능을 만족하면 사이징된 회로를 구성하여(180) 시뮬레이션을 마치고, 시뮬레이션 결과가 기능을 만족하지 않으면(130) 사이즈 튜닝 작업을 반복 수행한다(160).
도 2는 전원 전압과 동작 주파수에 따른 동작 경계선을 설명하는 그래프이다. 이를 참조하면, 메모리 장치의 전원 전압(Vdd)이 높으면 동작 주파수도 높아지고, 전원 전압(Vdd)이 낮으면 동작 주파수도 낮아진다. 임의의 동작 주파수에서 전원 전압(vdd)의 동작점을 찾는 방법이 VDD 튜닝 작업으로 이루어진다.
도 3은 도 1의 VDD 튜닝 작업을 설명하는 도면이다. 이를 참조하면, VDD 튜닝 작업(140)은 최대 전원 전압(Max_vdd)과 최소 전원 전압(Min_vdd)을 설정하고(310), 최대 전원 전압(Max_vdd) 레벨과 최소 전원 전압(Min_vdd) 레벨을 합한 전압 레벨의 반에 해당하는 전압 레벨을 동작 전압으로 설정한다(320). 회로 파라미터 해석을 위한 테크놀로지 파일을 생성한 후(330), 테크놀로지 파일, 회로 네트리스트(netlist), 그리고 시뮬레이션 벡터(vector)를 이용하여 시뮬레이션을 실행한다(340). 시뮬레이션 결과가 불합격으로 나타나면(350) 동작 전압을 최소 전원 전압(Min_vdd)으로 다시 설정하고(360), 시뮬레이션 결과가 합격으로 나타나면(350) 동작 전압을 최대 전원 전압(Max_vdd)으로 설정한다(370). 이 후, 최대 전원 전압(Max_vdd)과 최소 전원 전압(Min_vdd)의 차가 소정의 전압 범위(△V) 안에 있는 지 여부를 판별하여(380) 소정의 전압 범위 안에 있으면 VDD 튜닝 작업을 끝마치고, 소정의 전압 범위 안에 들지 않으면 다시 320 단계로 피이드백된다.
도 4는 회로 내 신호 노드들의 기능 센서티비티를 설명하는 그래프이다. 이 를 참조하면, 클럭 신호(PCLKF)를 기준으로 하여, 예를 들어, 3개의 신호 노드들(Sig1, Sig2, Sig3)에 대한 합격된 시뮬레이션 결과 파형과 불합격된 시뮬레이션 결과 파형이 도시되어 있다. 합격된 시뮬레이션 결과 파형과 불합격된 시뮬레이션 결과 파형을 비교했을 때, 제1 신호 노드(Sig1)는 클럭 신호(PCLKF)의 3군데 에지들에서 로직 레벨이 서로 다르게 나타나고, 제2 신호 노드(Sig2)는 클럭 신호(PCLKF)의 2군데 에지들에서 로직 레벨이 서로 다르게 나타나고, 제3 신호 노드(Sig3)는 클럭 신호(PCLKF)의 9군데 에지들에서 로직 레벨이 서로 다르게 나타난다. 즉, 합격된 시뮬레이션 결과 파형과 불합격된 시뮬레이션 결과 파형을 비교하여 각 신호 노드들(Sig1, Sig2, Sig3)의 로직 레벨이 서로 다르게 나타나는 클럭 신호(PCLKF)의 에지들을 카운트하면, 다음과 같은 기능 센서티비티 리스트를 작성할 수 있다.
신호 노드 이름 카운트 수
Sig1 3
Sig2 2
Sig3 9
표 1의 기능 센서티비티 리스트를 살펴보면, 제3 신호 노드(Sig3)에서 기능 불합격이 발생할 확률이 가장 높다. 따라서, 제3 신호 노드(Sig3)가 기능 불합격이 되는 원인을 분석하여 올바른 기능이 나오도록 개선하게 되면, 제1 신호 노드(Sig1) 및 제2 신호 노드(Sig2)의 기능 불합격 가능성도 해결될 수 있다는 힌트를 얻을 수 있다.
도 5는 회로의 타이밍 센서티비티를 설명하는 도면이다. 이를 참조하면, 데 이터 경로 A 상에 있는 논리 게이트들(510, 520, 530, 540, 550)과 클럭 경로 B 상에 있는 논리 게이트(570) 사이에 스큐가 발생하여, 논리 게이트(560)에서 셋업 및 홀드 타이밍 오류(setup and hold timing violation)가 발생할 가능성이 높다. 이러한 타이밍 오류는 동작 전압 변화에 대한 저항 변화량을 측정함으로써 취약한(weak) 회로를 찾을 수 있다. 저항 변화량은 다음과 같이 정의된다.
Figure 112005004705993-pat00001
즉, 동작 전압 변화에 대하여 저항 변화량이 동일하지 않으면 상대적인 지연에 따라 스큐가 발생하여, 타이밍 오류를 발생한다.
도 6은 메모리 장치의 노드 저항 변화량을 나타내는 도면이다. 이를 참조하면, 메모리 장치의 동작 전압을 1.6V와 1.5V에서 각각 시뮬레이션을 수행하고 노드 센서티비티가 발생된 노드들에 대하여 저항 변화량을 계산한 그래프이다. 65,000개의 노드들에 대하여 저항 변화량의 범위는 0~30㏀로 나타난다. 저항 변화량이 가장 큰 30㏀에 해당하는 노드와 연결되는 드라이버의 스큐 센서티비티가 가장 높을 것이라는 힌트를 얻을 수 있다.
도 7은 본 발명의 이벤트 구동 스위치 레벨 시뮬레이션 방법을 적용한 메모리 장치의 회로 다이어그램을 나타내고, 도 8은 그 시뮬레이션 결과를 설명하는 도표이다. 도 7을 참조하면, 클럭 신호(PCLKF)를 수신하여 내부 클럭 신호(INTCLK)를 발생하는 제1 드라이버(710), 내부 클럭 신호(INTCLK)를 그 게이트들에 수신하는 피모스 트랜지스터(720)와 엔모스 트랜지스터(730), 카스 신호(CAS)를 수신하여 내부 카스 신호(PCAS)를 발생하는 제2 드라이버(740), 내부 카스 신호(PCAS)를 수신하는 로직 블락(750), 로직 블락(750)의 출력을 래치하여 출력 신호(PRA)를 발생하는 래치(760)로 구성된다. 내부 클럭 신호(INTCLK)는 로직 블락(750)의 전원 인에이블 신호로 작용하기 때문에, 내부 카스 신호(PCAS) 보다 늦게 로직 블락(750)으로 수신될 것이 요구된다.
동작 전원(VDD)을 변동시키면서 도 7의 회로 다이어그램을 시뮬레이션한 도 8의 결과를 살펴보면, 전원 전압(VDD)이 1.6V일 때는 기능 합격이지만 전원 전압(VDD)이 1454.05mV일 때는 기능 불합격으로 나타난다. 즉, 제1 드라이버(710)의 트랜지스터 사이즈가 120/48이고 제2 드라이버(740)의 트랜지스터 사이즈가 50/20인 상태에서, 전원 전압(VDD)이 1.6V일 때 내부 클럭 신호(INTCLK)의 부하는 87ff으로 나타나고 그 지연 시간은 545ps로 나타나고 내부 카스 신호(PCAS)의 부하는 100ff로 그 지연 시간이 470ps로 나타나서, 내부 클럭 신호(INTCLK)가 내부 카스 신호(PCAS) 보다 늦게 로직 블락(750)으로 수신되기 때문에 기능 합격이 된다. 반면에, 전원 전압(VDD)이 1454.05mV 일 때 내부 클럭 신호(INTCLK)의 부하는 75ff으로 나타나고 그 지연 시간은 610ps로 나타나고 내부 카스 신호(PCAS)는 95ff로 그 지연 시간이 615ps로 나타나서, 내부 클럭 신호(INTCLK)가 내부 카스 신호(PCAS) 보다 빨리 로직 블락(750)으로 수신되기 때문에 기능 불합격이 된다.
전원 전압(VDD)이 1454.05mV 일 때 로직 블락(750)으로 내부 클럭 신호(INTCLK)가 내부 카스 신호(PCAS) 보다 빨리 수신되는 문제점을 해결하기 위하여, 내부 클럭 신호의 부하를 늘릴 필요가 있다. 이에 따라, 제1 드라이버(710)의 트랜지스터 사이즈를 100/38로 변경하면 제1 드라이버(710)의 부하는 68ff로 그 지연 시간은 620ps로 나타난다. 이것은 내부 카스 신호(PCAS)의 지연 시간 615ps 보다 큰 것으로, 내부 클럭 신호(INTCLK)가 내부 카스 신호(PCAS) 보다 늦게 로직 블락(750)으로 수신되기 때문에 기능 합격이 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 이벤트 구동 레벨 시뮬레이션 방법에 의하면, 전원 전압 튜닝 작업을 통하여 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾고, 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과로부터 구해지는 기능 센서티비티와 동작 전원 전압 변화에 대한 저항 변화량으로 구해지는 타이밍 센서티비티를 바탕으로 집적 회로의 취약한 신호 노드를 탐색하여 집적 회로를 최적화시킨다.

Claims (14)

  1. 집적 회로의 시뮬레이션 방법에 있어서,
    상기 집적 회로를 시뮬레이션하는 단계;
    상기 시뮬레이션 결과가 기능을 만족하면, 상기 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 전원 전압 튜닝 작업을 수행하는 단계;
    상기 시뮬레이션 결과를 바탕으로 상기 집적 회로의 취약한 신호 노드를 나타내는 센서티비티 리스트를 작성하는 단계; 및
    상기 집적 회로의 취약한 노드에 대한 사이즈 튜닝 작업을 수행하는 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
  2. 제1항에 있어서, 상기 전원 전압 튜닝 작업은
    최대 전원 전압 및 최소 전원 전압을 설정하는 제1 단계;
    상기 최대 전원 전압 레벨과 상기 최소 전원 전압 레벨을 합한 전압 레벨의 반에 해당하는 전압 레벨을 동작 전압으로 설정하는 제2 단계;
    상기 집적 회로의 파라미터 해석을 위한 테크놀로지 파일을 생성하는 제3 단계;
    상기 테크놀로지 파일, 상기 집적 회로의 네트리스트, 그리고 시뮬레이션 벡터를 이용하여 시뮬레이션을 실행하는 제4 단계;
    상기 시뮬레이션 결과가 불합격으로 나타나면 상기 동작 전압을 상기 최소 전원 전압으로 다시 설정하고, 시뮬레이션 결과가 합격으로 나타나면 상기 동작 전압을 상기 최대 전원 전압으로 설정하는 제5 단계; 및
    상기 최대 전원 전압과 상기 최소 전원 전압의 차가 소정의 전압 범위 안에 있는 지 여부를 판별하여, 상기 소정의 전압 범위 안에 있으면 상기 전원 전압 튜닝 작업을 끝마치고, 소정의 전압 범위 안에 들지 않으면 상기 제2 단계로 피이드백시키는 제6 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
  3. 제1항에 있어서, 상기 센서티비티 리스트는
    상기 집적 회로의 기능 센서티비티를 검증하기 위하여, 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과를 비교하여 상기 집적 회로의 신호 노드들의 로직 레벨이 서로 다르게 나타나는 클럭 신호의 에지들을 카운트하여 작성되는 것을 특징으로 하는 시뮬레이션 방법.
  4. 제1항에 있어서, 상기 센서티비티 리스트는
    상기 집적 회로의 타이밍 센서티비티를 검증하기 위하여, 상기 집적 회로의 신호 노드들의 동작 전압 변화에 대한 저항 변화량을 측정하여 작성되는 것을 특징으로 하는 시뮬레이션 방법.
  5. 제4항에 있어서, 상기 신호 노드들의 저항 변화량은
    상기 동작 전압 변화에 따른 시뮬레이션 결과로 나타나는 상기 신호 노드들의 지연 시간 변화량을 부하 변화량으로 나누어 얻어지는 것을 특징으로 하는 시뮬레이션 방법.
  6. 제1항에 있어서, 상기 사이즈 튜닝 작업은
    상기 취약한 신호 노드와 연결되는 트랜지스터들의 사이즈를 조정하는 것을 특징으로 하는 시뮬레이션 방법.
  7. 삭제
  8. 집적 회로의 취약한 노드를 찾는 시뮬레이션 방법에 있어서,
    상기 집적 회로를 시뮬레이션하는 단계;
    합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과를 비교하는 단계;
    상기 집적 회로의 신호 노드들의 로직 레벨이 서로 다르게 나타나는 클럭 신호의 에지들을 카운트하는 단계; 및
    상기 해당 신호 노드들의 클럭 신호 에지 카운트 수를 바탕으로 기능 센서티비티 리스트를 작성하는 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
  9. 집적 회로의 취약한 노드를 찾는 시뮬레이션 방법에 있어서,
    상기 집적 회로를 시뮬레이션하는 단계;
    상기 집적 회로의 신호 노드들의 동작 전압 변화에 대한 지연 시간 변화량과 부하 변화량을 계산하는 단계;
    상기 해당 신호 노드들의 상기 지연 시간 변화량을 상기 부하 변화량으로 나누어 저항 변화량을 계산하는 단계; 및
    상기 해당 노드들의 저항 변화량을 바탕으로 타이밍 센서티비티 리스트를 작성하는 단계를 구비하는 것을 특징으로 하는 시뮬레이션 방법.
  10. 집적 회로를 시뮬레이션하는 장치에 있어서,
    상기 집적 회로를 시뮬레이션한 결과를 저장하는 저장 수단;
    상기 시뮬레이션 결과가 기능을 만족하면, 상기 집적 회로의 전원 전압과 동작 주파수에 따른 동작 경계선을 찾는 전원 전압 튜닝 수단;
    상기 시뮬레이션 결과를 바탕으로 상기 집적 회로의 취약한 신호 노드를 찾는 센서티비티 리스트 작성 수단; 및
    상기 집적 회로의 취약한 신호 노드에 대하여 사이즈 튜닝 수단을 구비하는 것을 특징으로 하는 시뮬레이션 장치.
  11. 제10항에 있어서, 상기 전원 전압 튜닝 수단은
    최대 전원 전압 및 최소 전원 전압을 설정하는 제1 단계;
    상기 최대 전원 전압 레벨과 상기 최소 전원 전압 레벨을 합한 전압 레벨의 반에 해당하는 전압 레벨을 동작 전압으로 설정하는 제2 단계;
    상기 집적 회로의 파라미터 해석을 위한 테크놀로지 파일을 생성하는 제3 단계;
    상기 테크놀로지 파일, 상기 집적 회로의 네트리스트, 그리고 시뮬레이션 벡터를 이용하여 시뮬레이션을 실행하는 제4 단계;
    상기 시뮬레이션 결과가 불합격으로 나타나면 상기 동작 전압을 상기 최소 전원 전압으로 다시 설정하고, 시뮬레이션 결과가 합격으로 나타나면 상기 동작 전압을 상기 최대 전원 전압으로 설정하는 제5 단계; 및
    상기 최대 전원 전압과 상기 최소 전원 전압의 차가 소정의 전압 범위 안에 있는 지 여부를 판별하여, 상기 소정의 전압 범위 안에 있으면 상기 전원 전압 튜 닝 작업을 끝마치고, 소정의 전압 범위 안에 들지 않으면 상기 제2 단계로 피이드백시키는 제6 단계로 동작되는 것을 특징으로 하는 시뮬레이션 장치.
  12. 제10항에 있어서, 상기 센서티비티 리스트 작성 수단은
    상기 집적 회로의 기능 센서티비티를 검증하기 위하여, 합격된 시뮬레이션 결과와 불합격된 시뮬레이션 결과를 비교하여 상기 집적 회로의 신호 노드들의 로직 레벨이 서로 다르게 나타나는 클럭 신호의 에지들을 카운트하여 작성하는 것을 특징으로 하는 시뮬레이션 장치.
  13. 제10항에 있어서, 상기 센서티비티 리스트 작성 수단은
    상기 집적 회로의 타이밍 센서티비티를 검증하기 위하여, 상기 집적 회로의 신호 노드들의 동작 전압 변화에 대한 저항 변화량을 측정하여 작성하는 것을 특징으로 하는 시뮬레이션 장치.
  14. 제13항에 있어서, 상기 신호 노드들의 저항 변화량은
    상기 동작 전압 변화에 따른 시뮬레이션 결과로 나타나는 상기 신호 노드들의 지연 시간 변화량을 부하 변화량으로 나누어 얻어지는 것을 특징으로 하는 시뮬레이션 장치.
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