JP2948437B2 - 論理シミュレーション用のデータ作成方法 - Google Patents
論理シミュレーション用のデータ作成方法Info
- Publication number
- JP2948437B2 JP2948437B2 JP5059069A JP5906993A JP2948437B2 JP 2948437 B2 JP2948437 B2 JP 2948437B2 JP 5059069 A JP5059069 A JP 5059069A JP 5906993 A JP5906993 A JP 5906993A JP 2948437 B2 JP2948437 B2 JP 2948437B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- simulation
- cell
- data
- logic simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】〔目 次〕 産業上の利用分野 従来の技術（図11） 発明が解決しようとする課題（図12） 課題を解決するための手段（図１，２） 作用 実施例 （１）第１の実施例の説明（図３〜５） （２）第２の実施例の説明（図６〜10） 発明の効果
【０００２】
【０００３】
【産業上の利用分野】本発明は、論理シミュレーション
用のデータ作成方法，論理シミュレーション方法及び論
理シミュレータに関するものであり、更に詳しく言え
ば、セルライブラリに格納するデータ構造，該データに
基づいて半導体集積回路の動作検証をする方法及び装置
の改善に関するものである。
用のデータ作成方法，論理シミュレーション方法及び論
理シミュレータに関するものであり、更に詳しく言え
ば、セルライブラリに格納するデータ構造，該データに
基づいて半導体集積回路の動作検証をする方法及び装置
の改善に関するものである。
【０００４】近年，半導体集積回路（以下ＬＳＩとい
う）装置の微細化技術の発達により、該ＬＳＩは、より
高速化，大規模化の一途を辿っている。このようにＬＳ
Ｉシステムの高速化が要求されると、その構成要素であ
るＬＳＩチップ間のタイミングも非常に厳しい状態にな
ってくる。このため、１つ１つのＬＳＩチップを設計す
る際に、そのマスク工程前に、精度の良い論理シミュレ
ータによる動作検証が必要となる。
う）装置の微細化技術の発達により、該ＬＳＩは、より
高速化，大規模化の一途を辿っている。このようにＬＳ
Ｉシステムの高速化が要求されると、その構成要素であ
るＬＳＩチップ間のタイミングも非常に厳しい状態にな
ってくる。このため、１つ１つのＬＳＩチップを設計す
る際に、そのマスク工程前に、精度の良い論理シミュレ
ータによる動作検証が必要となる。
【０００５】特に、論理セルの伝播遅延時間（以下単に
遅延時間という）は、入力スルーレート，配線抵抗，ト
ランジスタパスによるディレイ差及び環境（温度，電源
電圧，プロセス）等に影響される。このため、精度の良
い論理シミュレーションを行うためには、それを十分表
現できるようなセルライブラリの作成が必要となる。し
かし、新規な半導体集積回路（以下被設計ＬＳＩとい
う）を超微細・高密度に設計する場合に、入出力配線パ
ターン等に浮遊する容量（以下負荷容量ともいう）によ
る次段論理セルに与えるスルーレートの影響が折れ線グ
ラフ１本に基づく論理シミュレータ用のデータと時間方
程式とを用いた被設計ＬＳＩの遅延時間の近似値では不
正確になり、精度良い論理シミュレーションの妨げとな
ってきている。
遅延時間という）は、入力スルーレート，配線抵抗，ト
ランジスタパスによるディレイ差及び環境（温度，電源
電圧，プロセス）等に影響される。このため、精度の良
い論理シミュレーションを行うためには、それを十分表
現できるようなセルライブラリの作成が必要となる。し
かし、新規な半導体集積回路（以下被設計ＬＳＩとい
う）を超微細・高密度に設計する場合に、入出力配線パ
ターン等に浮遊する容量（以下負荷容量ともいう）によ
る次段論理セルに与えるスルーレートの影響が折れ線グ
ラフ１本に基づく論理シミュレータ用のデータと時間方
程式とを用いた被設計ＬＳＩの遅延時間の近似値では不
正確になり、精度良い論理シミュレーションの妨げとな
ってきている。
【０００６】そこで、遅延時間対負荷容量の関係特性を
１本の折れ線グラフで表現することなく、それを複数の
特性グラフにして、該特性グラフに基づいて論理シミュ
レーション用データを作成し、精度良い論理シミュレー
ションを行うことができる方法及び装置が望まれてい
る。
１本の折れ線グラフで表現することなく、それを複数の
特性グラフにして、該特性グラフに基づいて論理シミュ
レーション用データを作成し、精度良い論理シミュレー
ションを行うことができる方法及び装置が望まれてい
る。
【０００７】
【従来の技術】図11，12は、従来例に係る説明図であ
る。図11（Ａ）は、従来例に係るセルライブラリの構造
であり、図11（Ｂ）は、その遅延時間Ｔgate対負荷容量
ＣＬの関係特性図である。例えば、被設計ＬＳＩの動作
検証をする論理シミュレーション用データを作成する場
合であって、図11（Ａ）に示すような論理セル１の遅延
時間Ｔgateを表現する場合に、図11（Ｂ）に示すような
折れ線グラフ１本で近似する方法が主流となっている。
る。図11（Ａ）は、従来例に係るセルライブラリの構造
であり、図11（Ｂ）は、その遅延時間Ｔgate対負荷容量
ＣＬの関係特性図である。例えば、被設計ＬＳＩの動作
検証をする論理シミュレーション用データを作成する場
合であって、図11（Ａ）に示すような論理セル１の遅延
時間Ｔgateを表現する場合に、図11（Ｂ）に示すような
折れ線グラフ１本で近似する方法が主流となっている。
【０００８】図11（Ａ）において、回路シミュレーショ
ンモデルとしては、例えば、論理セル１が論理セル２に
直列に接続され、該論理セル１の出力部に負荷容量ＣＬ
が接続される。なお、回路シミュレーション上で、論理
セル１の負荷容量ＣＬが可変され、論理シミュレーショ
ン用データが作成される。なお、図11（Ｂ）において、
縦軸は論理セルの遅延時間Ｔgateであり、横軸は負荷容
量ＣＬであり、折れ線グラフは遅延時間対負荷容量特性
をそれぞれ示している。また、論理セル１の遅延時間Ｔ
gateは（１）式の時間方程式，すなわち、 Ｔgate＝Ｔ０＋Ｋ×ＣＬ…（１） で示される。
ンモデルとしては、例えば、論理セル１が論理セル２に
直列に接続され、該論理セル１の出力部に負荷容量ＣＬ
が接続される。なお、回路シミュレーション上で、論理
セル１の負荷容量ＣＬが可変され、論理シミュレーショ
ン用データが作成される。なお、図11（Ｂ）において、
縦軸は論理セルの遅延時間Ｔgateであり、横軸は負荷容
量ＣＬであり、折れ線グラフは遅延時間対負荷容量特性
をそれぞれ示している。また、論理セル１の遅延時間Ｔ
gateは（１）式の時間方程式，すなわち、 Ｔgate＝Ｔ０＋Ｋ×ＣＬ…（１） で示される。
【０００９】但し、Ｔ０は無負荷時の論理セル１の遅延
時間であり、パラメータ１となる。Ｋは遅延時間の負荷
依存係数であり、パラメータ２となる。係数Ｋは（２）
式，すなわち、 Ｋ＝ΔＴgate２／ΔＣＬ…（２） で示される。ここで、ΔＴgate は論理セル１の遅延時
間変化分であり、ΔＣＬは負荷容量の変化分である。な
お、ΔＴgate ，ΔＣＬは入力スルーレート，配線抵
抗，トランジスタパスによるディレイ差及び環境（温
度，電源電圧，プロセス）等の回路シミュレーション条
件によって異なる。また、負荷容量ＣＬはパラメータ３
となり、ＣDR1 ，ＣDR2 は折れ曲がり点の容量値であ
り、パラメータ４となる。
時間であり、パラメータ１となる。Ｋは遅延時間の負荷
依存係数であり、パラメータ２となる。係数Ｋは（２）
式，すなわち、 Ｋ＝ΔＴgate２／ΔＣＬ…（２） で示される。ここで、ΔＴgate は論理セル１の遅延時
間変化分であり、ΔＣＬは負荷容量の変化分である。な
お、ΔＴgate ，ΔＣＬは入力スルーレート，配線抵
抗，トランジスタパスによるディレイ差及び環境（温
度，電源電圧，プロセス）等の回路シミュレーション条
件によって異なる。また、負荷容量ＣＬはパラメータ３
となり、ＣDR1 ，ＣDR2 は折れ曲がり点の容量値であ
り、パラメータ４となる。
【００１０】さらに、図11（Ｂ）において、遅延時間対
負荷容量特性が折れ線グラフとなるのは、係数Ｋ１，Ｋ
２，Ｋ３…に傾きを持たせているためである。これは、
論理セル１の出力に大きな負荷容量ＣＬが接続される
と、論理セル１の出力で波形が鈍り、入力波形に比べて
出力波形のスルーレートが増加をする。このため、論理
セル２のスルーレートによる遅延時間の増加分を論理セ
ル１の遅延時間に含めること，すなわち、負荷容量ＣＬ
に対する傾きを係数Ｋ１，Ｋ２，Ｋ３…のように変える
ことにより、論理セル１の遅延時間を補正しているため
である。
負荷容量特性が折れ線グラフとなるのは、係数Ｋ１，Ｋ
２，Ｋ３…に傾きを持たせているためである。これは、
論理セル１の出力に大きな負荷容量ＣＬが接続される
と、論理セル１の出力で波形が鈍り、入力波形に比べて
出力波形のスルーレートが増加をする。このため、論理
セル２のスルーレートによる遅延時間の増加分を論理セ
ル１の遅延時間に含めること，すなわち、負荷容量ＣＬ
に対する傾きを係数Ｋ１，Ｋ２，Ｋ３…のように変える
ことにより、論理セル１の遅延時間を補正しているため
である。
【００１１】ここで、スルーレートとは波形立ち上がり
時間をいい、例えば、信号「Ｌ」→「Ｈ」レベルの遷移
時において、信号「Ｌ」レベルの立ち上がり開始時刻か
ら当該回路の閾値レベルを横切る時刻又は信号「Ｌ」レ
ベルの立ち上がり開始時刻から信号「Ｈ」レベルへの到
達時刻を持って定義される。なお、この時間方程式
（１）から被設計ＬＳＩの動作検証をする場合には、各
論理セル１，２が上記パラメータ１〜４を持っており、
このパラメータ１〜４を使用して、折れ線グラフとその
近似式から被設計ＬＳＩの遅延時間Ｔgateが算出され
る。
時間をいい、例えば、信号「Ｌ」→「Ｈ」レベルの遷移
時において、信号「Ｌ」レベルの立ち上がり開始時刻か
ら当該回路の閾値レベルを横切る時刻又は信号「Ｌ」レ
ベルの立ち上がり開始時刻から信号「Ｈ」レベルへの到
達時刻を持って定義される。なお、この時間方程式
（１）から被設計ＬＳＩの動作検証をする場合には、各
論理セル１，２が上記パラメータ１〜４を持っており、
このパラメータ１〜４を使用して、折れ線グラフとその
近似式から被設計ＬＳＩの遅延時間Ｔgateが算出され
る。
【００１２】
【発明が解決しようとする課題】ところで、従来例によ
れば、論理シミュレータ用のデータを作成する場合に、
入力スルーレートＴsin ，配線抵抗，トランジスタパス
によるディレイ差及び環境（温度，電源電圧，プロセ
ス）等の代表的な条件で、回路シミュレーションが行わ
れ、そのシミュレーション結果から、無負荷時のセルの
遅延時間Ｔ０，遅延時間の負荷依存係数Ｋ等をフィティ
ングパラメータとして、折れ線グラフ１本を作成してい
る。
れば、論理シミュレータ用のデータを作成する場合に、
入力スルーレートＴsin ，配線抵抗，トランジスタパス
によるディレイ差及び環境（温度，電源電圧，プロセ
ス）等の代表的な条件で、回路シミュレーションが行わ
れ、そのシミュレーション結果から、無負荷時のセルの
遅延時間Ｔ０，遅延時間の負荷依存係数Ｋ等をフィティ
ングパラメータとして、折れ線グラフ１本を作成してい
る。
【００１３】また、被設計ＬＳＩの論理シミュレーショ
ンを行う場合に、折れ線グラフ１本に基づく論理シミュ
レータ用のデータと時間方程式（１）とを用いて被設計
ＬＳＩの遅延時間Ｔgateを算出しそれを近似している。
このため、半導体集積回路装置の高集積化，高密度化の
要求により、被設計ＬＳＩを超微細・高密度に設計をす
ると、図11に示すような負荷容量ＣＬによる次段論理セ
ル２に与えるスルーレートＴsin の影響が折れ線グラフ
１本に基づく論理シミュレータ用のデータと時間方程式
（１）とを用いた被設計ＬＳＩの遅延時間Ｔgateの近似
値では不正確になり、精度良い論理シミュレーションの
妨げとなるという問題がある。
ンを行う場合に、折れ線グラフ１本に基づく論理シミュ
レータ用のデータと時間方程式（１）とを用いて被設計
ＬＳＩの遅延時間Ｔgateを算出しそれを近似している。
このため、半導体集積回路装置の高集積化，高密度化の
要求により、被設計ＬＳＩを超微細・高密度に設計をす
ると、図11に示すような負荷容量ＣＬによる次段論理セ
ル２に与えるスルーレートＴsin の影響が折れ線グラフ
１本に基づく論理シミュレータ用のデータと時間方程式
（１）とを用いた被設計ＬＳＩの遅延時間Ｔgateの近似
値では不正確になり、精度良い論理シミュレーションの
妨げとなるという問題がある。
【００１４】ここで、論理セル２の入力スルーレートＴ
sin の影響について説明をする。すなわち、負荷容量Ｃ
Ｌの増加により入力スルーレートＴsin が大きくなる
と、次のような効果で遅延時間が増加をする。なお、被
設計ＬＳＩの遅延時間Ｔgateは次段の論理セル２の種類
と負荷容量ＣＬとによって異なる。 被設計ＬＳＩを超微細・高密度に設計をすると、負
荷容量ＣＬによって入力電圧が論理セル２の回路閾値Ｖ
thに達する時間が長くなる。すなわち、従来例に係る問
題点を説明する信号波形図，図12（Ａ）において、負荷
容量ＣＬの増加により入力スルーレートＴsin が変化し
た場合に、信号「Ｌ」レベルの立ち上がり開始時刻から
回路閾値Ｖthに達する時間がＴ１からＴ２（Ｔ１＜Ｔ
２）と長くなる。なお、回路閾値Ｖthは論理セル２の種
類によって異なる。
sin の影響について説明をする。すなわち、負荷容量Ｃ
Ｌの増加により入力スルーレートＴsin が大きくなる
と、次のような効果で遅延時間が増加をする。なお、被
設計ＬＳＩの遅延時間Ｔgateは次段の論理セル２の種類
と負荷容量ＣＬとによって異なる。 被設計ＬＳＩを超微細・高密度に設計をすると、負
荷容量ＣＬによって入力電圧が論理セル２の回路閾値Ｖ
thに達する時間が長くなる。すなわち、従来例に係る問
題点を説明する信号波形図，図12（Ａ）において、負荷
容量ＣＬの増加により入力スルーレートＴsin が変化し
た場合に、信号「Ｌ」レベルの立ち上がり開始時刻から
回路閾値Ｖthに達する時間がＴ１からＴ２（Ｔ１＜Ｔ
２）と長くなる。なお、回路閾値Ｖthは論理セル２の種
類によって異なる。
【００１５】 また、被設計ＬＳＩを超微細・高密度
に設計をすると、負荷容量ＣＬによって入力電圧「Ｌ」
レベル＝ＶILから入力電圧「Ｈ」レベル＝ＶIHに達する
までの波形立ち上がり時間が長くなる。すなわち、図12
（Ａ）において、論理セル１の負荷容量ＣＬが小さい場
合には、完全にＯＮ動作しない状態（駆動インピーダン
スが大きい状態）で該論理セル１のゲートが負荷駆動さ
れるため、遅延時間が増加する。
に設計をすると、負荷容量ＣＬによって入力電圧「Ｌ」
レベル＝ＶILから入力電圧「Ｈ」レベル＝ＶIHに達する
までの波形立ち上がり時間が長くなる。すなわち、図12
（Ａ）において、論理セル１の負荷容量ＣＬが小さい場
合には、完全にＯＮ動作しない状態（駆動インピーダン
スが大きい状態）で該論理セル１のゲートが負荷駆動さ
れるため、遅延時間が増加する。
【００１６】これにより、図12（Ｂ）に示した遅延時間
Ｔgate対負荷容量ＣＬの関係特性図において、入力スル
ーレートＴsin が非線形的に変化する領域Ａと直線的に
変化する領域Ｂとが存在するようになる。この領域Ａ，
Ｂの境界は論理セル１，２の種類や入力スルーレートＴ
sin によって異なり、該論理セル１，２によっては、図
12（Ｃ）に示すように、Ａ，Ｂ領域の区別の無い特性を
示す場合もある。
Ｔgate対負荷容量ＣＬの関係特性図において、入力スル
ーレートＴsin が非線形的に変化する領域Ａと直線的に
変化する領域Ｂとが存在するようになる。この領域Ａ，
Ｂの境界は論理セル１，２の種類や入力スルーレートＴ
sin によって異なり、該論理セル１，２によっては、図
12（Ｃ）に示すように、Ａ，Ｂ領域の区別の無い特性を
示す場合もある。
【００１７】このことから、遅延時間Ｔgate対負荷容量
ＣＬ（以下動作検証要素対論理シミュレーション用素子
という）の関係特性を１本の折れ線グラフで表現するこ
とは負荷依存係数Ｋに係るパラータの膨大な増加が余儀
無くされ、もはや不可能と言わざるを得ない。本発明
は、かかる従来例の問題点に鑑み創作されたものであ
り、動作検証要素対論理シミュレーション用素子の関係
特性を１本の折れ線グラフで表現することなく、それを
複数の特性グラフにして、該特性グラフに基づいて論理
シミュレーション用データを作成し、精度良い論理シミ
ュレーションを行うことが可能となる論理シミュレーシ
ョン用のデータ作成方法，論理シミュレーション方法及
び論理シミュレータの提供を目的とする。
ＣＬ（以下動作検証要素対論理シミュレーション用素子
という）の関係特性を１本の折れ線グラフで表現するこ
とは負荷依存係数Ｋに係るパラータの膨大な増加が余儀
無くされ、もはや不可能と言わざるを得ない。本発明
は、かかる従来例の問題点に鑑み創作されたものであ
り、動作検証要素対論理シミュレーション用素子の関係
特性を１本の折れ線グラフで表現することなく、それを
複数の特性グラフにして、該特性グラフに基づいて論理
シミュレーション用データを作成し、精度良い論理シミ
ュレーションを行うことが可能となる論理シミュレーシ
ョン用のデータ作成方法，論理シミュレーション方法及
び論理シミュレータの提供を目的とする。
【００１８】
【課題を解決するための手段】図１（Ａ）〜（Ｃ）は、
本発明に係る論理シミュレーション用のデータ作成方法
の原理図であり、図２（Ａ），（Ｂ）は、論理シミュレ
ーション方法及び論理シミュレーション装置（以下、単
に「シミュレータ」ともいう）の原理図をそれぞれ示し
ている。本発明の論理シミュレーション用のデータ作成
方法は、図１（Ａ）の処理フローチャートに示すよう
に、まず、ステップＰ１で、論理セル１１や論理シミュ
レーション用素子ＣＬを用い該論理セル１１の入出力ス
ルーレートや論理シミュレーション用素子ＣＬを可変し
て回路シミュレーション処理をし、次に、ステップＰ２
で前記回路シミュレーション処理に基づいて得られる論
理セル１１の動作検証要素Ｔ対論理シミュレーション用
素子ＣＬの関係を示すグラフ化されたデータ（図１
（Ｂ）参照：以下、このグラフ化されたデータを「関係
特性」ともいう）を作成し、その後、ステップＰ３で、
図１（Ｃ）に示すようにこれらの一連のデータをテーブ
ル（表）にしてセルライブラリに格納する。
本発明に係る論理シミュレーション用のデータ作成方法
の原理図であり、図２（Ａ），（Ｂ）は、論理シミュレ
ーション方法及び論理シミュレーション装置（以下、単
に「シミュレータ」ともいう）の原理図をそれぞれ示し
ている。本発明の論理シミュレーション用のデータ作成
方法は、図１（Ａ）の処理フローチャートに示すよう
に、まず、ステップＰ１で、論理セル１１や論理シミュ
レーション用素子ＣＬを用い該論理セル１１の入出力ス
ルーレートや論理シミュレーション用素子ＣＬを可変し
て回路シミュレーション処理をし、次に、ステップＰ２
で前記回路シミュレーション処理に基づいて得られる論
理セル１１の動作検証要素Ｔ対論理シミュレーション用
素子ＣＬの関係を示すグラフ化されたデータ（図１
（Ｂ）参照：以下、このグラフ化されたデータを「関係
特性」ともいう）を作成し、その後、ステップＰ３で、
図１（Ｃ）に示すようにこれらの一連のデータをテーブ
ル（表）にしてセルライブラリに格納する。
【００１９】また、本発明の論理シミュレーション用の
データの作成方法は、図１（Ａ）の処理フローチャート
のステップP3Ａで、前記セルライブラリ１２に格納する
論理シミュレーション用データＤLSの圧縮処理をする。
すなわち、図１（Ｂ）に示すように、前記論理セル１１
の動作検証要素Ｔ対論理シミュレーション用素子ＣＬの
関係を示す論理シミュレーション用データから論理セル
１１の固有の動作検証要素を差し引くことにより、シミ
ュレーション用データを圧縮する。
データの作成方法は、図１（Ａ）の処理フローチャート
のステップP3Ａで、前記セルライブラリ１２に格納する
論理シミュレーション用データＤLSの圧縮処理をする。
すなわち、図１（Ｂ）に示すように、前記論理セル１１
の動作検証要素Ｔ対論理シミュレーション用素子ＣＬの
関係を示す論理シミュレーション用データから論理セル
１１の固有の動作検証要素を差し引くことにより、シミ
ュレーション用データを圧縮する。
【００２０】また、本発明の論理シミュレーション用の
データ作成方法において、前記論理セル１１の動作検証
要素Ｔ対論理シミュレーション用素子ＣＬの関係特性の
グラフ化された論理シミュレーション用データＤLSが複
数のシミュレーションポイントに対し、図１（Ｃ）に示
すような論理セル１１の動作検証要素Ｔと論理シミュレ
ーション用素子ＣＬとの関係を示すデータ［Ｔij，ＣLi
j ］の集合により構成されるテーブルを有する。
データ作成方法において、前記論理セル１１の動作検証
要素Ｔ対論理シミュレーション用素子ＣＬの関係特性の
グラフ化された論理シミュレーション用データＤLSが複
数のシミュレーションポイントに対し、図１（Ｃ）に示
すような論理セル１１の動作検証要素Ｔと論理シミュレ
ーション用素子ＣＬとの関係を示すデータ［Ｔij，ＣLi
j ］の集合により構成されるテーブルを有する。
【００２１】更に、本発明の論理シミュレーション用デ
ータ作成方法を使用した論理シミュレーション方法は、
図２（Ａ）の処理フローチャートに示すように、まず、
ステップＰ１で半導体集積回路１３の設計処理をし、次
に、ステップＰ２で前記設計処理に基づいて半導体集積
回路１３の論理シミュレーション処理をし、次いで、ス
テップＰ３で前記論理シミュレーション処理に基づいて
半導体集積回路１３の動作検証処理をする論理シミュレ
ーション方法において、前記回路シミュレーション処理
に基づいて得られた論理セル１１の動作検証要素Ｔ対論
理シミュレーション用素子ＣＬの関係を示すグラフを作
成し、それをテーブルにした論理シミュレーション用デ
ータＤLSを用いる。
ータ作成方法を使用した論理シミュレーション方法は、
図２（Ａ）の処理フローチャートに示すように、まず、
ステップＰ１で半導体集積回路１３の設計処理をし、次
に、ステップＰ２で前記設計処理に基づいて半導体集積
回路１３の論理シミュレーション処理をし、次いで、ス
テップＰ３で前記論理シミュレーション処理に基づいて
半導体集積回路１３の動作検証処理をする論理シミュレ
ーション方法において、前記回路シミュレーション処理
に基づいて得られた論理セル１１の動作検証要素Ｔ対論
理シミュレーション用素子ＣＬの関係を示すグラフを作
成し、それをテーブルにした論理シミュレーション用デ
ータＤLSを用いる。
【００２２】また、論理シミュレータは、図２（Ｂ）に
示すように、半導体集積回路１３の動作検証をする論理
シミュレーション用データＤLSを格納した記憶手段１４
と、前記論理シミュレーション用データＤLSに基づいて
半導体集積回路１３の動作検証をする動作検証手段１５
と、前記記憶手段１４及び動作検証手段１５の入出力を
制御する制御手段１６とを具備し、前記データ作成方法
の回路シミュレーション処理に基づいて得られた論理セ
ル１１の動作検証要素Ｔ対論理シミュレーション用素子
ＣＬの関係を示すグラフを作成し、それをテーブル化し
た論理シミュレーション用データＤLSが記憶手段１４に
格納されている。
示すように、半導体集積回路１３の動作検証をする論理
シミュレーション用データＤLSを格納した記憶手段１４
と、前記論理シミュレーション用データＤLSに基づいて
半導体集積回路１３の動作検証をする動作検証手段１５
と、前記記憶手段１４及び動作検証手段１５の入出力を
制御する制御手段１６とを具備し、前記データ作成方法
の回路シミュレーション処理に基づいて得られた論理セ
ル１１の動作検証要素Ｔ対論理シミュレーション用素子
ＣＬの関係を示すグラフを作成し、それをテーブル化し
た論理シミュレーション用データＤLSが記憶手段１４に
格納されている。
【００２３】
【作用】本発明の論理シミュレーション用のデータ作成
方法によれば、図１（Ａ）の処理フローチャートに示す
ように、ステップＰ２、で論理セル１１の入出力スルー
レートや論理シミュレーション用素子ＣＬを可変して得
られる回路シミュレーション処理に基づいて論理セル１
１の動作検証要素Ｔ対論理シミュレーション用素子ＣＬ
の関係を示すグラフ（関係特性）を作成する。
方法によれば、図１（Ａ）の処理フローチャートに示す
ように、ステップＰ２、で論理セル１１の入出力スルー
レートや論理シミュレーション用素子ＣＬを可変して得
られる回路シミュレーション処理に基づいて論理セル１
１の動作検証要素Ｔ対論理シミュレーション用素子ＣＬ
の関係を示すグラフ（関係特性）を作成する。
【００２４】例えば、図１（Ｂ）に示すようにスルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3が非線形的に変化する領
域Ａと直線的に変化する領域Ｂとが存在するような動作
検証要素Ｔ対論理シミュレーション素子ＣＬの関係特性
図が得られる。また、論理セル１１の種類や入力スルー
レート値ＳLEW1，ＳLEW2，ＳLEW3…によっては、領域
Ａ，Ｂの境界の区別が無い特性を示す動作検証要素Ｔ対
論理シミュレーション素子ＣＬの関係特性図が得られ
る。
ート値ＳLEW1，ＳLEW2，ＳLEW3が非線形的に変化する領
域Ａと直線的に変化する領域Ｂとが存在するような動作
検証要素Ｔ対論理シミュレーション素子ＣＬの関係特性
図が得られる。また、論理セル１１の種類や入力スルー
レート値ＳLEW1，ＳLEW2，ＳLEW3…によっては、領域
Ａ，Ｂの境界の区別が無い特性を示す動作検証要素Ｔ対
論理シミュレーション素子ＣＬの関係特性図が得られ
る。
【００２５】このため、ステップＰ３でグラフ化処理さ
れた論理シミュレーション用データＤLS，例えば、複数
のシミュレーションポイントに対して、図１（Ｃ）に示
すような論理セル１１の動作検証要素Ｔと論理シミュレ
ーション用素子ＣＬとの関係グラフデータ〔Ｔij，ＣLi
j 〕をセルライブラリ１２に格納処理をすることが可能
となる。
れた論理シミュレーション用データＤLS，例えば、複数
のシミュレーションポイントに対して、図１（Ｃ）に示
すような論理セル１１の動作検証要素Ｔと論理シミュレ
ーション用素子ＣＬとの関係グラフデータ〔Ｔij，ＣLi
j 〕をセルライブラリ１２に格納処理をすることが可能
となる。
【００２６】これにより、動作検証要素Ｔ対論理シミュ
レーション用素子ＣＬの関係特性を従来例のような１本
の折れ線グラフで表現することが無くなり、それを複数
の関係特性グラフにより表現することにより、一層正確
に論理セル１１の動作検証要素Ｔを表現することが可能
となる。また、負荷依存係数Ｋを直接，動作検証要素Ｔ
に含めた論理シミュレーション用データＤLSを作成する
ことが可能となる。
レーション用素子ＣＬの関係特性を従来例のような１本
の折れ線グラフで表現することが無くなり、それを複数
の関係特性グラフにより表現することにより、一層正確
に論理セル１１の動作検証要素Ｔを表現することが可能
となる。また、負荷依存係数Ｋを直接，動作検証要素Ｔ
に含めた論理シミュレーション用データＤLSを作成する
ことが可能となる。
【００２７】また、本発明のデータ作成方法によれば、
図１（Ａ）の処理フローチャートのステップP3Ａで、セ
ルライブラリ１２に格納する論理シミュレーション用デ
ータＤLSの圧縮処理をしている。例えば、図１（Ｂ）に
示すように、論理セル１１の動作検証要素Ｔ対論理シミ
ュレーション用素子ＣＬの関係特性から論理セル１１の
固有の動作検証要素を差し引いて論理シミュレーション
用データＤLSを圧縮し、それをグラフ化処理する。
図１（Ａ）の処理フローチャートのステップP3Ａで、セ
ルライブラリ１２に格納する論理シミュレーション用デ
ータＤLSの圧縮処理をしている。例えば、図１（Ｂ）に
示すように、論理セル１１の動作検証要素Ｔ対論理シミ
ュレーション用素子ＣＬの関係特性から論理セル１１の
固有の動作検証要素を差し引いて論理シミュレーション
用データＤLSを圧縮し、それをグラフ化処理する。
【００２８】このため、論理シミュレーション用素子Ｃ
Ｌや入力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3…の条
件を振って、すなわちこれらの条件を種々変化させて各
論理セル１１毎、各トランジスタパス毎に得られる回路
シミュレーション結果を論理セル１１の共通部分と該論
理セル１１の固有の動作検証要素部分とに分割すること
ができる。例えば、複数のスルーレート値ＳLEW1，ＳLE
W2，ＳLEW3…に対する動作検証要素Ｔから動作検証要素
Ｔの切片（動作検証要素Ｔ対論理シミュレーション用素
子ＣＬの関係特性が動作検証要素Ｔ軸を横切る点：その
論理セルの固有の動作検証要素）を差し引き、複数の条
件の異なる論理セル１１の動作検証要素Ｔ対論理シミュ
レーション用素子ＣＬの関係特性を共通化するために各
シミュレーションポイント毎の負荷容量ＣＬij，動作検
証要素Ｔijを記述した部分と、各論理セル１１の固有の
記述部分として、論理セル１１の名称、複数のスルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有の動作検
証要素Ｔの切片の値やグラフ選択を容易にするためのグ
ラフパート名を記述する部分とに分割することができ
る。
Ｌや入力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3…の条
件を振って、すなわちこれらの条件を種々変化させて各
論理セル１１毎、各トランジスタパス毎に得られる回路
シミュレーション結果を論理セル１１の共通部分と該論
理セル１１の固有の動作検証要素部分とに分割すること
ができる。例えば、複数のスルーレート値ＳLEW1，ＳLE
W2，ＳLEW3…に対する動作検証要素Ｔから動作検証要素
Ｔの切片（動作検証要素Ｔ対論理シミュレーション用素
子ＣＬの関係特性が動作検証要素Ｔ軸を横切る点：その
論理セルの固有の動作検証要素）を差し引き、複数の条
件の異なる論理セル１１の動作検証要素Ｔ対論理シミュ
レーション用素子ＣＬの関係特性を共通化するために各
シミュレーションポイント毎の負荷容量ＣＬij，動作検
証要素Ｔijを記述した部分と、各論理セル１１の固有の
記述部分として、論理セル１１の名称、複数のスルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有の動作検
証要素Ｔの切片の値やグラフ選択を容易にするためのグ
ラフパート名を記述する部分とに分割することができ
る。
【００２９】これにより、回路シミュレーション結果を
そのままセルライブラリ１２に格納する方法に比べて、
セルライブラリ１２のメモリ容量の低減を図ることが可
能となる。さらに、図２（Ａ）の処理フローチャートに
示すように、ステップＰ２で半導体集積回路１３の論理
シミュレーション処理を行う際に、本発明のデータ作成
方法に基づいて得られた論理シミュレーション用データ
ＤLSが用いられる。
そのままセルライブラリ１２に格納する方法に比べて、
セルライブラリ１２のメモリ容量の低減を図ることが可
能となる。さらに、図２（Ａ）の処理フローチャートに
示すように、ステップＰ２で半導体集積回路１３の論理
シミュレーション処理を行う際に、本発明のデータ作成
方法に基づいて得られた論理シミュレーション用データ
ＤLSが用いられる。
【００３０】このため、半導体集積回路装置の高集積
化，高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル１１の動作検
証要素Ｔ対論理シミュレーション用素子ＣＬの関係特性
グラフに基づく、論理シミュレーション用データＤLSを
直接用いることにより、ステップＰ３で論理シミュレー
ション用データＤLSに基づいて半導体集積回路１３の動
作検証処理を正確に行うことが可能となる。
化，高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル１１の動作検
証要素Ｔ対論理シミュレーション用素子ＣＬの関係特性
グラフに基づく、論理シミュレーション用データＤLSを
直接用いることにより、ステップＰ３で論理シミュレー
ション用データＤLSに基づいて半導体集積回路１３の動
作検証処理を正確に行うことが可能となる。
【００３１】これにより、論理シミュレーション素子Ｃ
Ｌによる次段論理セルに与えるスルーレート値ＳLEW1，
ＳLEW2，ＳLEW3…の影響を正確に論理シミュレーション
することができ、精度良い半導体集積回路１３を設計す
ることが可能となる。また、論理シミュレータでは、図
２（Ｂ）に示すように、記憶手段１４、動作検証手段１
５及び制御手段１６が具備され、本発明のデータ作成方
法に基づいて得られた論理シミュレーション用データＤ
LSが記憶手段に格納される。
Ｌによる次段論理セルに与えるスルーレート値ＳLEW1，
ＳLEW2，ＳLEW3…の影響を正確に論理シミュレーション
することができ、精度良い半導体集積回路１３を設計す
ることが可能となる。また、論理シミュレータでは、図
２（Ｂ）に示すように、記憶手段１４、動作検証手段１
５及び制御手段１６が具備され、本発明のデータ作成方
法に基づいて得られた論理シミュレーション用データＤ
LSが記憶手段に格納される。
【００３２】例えば、記憶手段１４から制御手段１６を
介して論理シミュレーション用データＤLSが読み出され
ると、該論理シミュレーション用データＤLSに基づいて
半導体集積回路１３が動作検証手段１５により動作検証
される。このため、回路シミュレーション処理に基づい
て得られた論理シミュレーション用データＤLSを新規開
発に伴う半導体集積回路１３の動作検証要素Ｔ対論理シ
ミュレーション用素子ＣＬの関係特性の基準データとし
て利用することができる。
介して論理シミュレーション用データＤLSが読み出され
ると、該論理シミュレーション用データＤLSに基づいて
半導体集積回路１３が動作検証手段１５により動作検証
される。このため、回路シミュレーション処理に基づい
て得られた論理シミュレーション用データＤLSを新規開
発に伴う半導体集積回路１３の動作検証要素Ｔ対論理シ
ミュレーション用素子ＣＬの関係特性の基準データとし
て利用することができる。
【００３３】これにより、論理シミュレーション用デー
タＤLSを直接論理シミュレータに用いることにより、多
種多様化する半導体集積回路１３の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。
タＤLSを直接論理シミュレータに用いることにより、多
種多様化する半導体集積回路１３の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。
【００３４】
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明する。 （１）第１の実施例（参考例）の説明 図３は本発明の第１の実施例（参考例）に係る論理シミ
ュレーション用のデータ作成方法の説明図であり、図３
（Ａ）は回路シミュレーションモデルである。また、図
３（Ｂ）は第１の実施例に係る論理シミュレーション用
のデータ作成フローチャートであり、図４は第１の実施
例に係る論理シミュレータのセルライブラリ構造をそれ
ぞれ示している。
いて説明する。 （１）第１の実施例（参考例）の説明 図３は本発明の第１の実施例（参考例）に係る論理シミ
ュレーション用のデータ作成方法の説明図であり、図３
（Ａ）は回路シミュレーションモデルである。また、図
３（Ｂ）は第１の実施例に係る論理シミュレーション用
のデータ作成フローチャートであり、図４は第１の実施
例に係る論理シミュレータのセルライブラリ構造をそれ
ぞれ示している。
【００３５】例えば、図３（Ａ）に示すような回路シミ
ュレーションモデルを使用して論理シミュレーション用
データＤLSを作成する場合、図３（Ｂ）において、ま
ず、ステップＰ１で、論理セル１１の入力スルーレート
や負荷容量ＣＬを可変して回路シミュレーション処理を
する。ここで、図３（Ａ）において、回路シミュレーシ
ョンモデルは論理セル１１と負荷容量ＣＬから成り、該
論理セル１１の出力部ＯUTに負荷容量ＣＬが接続され
る。また、論理セル１１の入力部ＩＮに入力スルーレー
トＴsin1，Ｔsin2，Ｔsin3の信号を供給し、該スルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3に対して負荷容量ＣＬを
可変した場合の遅延時間が回路シミュレーションされ
る。
ュレーションモデルを使用して論理シミュレーション用
データＤLSを作成する場合、図３（Ｂ）において、ま
ず、ステップＰ１で、論理セル１１の入力スルーレート
や負荷容量ＣＬを可変して回路シミュレーション処理を
する。ここで、図３（Ａ）において、回路シミュレーシ
ョンモデルは論理セル１１と負荷容量ＣＬから成り、該
論理セル１１の出力部ＯUTに負荷容量ＣＬが接続され
る。また、論理セル１１の入力部ＩＮに入力スルーレー
トＴsin1，Ｔsin2，Ｔsin3の信号を供給し、該スルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3に対して負荷容量ＣＬを
可変した場合の遅延時間が回路シミュレーションされ
る。
【００３６】次に、ステップＰ２で回路シミュレーショ
ン処理に基づいて得られる論理セル１１の遅延時間Ｔga
te対負荷容量ＣＬの複数の関係特性のグラフ化処理をす
る。ここで、論理セル１１の遅延時間Ｔgateは負荷容量
ＣＬの値，スルーレート値ＳLEW1，ＳLEW2，ＳLEW3によ
り異なるため、それらの条件を振って回路シミュレーシ
ョンを行うと図４（Ａ）に示すような関係特性グラフ
（以下ピース・ワイズのグラフともいう）が得られる。
図４（Ａ）において、縦軸は遅延時間Ｔgateであり、横
軸は負荷容量ＣＬをそれぞれ示している。また、入力ス
ルーレートＴsinはスルーレート値ＳLEW1，ＳLEW2，ＳL
EW3を示し、黒丸印はシミュレーションポイントをそれ
ぞれ示している。
ン処理に基づいて得られる論理セル１１の遅延時間Ｔga
te対負荷容量ＣＬの複数の関係特性のグラフ化処理をす
る。ここで、論理セル１１の遅延時間Ｔgateは負荷容量
ＣＬの値，スルーレート値ＳLEW1，ＳLEW2，ＳLEW3によ
り異なるため、それらの条件を振って回路シミュレーシ
ョンを行うと図４（Ａ）に示すような関係特性グラフ
（以下ピース・ワイズのグラフともいう）が得られる。
図４（Ａ）において、縦軸は遅延時間Ｔgateであり、横
軸は負荷容量ＣＬをそれぞれ示している。また、入力ス
ルーレートＴsinはスルーレート値ＳLEW1，ＳLEW2，ＳL
EW3を示し、黒丸印はシミュレーションポイントをそれ
ぞれ示している。
【００３７】その後、ステップＰ３でグラフ化処理され
た論理シミュレーション用データＤLS１をセルライブラ
リ１２に格納処理をする。この際に、論理セル１１の遅
延時間Ｔgate対負荷容量ＣＬを本発明のグラフ形式のセ
ルライブラリ構造に当てはめると、ピース・ワイズのグ
ラフから複数のシミュレーションポイントに対する論理
セル１１の遅延時間Ｔgateijと負荷容量ＣＬとの関係グ
ラフデータ〔Ｔij，ＣLij 〕が図４（Ｂ）に示すような
論理シミュレーション用データＤLS１として作成され
る。
た論理シミュレーション用データＤLS１をセルライブラ
リ１２に格納処理をする。この際に、論理セル１１の遅
延時間Ｔgate対負荷容量ＣＬを本発明のグラフ形式のセ
ルライブラリ構造に当てはめると、ピース・ワイズのグ
ラフから複数のシミュレーションポイントに対する論理
セル１１の遅延時間Ｔgateijと負荷容量ＣＬとの関係グ
ラフデータ〔Ｔij，ＣLij 〕が図４（Ｂ）に示すような
論理シミュレーション用データＤLS１として作成され
る。
【００３８】図４（Ｂ）において、セルライブラリ１２
のデータ内容は、スルーレート値ＳLEW1，ＳLEW2，ＳLE
W3に対して各ミュレーションポイント毎の負荷容量ＣＬ
ij，遅延時間Ｔgateijを抽出する。例えば、スルーレー
ト値ＳLEW1について、〔ＣＬ11，Ｔgate11〕，〔ＣＬ1
2，Ｔgate12〕，〔ＣＬ13，Ｔgate13〕…，スルーレー
ト値ＳLEW2について、〔ＣＬ21，Ｔgate21〕，〔ＣＬ2
2，Ｔgate22〕，〔ＣＬ23，Ｔgate23〕…及びスルーレ
ート値ＳLEW3について、〔ＣＬ31，Ｔgate31〕，〔ＣＬ
32，Ｔgate32〕，〔ＣＬ33，Ｔgate33〕…が記述され
る。
のデータ内容は、スルーレート値ＳLEW1，ＳLEW2，ＳLE
W3に対して各ミュレーションポイント毎の負荷容量ＣＬ
ij，遅延時間Ｔgateijを抽出する。例えば、スルーレー
ト値ＳLEW1について、〔ＣＬ11，Ｔgate11〕，〔ＣＬ1
2，Ｔgate12〕，〔ＣＬ13，Ｔgate13〕…，スルーレー
ト値ＳLEW2について、〔ＣＬ21，Ｔgate21〕，〔ＣＬ2
2，Ｔgate22〕，〔ＣＬ23，Ｔgate23〕…及びスルーレ
ート値ＳLEW3について、〔ＣＬ31，Ｔgate31〕，〔ＣＬ
32，Ｔgate32〕，〔ＣＬ33，Ｔgate33〕…が記述され
る。
【００３９】また、そこにグラフの固有名称，入力スル
ーレート値ＳLEW1，ＳLEW2，ＳLEW3…の値，負荷容量Ｃ
Ｌ，論理セル１１の遅延時間Ｔgate等が記述される。な
お、ピース・ワイズのグラフは論理セル１１のアップ／
ダウン動作，パス毎に存在し、該グラフの名称を変える
ことによりいくつでも増やすことができる。この方式は
論理セル１１の遅延時間だけでなく、あらゆる非線形デ
ータをライブラリ化することが可能であり、各ミュレー
ションポイント間のデータは補完によって算出すること
が可能である。このため、論理シミュレーション用デー
タＤLS１の精度を満足するように、シミュレーションポ
イントを振ってライブラリ化しておけば良い。
ーレート値ＳLEW1，ＳLEW2，ＳLEW3…の値，負荷容量Ｃ
Ｌ，論理セル１１の遅延時間Ｔgate等が記述される。な
お、ピース・ワイズのグラフは論理セル１１のアップ／
ダウン動作，パス毎に存在し、該グラフの名称を変える
ことによりいくつでも増やすことができる。この方式は
論理セル１１の遅延時間だけでなく、あらゆる非線形デ
ータをライブラリ化することが可能であり、各ミュレー
ションポイント間のデータは補完によって算出すること
が可能である。このため、論理シミュレーション用デー
タＤLS１の精度を満足するように、シミュレーションポ
イントを振ってライブラリ化しておけば良い。
【００４０】このようにして、本発明の第１の実施例に
係る論理シミュレーション用のデータ作成方法によれ
ば、図３（Ｂ）の処理フローチャートに示すように、ス
テップＰ２で、論理セル１１の入出力スルーレートや負
荷容量ＣＬを可変して得られる回路シミュレーション処
理に基づいて論理セル１１の遅延時間Ｔgate対負荷容量
ＣＬのピース・ワイズのグラフ化処理している。
係る論理シミュレーション用のデータ作成方法によれ
ば、図３（Ｂ）の処理フローチャートに示すように、ス
テップＰ２で、論理セル１１の入出力スルーレートや負
荷容量ＣＬを可変して得られる回路シミュレーション処
理に基づいて論理セル１１の遅延時間Ｔgate対負荷容量
ＣＬのピース・ワイズのグラフ化処理している。
【００４１】このため、図４（Ａ）に示すようにスルー
レート値ＳLEW1，ＳLEW2，ＳLEW3が非線形的に変化する
領域Ａと直線的に変化する領域Ｂとが存在するような遅
延時間Ｔgate対論理シミュレーション素子ＣＬのピース
・ワイズのグラフを得ることが可能となる。このことか
ら、ステップＰ３でグラフ化処理された論理シミュレー
ション用データＤLS１を，例えば、複数のシミュレーシ
ョンポイントに対して、図４（Ｂ）に示すような論理セ
ル１１の遅延時間Ｔgateと負荷容量ＣＬとの関係グラフ
データ〔Ｔij，ＣLij 〕として、セルライブラリ１２に
格納処理をすることが可能となる。
レート値ＳLEW1，ＳLEW2，ＳLEW3が非線形的に変化する
領域Ａと直線的に変化する領域Ｂとが存在するような遅
延時間Ｔgate対論理シミュレーション素子ＣＬのピース
・ワイズのグラフを得ることが可能となる。このことか
ら、ステップＰ３でグラフ化処理された論理シミュレー
ション用データＤLS１を，例えば、複数のシミュレーシ
ョンポイントに対して、図４（Ｂ）に示すような論理セ
ル１１の遅延時間Ｔgateと負荷容量ＣＬとの関係グラフ
データ〔Ｔij，ＣLij 〕として、セルライブラリ１２に
格納処理をすることが可能となる。
【００４２】これにより、遅延時間Ｔgate対負荷容量Ｃ
Ｌの関係特性を従来例のような１本の折れ線グラフで表
現することが無くなり、それを複数のピース・ワイズの
グラフにより表現することにより、一層正確に論理セル
１１の遅延時間Ｔgateを表現することが可能となる。ま
た、従来例のような負荷依存係数Ｋを直接，遅延時間Ｔ
gateに含めた論理シミュレーション用データＤLS１を作
成することが可能となる。
Ｌの関係特性を従来例のような１本の折れ線グラフで表
現することが無くなり、それを複数のピース・ワイズの
グラフにより表現することにより、一層正確に論理セル
１１の遅延時間Ｔgateを表現することが可能となる。ま
た、従来例のような負荷依存係数Ｋを直接，遅延時間Ｔ
gateに含めた論理シミュレーション用データＤLS１を作
成することが可能となる。
【００４３】次に、当該論理シミュレーション用データ
ＤLS１を用いる論理シミュレータの構成及びその動作に
ついて説明をする。図５（Ａ）は、本発明の各実施例に
係る論理シミュレータの構成図であり、図５（Ｂ）は、
本発明の各実施例に係る論理シミュレーション方法の処
理フローチャートをそれぞれ示している。
ＤLS１を用いる論理シミュレータの構成及びその動作に
ついて説明をする。図５（Ａ）は、本発明の各実施例に
係る論理シミュレータの構成図であり、図５（Ｂ）は、
本発明の各実施例に係る論理シミュレーション方法の処
理フローチャートをそれぞれ示している。
【００４４】例えば、論理シミュレーション用データＤ
LS１を用いる論理シミュレータは、図５（Ａ）におい
て、メモリディスク装置２４，動作検証エディタ２５，
中央演算処理装置（以下ＣＰＵという）２６，キーボー
ド２７及びディスプレイ２８から成る。すなわち、メモ
リディスク装置２４は記憶手段１４の一例であり、新規
な半導体集積回路（以下被設計ＬＳＩ２３という）１３
の動作検証をする論理シミュレーション用データＤLS１
を格納するものである。例えば、メモリディスク装置２
４には、磁気ディスク装置や半導体メモリディスク装置
を用いる。また、メモリディスク装置２４には、第１の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル１１の遅延時間Ｔgate対負荷容量ＣＬの関係特性をグ
ラフ化処理した論理シミュレーション用データＤLS１が
格納される。
LS１を用いる論理シミュレータは、図５（Ａ）におい
て、メモリディスク装置２４，動作検証エディタ２５，
中央演算処理装置（以下ＣＰＵという）２６，キーボー
ド２７及びディスプレイ２８から成る。すなわち、メモ
リディスク装置２４は記憶手段１４の一例であり、新規
な半導体集積回路（以下被設計ＬＳＩ２３という）１３
の動作検証をする論理シミュレーション用データＤLS１
を格納するものである。例えば、メモリディスク装置２
４には、磁気ディスク装置や半導体メモリディスク装置
を用いる。また、メモリディスク装置２４には、第１の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル１１の遅延時間Ｔgate対負荷容量ＣＬの関係特性をグ
ラフ化処理した論理シミュレーション用データＤLS１が
格納される。
【００４５】動作検証エディタ２５は動作検証手段１５
の一例であり、論理シミュレーション用データＤLS１に
基づいて被設計ＬＳＩ２３の動作検証をするものであ
る。例えば、動作検証エディタ２５は複数の論理セルを
組み合わせた被設計ＬＳＩ２３において、予め指定した
論理セルの入出力間の遅延時間を論理シミュレーション
用データＤLS１に基づいて計算する。
の一例であり、論理シミュレーション用データＤLS１に
基づいて被設計ＬＳＩ２３の動作検証をするものであ
る。例えば、動作検証エディタ２５は複数の論理セルを
組み合わせた被設計ＬＳＩ２３において、予め指定した
論理セルの入出力間の遅延時間を論理シミュレーション
用データＤLS１に基づいて計算する。
【００４６】ＣＰＵ２６は制御手段１６の一例であり、
メモリディスク装置２４，動作検証エディタ２５，キー
ボード２７及びディスプレイ２８の入出力を制御するも
のである。例えば、ＣＰＵ２６はメモリディスク装置２
４から論理シミュレーション用データＤLS１の読出し制
御をする。キーボード２７はＣＰＵ２６の補助機器であ
り、制御文や各種外部データを入力するものであり、デ
ィスプレイ２８は被設計ＬＳＩ２３の回路図や論理シミ
ュレーション用データＤLS１の内容を表示するものであ
る。
メモリディスク装置２４，動作検証エディタ２５，キー
ボード２７及びディスプレイ２８の入出力を制御するも
のである。例えば、ＣＰＵ２６はメモリディスク装置２
４から論理シミュレーション用データＤLS１の読出し制
御をする。キーボード２７はＣＰＵ２６の補助機器であ
り、制御文や各種外部データを入力するものであり、デ
ィスプレイ２８は被設計ＬＳＩ２３の回路図や論理シミ
ュレーション用データＤLS１の内容を表示するものであ
る。
【００４７】このようにして、本発明の各実施例に係る
論理シミュレータによれば、図５（Ａ）に示すように、
メモリディスク装置２４，動作検証エディタ２５，ＣＰ
Ｕ２６，キーボード２７及びディスプレイ２８が具備さ
れ、本発明の第１のデータ作成方法に基づいて得られた
論理シミュレーション用データＤLS１がメモリディスク
装置２４に格納される。
論理シミュレータによれば、図５（Ａ）に示すように、
メモリディスク装置２４，動作検証エディタ２５，ＣＰ
Ｕ２６，キーボード２７及びディスプレイ２８が具備さ
れ、本発明の第１のデータ作成方法に基づいて得られた
論理シミュレーション用データＤLS１がメモリディスク
装置２４に格納される。
【００４８】このため、ユーザがキーボード２７を介し
て制御文等の外部データを入力すると、メモリディスク
装置２４からＣＰＵ２６を介して論理シミュレーション
用データＤLS１が読み出され、該論理シミュレーション
用データＤLS１に基づいて被設計ＬＳＩ２３が動作検証
エディタ２５により動作検証される。このことで、回路
シミュレーション処理に基づいて得られた論理シミュレ
ーション用データＤLS１を新規開発に伴う被設計ＬＳＩ
２３の遅延時間Ｔgate対負荷容量ＣＬの関係特性の基準
データとして利用することができる。
て制御文等の外部データを入力すると、メモリディスク
装置２４からＣＰＵ２６を介して論理シミュレーション
用データＤLS１が読み出され、該論理シミュレーション
用データＤLS１に基づいて被設計ＬＳＩ２３が動作検証
エディタ２５により動作検証される。このことで、回路
シミュレーション処理に基づいて得られた論理シミュレ
ーション用データＤLS１を新規開発に伴う被設計ＬＳＩ
２３の遅延時間Ｔgate対負荷容量ＣＬの関係特性の基準
データとして利用することができる。
【００４９】これにより、論理シミュレーション用デー
タＤLS１を直接論理シミュレータに用いることにより、
多種多様化する被設計ＬＳＩ２３の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。次に、本発明の各実施例に係る論理シミュレーショ
ン方法について図５（Ｂ）の処理フローチャートに沿っ
て当該装置の動作を補足しながら説明をする。
タＤLS１を直接論理シミュレータに用いることにより、
多種多様化する被設計ＬＳＩ２３の精度良い論理シミュ
レーションを行うことが可能となり、当該論理シミュレ
ータの性能及び信頼性の向上に寄与するところが大き
い。次に、本発明の各実施例に係る論理シミュレーショ
ン方法について図５（Ｂ）の処理フローチャートに沿っ
て当該装置の動作を補足しながら説明をする。
【００５０】例えば、図５（Ａ）の破線円内図に示した
被設計ＬＳＩ２３の動作検証をする場合、図５（Ｂ）に
おいて、まず、ステップＰ１で被設計ＬＳＩ２３の設計
処理をする。この際に、ユーザは、所定設計条件に基づ
いて論理セル１１を組み合わせて新規な被設計ＬＳＩ２
３を設計する。次に、ステップＰ２で被設計ＬＳＩ２３
の設計処理に基づいて論理シミュレーション処理をす
る。この際に、例えば、本発明の第１の実施例に係る論
理シミュレーション用のデータ作成方法に基づいて得ら
れたセルライブラリ（論理シミュレーション用データＤ
LS１）１２をそのままを用いる。具体的には、ＣＰＵ２
６を介してメモリディスク装置２４から動作検証エディ
タ２５に論理シミュレーション用データＤLS１が転送制
御される。ここで、メモリディスク装置２４から第１の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル１１の遅延時間Ｔgate対負荷容量ＣＬの関係特性をグ
ラフ化処理した論理シミュレーション用データＤLS１が
読み出される。
被設計ＬＳＩ２３の動作検証をする場合、図５（Ｂ）に
おいて、まず、ステップＰ１で被設計ＬＳＩ２３の設計
処理をする。この際に、ユーザは、所定設計条件に基づ
いて論理セル１１を組み合わせて新規な被設計ＬＳＩ２
３を設計する。次に、ステップＰ２で被設計ＬＳＩ２３
の設計処理に基づいて論理シミュレーション処理をす
る。この際に、例えば、本発明の第１の実施例に係る論
理シミュレーション用のデータ作成方法に基づいて得ら
れたセルライブラリ（論理シミュレーション用データＤ
LS１）１２をそのままを用いる。具体的には、ＣＰＵ２
６を介してメモリディスク装置２４から動作検証エディ
タ２５に論理シミュレーション用データＤLS１が転送制
御される。ここで、メモリディスク装置２４から第１の
実施例に係るデータ作成方法に基づいて得られた論理セ
ル１１の遅延時間Ｔgate対負荷容量ＣＬの関係特性をグ
ラフ化処理した論理シミュレーション用データＤLS１が
読み出される。
【００５１】また、ディスプレイ２８に被設計ＬＳＩ２
３の回路図や論理シミュレーション用データＤLS１の内
容が表示され、動作検証エディタ２５により論理シミュ
レーション用データＤLS１に基づいて被設計ＬＳＩ２３
が動作検証される。例えば、複数の論理セルを組み合わ
せた被設計ＬＳＩ２３において、予め指定した論理セル
の入出力間の遅延時間が論理シミュレーション用データ
ＤLS１に基づいて動作検証エディタ２５により計算され
る。なお、論理シミュレーションのディレイ計算部分で
負荷容量ＣＬや入力スルーレート値ＳLEW1，ＳLEW2，Ｓ
LEW3がセルライブラリ１２に記述されている値の中間点
に相当する場合には、その中間点の遅延時間を補完によ
って算出する。
３の回路図や論理シミュレーション用データＤLS１の内
容が表示され、動作検証エディタ２５により論理シミュ
レーション用データＤLS１に基づいて被設計ＬＳＩ２３
が動作検証される。例えば、複数の論理セルを組み合わ
せた被設計ＬＳＩ２３において、予め指定した論理セル
の入出力間の遅延時間が論理シミュレーション用データ
ＤLS１に基づいて動作検証エディタ２５により計算され
る。なお、論理シミュレーションのディレイ計算部分で
負荷容量ＣＬや入力スルーレート値ＳLEW1，ＳLEW2，Ｓ
LEW3がセルライブラリ１２に記述されている値の中間点
に相当する場合には、その中間点の遅延時間を補完によ
って算出する。
【００５２】次いで、ステップＰ３で被設計ＬＳＩ２３
の論理シミュレーション処理に基づいて動作検証処理を
する。ここで、ユーザはキーボード２７を介して被設計
ＬＳＩ２３の論理セル１１の入力ネットや出力ネットの
指定をし、その動作検証をする。このようにして、本発
明の各実施例に係る論理シミュレーション方法によれ
ば、図５（Ｂ）の処理フローチャートに示すように、ス
テップＰ２で被設計ＬＳＩ２３の論理シミュレーション
処理を行う際に、本発明の第１のデータ作成方法に基づ
いて得られた論理シミュレーション用データＤLS１が用
いられる。
の論理シミュレーション処理に基づいて動作検証処理を
する。ここで、ユーザはキーボード２７を介して被設計
ＬＳＩ２３の論理セル１１の入力ネットや出力ネットの
指定をし、その動作検証をする。このようにして、本発
明の各実施例に係る論理シミュレーション方法によれ
ば、図５（Ｂ）の処理フローチャートに示すように、ス
テップＰ２で被設計ＬＳＩ２３の論理シミュレーション
処理を行う際に、本発明の第１のデータ作成方法に基づ
いて得られた論理シミュレーション用データＤLS１が用
いられる。
【００５３】このため、半導体集積回路装置の高集積
化，高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル１１の遅延時
間Ｔgate対負荷容量ＣＬのピース・ワイズのグラフに基
づく、論理シミュレーション用データＤLS１を直接用い
ることにより、ステップＰ３で論理シミュレーション用
データＤLS１に基づいて被設計ＬＳＩ２３の動作検証処
理を正確に行うことが可能となる。
化，高密度化の要求に伴い新規な半導体集積回路を超微
細・高密度に設計をする場合であっても、回路シミュレ
ーション処理に基づいて得られた論理セル１１の遅延時
間Ｔgate対負荷容量ＣＬのピース・ワイズのグラフに基
づく、論理シミュレーション用データＤLS１を直接用い
ることにより、ステップＰ３で論理シミュレーション用
データＤLS１に基づいて被設計ＬＳＩ２３の動作検証処
理を正確に行うことが可能となる。
【００５４】これにより、論理シミュレーション素子Ｃ
Ｌによる次段論理セルに与えるスルーレート値ＳLEW1，
ＳLEW2，ＳLEW3の影響を正確に論理シミュレーションす
ることができ、精度良い半導体集積回路を設計すること
が可能となる。 （２）第２の実施例の説明 図６は、本発明の第２の実施例に係る論理シミュレーシ
ョン用のデータ作成フローチャートであり、図７は、そ
の論理シミュレータのセルライブラリ構造の説明図であ
る。また、図８はそのセルライブラリ構造のデータ内容
図をそれぞれ示している。
Ｌによる次段論理セルに与えるスルーレート値ＳLEW1，
ＳLEW2，ＳLEW3の影響を正確に論理シミュレーションす
ることができ、精度良い半導体集積回路を設計すること
が可能となる。 （２）第２の実施例の説明 図６は、本発明の第２の実施例に係る論理シミュレーシ
ョン用のデータ作成フローチャートであり、図７は、そ
の論理シミュレータのセルライブラリ構造の説明図であ
る。また、図８はそのセルライブラリ構造のデータ内容
図をそれぞれ示している。
【００５５】なお、第１の実施例と異なるのは第２の実
施例では、セルライブラリ１２に格納する論理シミュレ
ーション用データＤLSが圧縮処理されるものである。す
なわち、図６において、まず、ステップＰ１で、論理セ
ル１１の入（出）力スルーレートや負荷容量ＣＬを可変
して回路シミュレーション処理をする。ここでは、第１
の実施例と同様に、図３（Ａ）に示すような回路シミュ
レーションモデルの入力部ＩＮに入力スルーレートＴsi
n1，Ｔsin2，Ｔsin3の信号を供給し、該スルーレート値
ＳLEW1，ＳLEW2，ＳLEW3に対して負荷容量ＣＬを可変し
た場合の遅延時間が回路シミュレーションされる。
施例では、セルライブラリ１２に格納する論理シミュレ
ーション用データＤLSが圧縮処理されるものである。す
なわち、図６において、まず、ステップＰ１で、論理セ
ル１１の入（出）力スルーレートや負荷容量ＣＬを可変
して回路シミュレーション処理をする。ここでは、第１
の実施例と同様に、図３（Ａ）に示すような回路シミュ
レーションモデルの入力部ＩＮに入力スルーレートＴsi
n1，Ｔsin2，Ｔsin3の信号を供給し、該スルーレート値
ＳLEW1，ＳLEW2，ＳLEW3に対して負荷容量ＣＬを可変し
た場合の遅延時間が回路シミュレーションされる。
【００５６】次に、ステップＰ２で回路シミュレーショ
ン処理に基づいて得られる論理セル１１の負荷による遅
延時間の増加分Ｔout 対負荷容量ＣＬの複数の関係特性
のグラフ化処理をする。ここで、第１の実施例では、論
理セル１１の遅延時間Ｔgateが受ける負荷容量ＣＬ，入
力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の影響をもっ
とも忠実に再現するため、回路シミュレーションの結果
をそのままセルライブラリ１２に持たせていた。しか
し、第１の実施例のように負荷容量ＣＬや入力スルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3の条件を振って各セル
毎，各パス毎のシミュレーション結果をそのままセルラ
イブラリ１２に格納すると、該セルライブラリ１２のメ
モリ容量が増大をする。これにより、数百種類もの論理
セル１１を有するカスタムＬＳＩでは、セルライブラリ
１２のメモリ容量が多く必要となる。
ン処理に基づいて得られる論理セル１１の負荷による遅
延時間の増加分Ｔout 対負荷容量ＣＬの複数の関係特性
のグラフ化処理をする。ここで、第１の実施例では、論
理セル１１の遅延時間Ｔgateが受ける負荷容量ＣＬ，入
力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の影響をもっ
とも忠実に再現するため、回路シミュレーションの結果
をそのままセルライブラリ１２に持たせていた。しか
し、第１の実施例のように負荷容量ＣＬや入力スルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3の条件を振って各セル
毎，各パス毎のシミュレーション結果をそのままセルラ
イブラリ１２に格納すると、該セルライブラリ１２のメ
モリ容量が増大をする。これにより、数百種類もの論理
セル１１を有するカスタムＬＳＩでは、セルライブラリ
１２のメモリ容量が多く必要となる。
【００５７】そこで、第２の実施例では、ステップＰ３
でセルライブラリ１２に格納する論理シミュレーション
用データＤLSの圧縮処理をする。この際に、論理セル１
１の負荷による遅延時間の増加分Ｔout 対負荷容量ＣＬ
の関係特性から論理セル１１の固有の負荷による遅延時
間の増加分Ｔout を差し引いたグラフ化処理をする。な
お、図３（Ａ）に示したような回路シミュレーションモ
デルの論理セル１１の遅延時間Ｔgateは（１）式の変形
である（３）式の時間方程式，すなわち、 Ｔgate＝Ｔ０＋Ｔout …（３） で示される。ここで、Ｔgateは論理セルの負荷による遅
延時間の増加分である。Ｔ０は無負荷時のセルの遅延時
間であり、各セル，各パス毎に異なる。Ｔout は負荷に
よる増加分であり、セルの構成や出力段のトランジスタ
形状によってある程度決まる要素である。具体的には、
論理セル１１の負荷による遅延時間の増加分Ｔout は負
荷容量ＣＬの値，スルーレート値ＳLEW1，ＳLEW2，ＳLE
W3と異なるため、それらの条件を振って回路シミュレー
ションを行う。
でセルライブラリ１２に格納する論理シミュレーション
用データＤLSの圧縮処理をする。この際に、論理セル１
１の負荷による遅延時間の増加分Ｔout 対負荷容量ＣＬ
の関係特性から論理セル１１の固有の負荷による遅延時
間の増加分Ｔout を差し引いたグラフ化処理をする。な
お、図３（Ａ）に示したような回路シミュレーションモ
デルの論理セル１１の遅延時間Ｔgateは（１）式の変形
である（３）式の時間方程式，すなわち、 Ｔgate＝Ｔ０＋Ｔout …（３） で示される。ここで、Ｔgateは論理セルの負荷による遅
延時間の増加分である。Ｔ０は無負荷時のセルの遅延時
間であり、各セル，各パス毎に異なる。Ｔout は負荷に
よる増加分であり、セルの構成や出力段のトランジスタ
形状によってある程度決まる要素である。具体的には、
論理セル１１の負荷による遅延時間の増加分Ｔout は負
荷容量ＣＬの値，スルーレート値ＳLEW1，ＳLEW2，ＳLE
W3と異なるため、それらの条件を振って回路シミュレー
ションを行う。
【００５８】これを図７（Ａ）に示すように論理セル１
１の負荷による遅延時間の増加分Ｔout 対負荷容量ＣＬ
を本発明のグラフ形式のセルライブラリ構造に当てはめ
ると、ピース・ワイズのグラフから複数のシミュレーシ
ョンポイントに対する論理セル１１の負荷による遅延時
間の増加分Ｔout と負荷容量ＣＬとの関係グラフデータ
〔Ｔij，ＣLij 〕が論理シミュレーション用データＤLS
22として作成される。
１の負荷による遅延時間の増加分Ｔout 対負荷容量ＣＬ
を本発明のグラフ形式のセルライブラリ構造に当てはめ
ると、ピース・ワイズのグラフから複数のシミュレーシ
ョンポイントに対する論理セル１１の負荷による遅延時
間の増加分Ｔout と負荷容量ＣＬとの関係グラフデータ
〔Ｔij，ＣLij 〕が論理シミュレーション用データＤLS
22として作成される。
【００５９】図７（Ａ）において、縦軸は負荷による遅
延時間の増加分Ｔout であり、横軸は負荷容量ＣＬをそ
れぞれ示している。また、入力スルーレートＴsin はス
ルーレート値ＳLEW1，ＳLEW2，ＳLEW3を示し、黒丸印は
シミュレーションポイントをそれぞれ示している。すな
わち、本発明の第２の実施例では論理セル１１の論理シ
ミュレーション用データＤLS2 に係わり固有部分と、共
有化できる部分とに分けるため、図７（Ａ）に示すよう
に、スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の場合のＹ
切片（ＴO1，ＴO2，ＴO3…）を差し引いたピースワイズ
のグラフに変形をする。ここで、Ｙ切片とは、負荷によ
る遅延時間の増加分Ｔout 対負荷容量ＣＬの関係特性が
Ｔout 軸を横切る点をいうものとする。また、図７
（Ａ）において、セルライブラリ１２のデータ内容は、
スルーレート値ＳLEW1，ＳLEW2，ＳLEW3に対して各ミュ
レーションポイント毎の負荷容量ＣＬij，負荷による遅
延時間の増加分Ｔoutij を抽出する。
延時間の増加分Ｔout であり、横軸は負荷容量ＣＬをそ
れぞれ示している。また、入力スルーレートＴsin はス
ルーレート値ＳLEW1，ＳLEW2，ＳLEW3を示し、黒丸印は
シミュレーションポイントをそれぞれ示している。すな
わち、本発明の第２の実施例では論理セル１１の論理シ
ミュレーション用データＤLS2 に係わり固有部分と、共
有化できる部分とに分けるため、図７（Ａ）に示すよう
に、スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の場合のＹ
切片（ＴO1，ＴO2，ＴO3…）を差し引いたピースワイズ
のグラフに変形をする。ここで、Ｙ切片とは、負荷によ
る遅延時間の増加分Ｔout 対負荷容量ＣＬの関係特性が
Ｔout 軸を横切る点をいうものとする。また、図７
（Ａ）において、セルライブラリ１２のデータ内容は、
スルーレート値ＳLEW1，ＳLEW2，ＳLEW3に対して各ミュ
レーションポイント毎の負荷容量ＣＬij，負荷による遅
延時間の増加分Ｔoutij を抽出する。
【００６０】このグラフデータをセルライブラリにした
例を図７（Ｂ）に示している。図７（Ｂ）において、例
えば、スルーレート値ＳLEW1について、〔ＣＬ11，
０〕，〔ＣＬ12，Ｔout11 〕，〔ＣＬ13，Ｔout12 〕
…，スルーレート値ＳLEW2について、〔ＣＬ21，０〕，
〔ＣＬ22，Ｔout21 〕，〔ＣＬ23，Ｔout22 〕…及びス
ルーレート値ＳLEW3について、〔ＣＬ31，０〕，〔ＣＬ
32，Ｔout31 〕，〔ＣＬ33，Ｔout32 〕…が記述され
る。
例を図７（Ｂ）に示している。図７（Ｂ）において、例
えば、スルーレート値ＳLEW1について、〔ＣＬ11，
０〕，〔ＣＬ12，Ｔout11 〕，〔ＣＬ13，Ｔout12 〕
…，スルーレート値ＳLEW2について、〔ＣＬ21，０〕，
〔ＣＬ22，Ｔout21 〕，〔ＣＬ23，Ｔout22 〕…及びス
ルーレート値ＳLEW3について、〔ＣＬ31，０〕，〔ＣＬ
32，Ｔout31 〕，〔ＣＬ33，Ｔout32 〕…が記述され
る。
【００６１】また、そこに入力スルーレート値ＳLEW1，
ＳLEW2，ＳLEW3…，負荷容量ＣＬ，論理セル１１の負荷
の遅延時間Ｔouteの増加分が記述され、このようなセル
ライブラリ構造とすることにより、セルの種類別，ある
いは、各ポイント比較のソフトウエア等で、グラフデー
タを圧縮することができる。その後、図６の処理フロー
チャートのステップＰ４で圧縮処理された論理シミュレ
ーション用データＤLS22をセルライブラリ１２に格納処
理をする。この際に、データ圧縮後には、セル毎のグラ
フデータは存在しないため、グラフに名称を付け、各セ
ルがどのグラフを参照しなくてはならないかをパラメー
タとしてセルライブラリ１２に記述して置く必要があ
る。
ＳLEW2，ＳLEW3…，負荷容量ＣＬ，論理セル１１の負荷
の遅延時間Ｔouteの増加分が記述され、このようなセル
ライブラリ構造とすることにより、セルの種類別，ある
いは、各ポイント比較のソフトウエア等で、グラフデー
タを圧縮することができる。その後、図６の処理フロー
チャートのステップＰ４で圧縮処理された論理シミュレ
ーション用データＤLS22をセルライブラリ１２に格納処
理をする。この際に、データ圧縮後には、セル毎のグラ
フデータは存在しないため、グラフに名称を付け、各セ
ルがどのグラフを参照しなくてはならないかをパラメー
タとしてセルライブラリ１２に記述して置く必要があ
る。
【００６２】図８は当該ライブラリ構造の論理シミュレ
ーション用データＤLS22の内容を示している。図８にお
いて、セルライブラリのデータ内容は、ピースワイズの
グラフデータパート部分とセル固有の記述部分から成
り、該パート部分にはスルーレート値ＳLEW1，ＳLEW2，
ＳLEW3…に対してＹ切片（ＴO1，ＴO2，ＴO3…）を差し
引いた共有化する各ミュレーションポイント毎の負荷容
量ＣＬij，負荷による遅延時間の増加分Ｔoutij を記述
する。
ーション用データＤLS22の内容を示している。図８にお
いて、セルライブラリのデータ内容は、ピースワイズの
グラフデータパート部分とセル固有の記述部分から成
り、該パート部分にはスルーレート値ＳLEW1，ＳLEW2，
ＳLEW3…に対してＹ切片（ＴO1，ＴO2，ＴO3…）を差し
引いた共有化する各ミュレーションポイント毎の負荷容
量ＣＬij，負荷による遅延時間の増加分Ｔoutij を記述
する。
【００６３】また、セル固有の記述部分には、例えば、
スルーレート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有
のＹ切片値として、ＴO1＝0000，ＴO2＝1111，ＴO3＝33
33…及びグラフ選択を容易にするためグラフパート名を
記述する。同様に、セルの名称Ｂ，スルーレート値ＳLE
W1，ＳLEW2，ＳLEW3…に対する固有のＹ切片（ＴO1，Ｔ
O2，ＴO3…）及びグラフパート名を記述する。
スルーレート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有
のＹ切片値として、ＴO1＝0000，ＴO2＝1111，ＴO3＝33
33…及びグラフ選択を容易にするためグラフパート名を
記述する。同様に、セルの名称Ｂ，スルーレート値ＳLE
W1，ＳLEW2，ＳLEW3…に対する固有のＹ切片（ＴO1，Ｔ
O2，ＴO3…）及びグラフパート名を記述する。
【００６４】このようにして、本発明の第２の実施例に
係る論理シミュレーション用のデータ作成方法によれ
ば、図６の処理フローチャートのステップＰ３で、セル
ライブラリ１２に格納する論理シミュレーション用デー
タＤLS２の圧縮処理をしている。例えば、図７（Ａ）に
示すように、論理セル１１の負荷による遅延時間の増加
分Ｔout 対負荷容量ＣＬの関係特性から論理セル１１の
固有の負荷による遅延時間の増加分Ｔout を差し引いて
論理シミュレーション用データＤLS２を圧縮し、それを
グラフ化処理している。
係る論理シミュレーション用のデータ作成方法によれ
ば、図６の処理フローチャートのステップＰ３で、セル
ライブラリ１２に格納する論理シミュレーション用デー
タＤLS２の圧縮処理をしている。例えば、図７（Ａ）に
示すように、論理セル１１の負荷による遅延時間の増加
分Ｔout 対負荷容量ＣＬの関係特性から論理セル１１の
固有の負荷による遅延時間の増加分Ｔout を差し引いて
論理シミュレーション用データＤLS２を圧縮し、それを
グラフ化処理している。
【００６５】このため、負荷容量ＣＬや入力スルーレー
ト値ＳLEW1，ＳLEW2，ＳLEW3…の条件を振って各論理セ
ル１１毎，各トランジスタパス毎に得られる回路シミュ
レーション結果を論理セル１１の共通部分と該論理セル
１１の固有の負荷による遅延時間の増加分Ｔout の要素
部分とに分割することができる。例えば、複数のスルー
レート値ＳLEW1，ＳLEW2，ＳLEW3…に対する負荷による
遅延時間の増加分Ｔout から負荷による遅延時間の増加
分Ｔout の切片を差し引き、複数の条件の異なる論理セ
ル１１の負荷による遅延時間の増加分Ｔout 対負荷容量
ＣＬの関係特性を共通化するために各ミュレーションポ
イント毎の負荷容量ＣＬij，負荷による遅延時間の増加
分Ｔoutij を記述した部分と、各論理セル１１の固有の
記述部分として、論理セル１１の名称，複数のスルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有の負荷に
よる遅延時間の増加分Ｔoutij の切片値やグラフ選択を
容易にするためのグラフパート名を記述する部分とに分
割することができる。
ト値ＳLEW1，ＳLEW2，ＳLEW3…の条件を振って各論理セ
ル１１毎，各トランジスタパス毎に得られる回路シミュ
レーション結果を論理セル１１の共通部分と該論理セル
１１の固有の負荷による遅延時間の増加分Ｔout の要素
部分とに分割することができる。例えば、複数のスルー
レート値ＳLEW1，ＳLEW2，ＳLEW3…に対する負荷による
遅延時間の増加分Ｔout から負荷による遅延時間の増加
分Ｔout の切片を差し引き、複数の条件の異なる論理セ
ル１１の負荷による遅延時間の増加分Ｔout 対負荷容量
ＣＬの関係特性を共通化するために各ミュレーションポ
イント毎の負荷容量ＣＬij，負荷による遅延時間の増加
分Ｔoutij を記述した部分と、各論理セル１１の固有の
記述部分として、論理セル１１の名称，複数のスルーレ
ート値ＳLEW1，ＳLEW2，ＳLEW3…に対する固有の負荷に
よる遅延時間の増加分Ｔoutij の切片値やグラフ選択を
容易にするためのグラフパート名を記述する部分とに分
割することができる。
【００６６】これにより、回路シミュレーション結果を
そのままセルライブラリ１２に格納する第１のデータ作
成方法に比べてセルライブラリ１２のメモリ容量の低減
化を図ることが可能となる。なお、図９，10は本発明の
第２の実施例に係る入力スルーレートを考慮した論理シ
ミュレーション用のセルライブラリ構造の説明図（その
１，２）をそれぞれ示している。
そのままセルライブラリ１２に格納する第１のデータ作
成方法に比べてセルライブラリ１２のメモリ容量の低減
化を図ることが可能となる。なお、図９，10は本発明の
第２の実施例に係る入力スルーレートを考慮した論理シ
ミュレーション用のセルライブラリ構造の説明図（その
１，２）をそれぞれ示している。
【００６７】例えば、図９に示されるような回路シミュ
レーションモデルの入力スルーレート値ＳLEW I1，ＳLE
W I2，ＳLEW I3を考慮した論理シミュレーションを行う
場合には、当該論理セル１１に入力されるスルーレート
値ＳLEW I1，ＳLEW I2，ＳLEW I3を算出する必要があ
り、その出力スルーレート値ＳLEW O1，ＳLEW O2，ＳLE
W O3の負荷依存性をシミュレーションすることで可能と
なる。
レーションモデルの入力スルーレート値ＳLEW I1，ＳLE
W I2，ＳLEW I3を考慮した論理シミュレーションを行う
場合には、当該論理セル１１に入力されるスルーレート
値ＳLEW I1，ＳLEW I2，ＳLEW I3を算出する必要があ
り、その出力スルーレート値ＳLEW O1，ＳLEW O2，ＳLE
W O3の負荷依存性をシミュレーションすることで可能と
なる。
【００６８】なお、このパラメータ（出力スルーレート
ＴSO）も論理セル１１の負荷の遅延時間の増加分Ｔout
対負荷容量ＣＬと同様に圧縮することができる。すなわ
ち、論理セル１１の出力スルーレート値ＳLEW O1，ＳLE
W O2，ＳLEW O3は出力容量と入力スルーレート値ＳLEW
I1，ＳLEW I2，ＳLEW I3によって変化する。そこで、図
９（Ａ）のような回路モデルで回路シミュレーションを
行い、出力スルーレート値ＳLEW O1，ＳLEW O2，ＳLEW
O3の負荷依存性を各スルーレート値ＳLEW I1，ＳLEW
I2，ＳLEW I3に対して取得する。これにより、負荷に
よる遅延時間の増加分の負荷依存性と同様に出力スルー
レートＴSOを取得することが可能となる。
ＴSO）も論理セル１１の負荷の遅延時間の増加分Ｔout
対負荷容量ＣＬと同様に圧縮することができる。すなわ
ち、論理セル１１の出力スルーレート値ＳLEW O1，ＳLE
W O2，ＳLEW O3は出力容量と入力スルーレート値ＳLEW
I1，ＳLEW I2，ＳLEW I3によって変化する。そこで、図
９（Ａ）のような回路モデルで回路シミュレーションを
行い、出力スルーレート値ＳLEW O1，ＳLEW O2，ＳLEW
O3の負荷依存性を各スルーレート値ＳLEW I1，ＳLEW
I2，ＳLEW I3に対して取得する。これにより、負荷に
よる遅延時間の増加分の負荷依存性と同様に出力スルー
レートＴSOを取得することが可能となる。
【００６９】そのシミュレーション結果を図９（Ｂ）に
示す。図９（Ｂ）において、縦軸は出力スルーレートＴ
SOであり、横軸は負荷容量ＣＬをそれぞれ示している。
また、入力スルーレートＴsin はスルーレート値ＳLEW
1，ＳLEW2，ＳLEW3を示し、黒丸印はシミュレーション
ポイントをそれぞれ示している。この結果を本発明のグ
ラフ形式のセルライブラリ構造に当てはめるために、論
理セル１１の固有の部分と共有化できる部分を分ける。
例えば、各スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の場
合、出力スルーレートＴSOから当該出力スルーレートＴ
SOの切片の値（ＴS01 ，ＴS02 ，ＴS03 …）を差し引い
た形に変形する。
示す。図９（Ｂ）において、縦軸は出力スルーレートＴ
SOであり、横軸は負荷容量ＣＬをそれぞれ示している。
また、入力スルーレートＴsin はスルーレート値ＳLEW
1，ＳLEW2，ＳLEW3を示し、黒丸印はシミュレーション
ポイントをそれぞれ示している。この結果を本発明のグ
ラフ形式のセルライブラリ構造に当てはめるために、論
理セル１１の固有の部分と共有化できる部分を分ける。
例えば、各スルーレート値ＳLEW1，ＳLEW2，ＳLEW3の場
合、出力スルーレートＴSOから当該出力スルーレートＴ
SOの切片の値（ＴS01 ，ＴS02 ，ＴS03 …）を差し引い
た形に変形する。
【００７０】その結果を図10（Ａ）に示す。ここで、縦
軸は負荷による出力スルーレートの増加分Ｔout であ
り、横軸は負荷容量ＣＬをそれぞれ示している。また、
入力スルーレートＴsin はスルーレート値ＳLEW1，ＳLE
W2，ＳLEW3を示し、黒丸印はシミュレーションポイント
をそれぞれ示している。この結果を本発明のグラフ形式
のライブラリ構造に当てはめると、図10（Ｂ）のように
なる。図10（Ｂ）において、セルライブラリ１２の論理
シミュレーション用データＤLS23の内容は、ピースワイ
ズのグラフデータパート部分とセル固有の記述部分から
成り、該パート部分にはスルーレート値ＳLEW1，ＳLEW
2，ＳLEW3に対して共有化する各ミュレーションポイン
ト毎の負荷容量ＣＬij，負荷による出力スルーレートの
増加分Ｔoutij を記述する。
軸は負荷による出力スルーレートの増加分Ｔout であ
り、横軸は負荷容量ＣＬをそれぞれ示している。また、
入力スルーレートＴsin はスルーレート値ＳLEW1，ＳLE
W2，ＳLEW3を示し、黒丸印はシミュレーションポイント
をそれぞれ示している。この結果を本発明のグラフ形式
のライブラリ構造に当てはめると、図10（Ｂ）のように
なる。図10（Ｂ）において、セルライブラリ１２の論理
シミュレーション用データＤLS23の内容は、ピースワイ
ズのグラフデータパート部分とセル固有の記述部分から
成り、該パート部分にはスルーレート値ＳLEW1，ＳLEW
2，ＳLEW3に対して共有化する各ミュレーションポイン
ト毎の負荷容量ＣＬij，負荷による出力スルーレートの
増加分Ｔoutij を記述する。
【００７１】例えば、図10（Ｂ）において、スルーレー
ト値ＳLEW1について、〔ＣＬ11，０〕，〔ＣＬ12，Ｔou
t11 〕，〔ＣＬ13，Ｔout12 〕…，スルーレート値ＳLE
W2について、〔ＣＬ21，０〕，〔ＣＬ22，Ｔout21 〕，
〔ＣＬ23，Ｔout22 〕…及びスルーレート値ＳLEW3につ
いて、〔ＣＬ31，０〕，〔ＣＬ32，Ｔout31 〕，〔ＣＬ
33，Ｔout32 〕…が記述される。
ト値ＳLEW1について、〔ＣＬ11，０〕，〔ＣＬ12，Ｔou
t11 〕，〔ＣＬ13，Ｔout12 〕…，スルーレート値ＳLE
W2について、〔ＣＬ21，０〕，〔ＣＬ22，Ｔout21 〕，
〔ＣＬ23，Ｔout22 〕…及びスルーレート値ＳLEW3につ
いて、〔ＣＬ31，０〕，〔ＣＬ32，Ｔout31 〕，〔ＣＬ
33，Ｔout32 〕…が記述される。
【００７２】また、セル固有の記述部分には、例えば、
入力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3等を記述
し、負荷容量ＣＬ及び負荷による出力スルーレートの増
加分Ｔout を記述する。なお、スルーレート値ＳLEW1，
ＳLEW2，ＳLEW3…に対する固有のＹ切片の値として、Ｔ
O1，ＴO2，ＴO3…を記述する。このようにデータ処理を
することにより、論理セル１１の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、論理シミュレーシ
ョン用データＤLS23の圧縮を行うことが可能となる。
入力スルーレート値ＳLEW1，ＳLEW2，ＳLEW3等を記述
し、負荷容量ＣＬ及び負荷による出力スルーレートの増
加分Ｔout を記述する。なお、スルーレート値ＳLEW1，
ＳLEW2，ＳLEW3…に対する固有のＹ切片の値として、Ｔ
O1，ＴO2，ＴO3…を記述する。このようにデータ処理を
することにより、論理セル１１の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、論理シミュレーシ
ョン用データＤLS23の圧縮を行うことが可能となる。
【００７３】これにより、回路シミュレーション結果を
そのままセルライブラリ１２に格納する第１のデータ作
成方法に比べて、論理セル１１の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、セルライブラリ１
２のメモリ容量の低減化を図ることが可能となる。
そのままセルライブラリ１２に格納する第１のデータ作
成方法に比べて、論理セル１１の負荷による遅延時間の
増加分のデータ圧縮の場合と同様に、セルライブラリ１
２のメモリ容量の低減化を図ることが可能となる。
【００７４】
【発明の効果】以上説明したように、本発明の論理シミ
ュレーション用のデータ作成方法によれば、論理セルの
入出力スルーレートや論理シミュレーション用素子を可
変して得られる回路シミュレーション処理に基づいて論
理セルの動作検証要素Ｔ対論理シミュレーション用素子
の関係特性を複数グラフ化処理している。
ュレーション用のデータ作成方法によれば、論理セルの
入出力スルーレートや論理シミュレーション用素子を可
変して得られる回路シミュレーション処理に基づいて論
理セルの動作検証要素Ｔ対論理シミュレーション用素子
の関係特性を複数グラフ化処理している。
【００７５】このため、複数のシミュレーションポイン
トに対して、論理セルの動作検証要素と論理シミュレー
ション用素子との関係グラフデータを論理シミュレーシ
ョン用データとしてセルライブラリに格納処理をするこ
とが可能となる。このことで、動作検証要素対論理シミ
ュレーション用素子の関係特性を従来例のような１本の
折れ線グラフで表現することが無くなり、それを複数の
関係特性グラフにより表現することにより、一層正確に
論理セルの動作検証要素を表現することが可能となる。
また、負荷依存係数を直接，動作検証要素に含めた論理
シミュレーション用データを作成することが可能とな
る。
トに対して、論理セルの動作検証要素と論理シミュレー
ション用素子との関係グラフデータを論理シミュレーシ
ョン用データとしてセルライブラリに格納処理をするこ
とが可能となる。このことで、動作検証要素対論理シミ
ュレーション用素子の関係特性を従来例のような１本の
折れ線グラフで表現することが無くなり、それを複数の
関係特性グラフにより表現することにより、一層正確に
論理セルの動作検証要素を表現することが可能となる。
また、負荷依存係数を直接，動作検証要素に含めた論理
シミュレーション用データを作成することが可能とな
る。
【００７６】更に、本発明のデータ作成方法によれば、
セルライブラリに格納する論理シミュレーション用デー
タの圧縮処理をしている。このため、論理シミュレーシ
ョン用素子や入力スルーレート値の条件を振って各論理
セル毎、各トランジスタパス毎に得られる回路シミュレ
ーション結果を論理セルの共通部分と該論理セルの固有
の動作検証要素部分とに分割することができる。このこ
とから、回路シミュレーション結果をそのままセルライ
ブラリに格納する方法に比べてセルライブラリのメモリ
容量の低減化を図ることが可能となる。
セルライブラリに格納する論理シミュレーション用デー
タの圧縮処理をしている。このため、論理シミュレーシ
ョン用素子や入力スルーレート値の条件を振って各論理
セル毎、各トランジスタパス毎に得られる回路シミュレ
ーション結果を論理セルの共通部分と該論理セルの固有
の動作検証要素部分とに分割することができる。このこ
とから、回路シミュレーション結果をそのままセルライ
ブラリに格納する方法に比べてセルライブラリのメモリ
容量の低減化を図ることが可能となる。
【００７７】また、半導体集積回路の論理シミュレーシ
ョン処理を行う際に、本発明のデータ作成方法に基づい
て得られた論理シミュレーション用データが用いられ
る。このため、半導体集積回路装置の高集積化，高密度
化の要求に伴い新規な半導体集積回路を超微細・高密度
に設計する場合であっても、回路シミュレーション処理
に基づいて得られた論理シミュレーション用データを用
いることにより、半導体集積回路の動作検証処理を正確
に行うことが可能となる。このことから、論理シミュレ
ーション素子による次段論理セルに与えるスルーレート
値の影響を正確に論理シミュレーションすることがで
き、精度良い半導体集積回路を設計することが可能とな
る。
ョン処理を行う際に、本発明のデータ作成方法に基づい
て得られた論理シミュレーション用データが用いられ
る。このため、半導体集積回路装置の高集積化，高密度
化の要求に伴い新規な半導体集積回路を超微細・高密度
に設計する場合であっても、回路シミュレーション処理
に基づいて得られた論理シミュレーション用データを用
いることにより、半導体集積回路の動作検証処理を正確
に行うことが可能となる。このことから、論理シミュレ
ーション素子による次段論理セルに与えるスルーレート
値の影響を正確に論理シミュレーションすることがで
き、精度良い半導体集積回路を設計することが可能とな
る。
【００７８】
【００７９】これにより、多種多様化する半導体集積回
路の精度良い論理シミュレーションを行うことが可能と
なり、当該論理シミュレータの性能及び信頼性の向上に
寄与するところが大きい。
路の精度良い論理シミュレーションを行うことが可能と
なり、当該論理シミュレータの性能及び信頼性の向上に
寄与するところが大きい。
【図１】本発明に係る論理シミュレーション用のデータ
作成方法の原理図である。
作成方法の原理図である。
【図２】本発明に係る論理シミュレーション方法及び論
理シミュレータの原理図である。
理シミュレータの原理図である。
【図３】本発明の第１の実施例に係る論理シミュレーシ
ョン用のデータ作成方法の説明図である。
ョン用のデータ作成方法の説明図である。
【図４】本発明の第１の実施例に係る論理シミュレータ
のセルライブラリ構造の説明図である。
のセルライブラリ構造の説明図である。
【図５】本発明の第１の実施例に係る論理シミュレータ
及び論理シミュレーション方法の説明図である。
及び論理シミュレーション方法の説明図である。
【図６】本発明の第２の実施例に係る論理シミュレーシ
ョン用のデータ作成フローチャートである。
ョン用のデータ作成フローチャートである。
【図７】本発明の第２の実施例に係る論理シミュレータ
のセルライブラリ構造の説明図である。
のセルライブラリ構造の説明図である。
【図８】本発明の第２の実施例に係るセルライブラリ構
造のデータ内容図である。
造のデータ内容図である。
【図９】本発明の第２の実施例に係る入力スルーレート
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図（その１）である。
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図（その１）である。
【図10】本発明の第２の実施例に係る入力スルーレート
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図（その２）である。
を考慮した論理シミュレーション用のセルライブラリ構
造の説明図（その２）である。
【図11】従来例に係る論理シミュレータのセルライブラ
リ構造の説明図である。
リ構造の説明図である。
【図12】従来例に係る問題点を説明する信号波形図及び
Ｔgate対ＣＬ特性図である。
Ｔgate対ＣＬ特性図である。
１１…論理セル、 １２…セルライブラリ、 １３…半導体集積回路、 １４…記憶手段、 １５…動作検証手段、 １６…制御手段、 ＤLS…論理シミュレーション用データ、 Ｔ…動作検証要素、 ＣＬ…論理シミュレーション用素子、 〔Ｔij，ＣLij 〕…関係グラフデータ、 ＳLEW1，ＳLEW2，ＳLEW3…スルーレート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−237143（ＪＰ，Ａ) 特開 平１−271869（ＪＰ，Ａ) 特開 昭61−265622（ＪＰ，Ａ) 豊田徹、外３名、”ＶＬＳＩ遅延ライ ブラリ作成支援システム”、情報処理学 会研究報告（98−ＤＡ−58−９）、情報 処理学会、1991年、Ｖｏｌ．91、Ｎｏ. 58、ｐ．９．１〜９．８ (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】 少なくとも、論理セルと論理シミュレー
ション用素子とを使用して、該論理セルの入出力スルー
レートと該論理シミュレーション用素子との少なくとも
一方を可変にして回路シミュレーション処理を行い、 前記回路シミュレーション処理に基づいて得られる前記
論理セルの動作検証要素と前記論理シミュレーション素
子との関係を示す関係特性を求めて論理シミュレーショ
ン用データを作成し、 前記論理シミュレーション用データを圧縮処理してセル
ライブラリに格納する論理シミュレーション用データの
作成方法において、 前記関係特性から前記論理セルの固有の動作検証要素を
差し引いて前記論理シミュレーション用データの圧縮処
理を行うことを特徴とする論理シミュレーション用のデ
ータ作成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059069A JP2948437B2 (ja) | 1993-03-18 | 1993-03-18 | 論理シミュレーション用のデータ作成方法 |
| KR1019940005072A KR970008026B1 (ko) | 1993-03-18 | 1994-03-15 | 논리 계산용 데이타 발생 방법, 논리 계산 방법 및 논리 계산기 |
| US08/552,150 US5852445A (en) | 1993-03-18 | 1995-11-02 | Method of verifying integrated circuit operation by comparing stored data structures corresponding to integrated circuit logic cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5059069A JP2948437B2 (ja) | 1993-03-18 | 1993-03-18 | 論理シミュレーション用のデータ作成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06274565A JPH06274565A (ja) | 1994-09-30 |
| JP2948437B2 true JP2948437B2 (ja) | 1999-09-13 |
Family
ID=13102700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5059069A Expired - Lifetime JP2948437B2 (ja) | 1993-03-18 | 1993-03-18 | 論理シミュレーション用のデータ作成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5852445A (ja) |
| JP (1) | JP2948437B2 (ja) |
| KR (1) | KR970008026B1 (ja) |
Families Citing this family (244)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3964483B2 (ja) * | 1996-09-27 | 2007-08-22 | 大日本印刷株式会社 | 集積回路の論理シミュレーション方法 |
| US6304998B1 (en) * | 1997-03-27 | 2001-10-16 | Fujitsu Limited | Method of manufacturing integrated circuit device |
| JP3125870B2 (ja) * | 1998-07-06 | 2001-01-22 | 日本電気株式会社 | 遅延計算方法及び遅延値計算プログラムを記録した記録媒体 |
| JP3821612B2 (ja) * | 1999-07-09 | 2006-09-13 | 松下電器産業株式会社 | 不要輻射解析方法 |
| JP3329323B2 (ja) * | 1999-12-22 | 2002-09-30 | 日本電気株式会社 | 波形なまり検証方法及び波形なまり検証装置 |
| US6975921B2 (en) * | 2001-11-09 | 2005-12-13 | Asm International Nv | Graphical representation of a wafer processing process |
| JP2005242697A (ja) * | 2004-02-26 | 2005-09-08 | Nec Electronics Corp | 遅延時間検証方法 |
| US7403884B2 (en) * | 2004-06-08 | 2008-07-22 | International Business Machines Corporation | Transient simulation using adaptive piecewise constant model |
| KR100688525B1 (ko) * | 2005-01-26 | 2007-03-02 | 삼성전자주식회사 | 이벤트 구동 스위치 레벨 시뮬레이션 방법 및 시뮬레이터 |
| US9394608B2 (en) | 2009-04-06 | 2016-07-19 | Asm America, Inc. | Semiconductor processing reactor and components thereof |
| JP5499635B2 (ja) * | 2009-10-29 | 2014-05-21 | 日本電気株式会社 | 多相クロック発生回路 |
| US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
| US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
| US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
| US8997031B2 (en) * | 2013-03-13 | 2015-03-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Timing delay characterization method, memory compiler and computer program product |
| US11015245B2 (en) | 2014-03-19 | 2021-05-25 | Asm Ip Holding B.V. | Gas-phase reactor and system having exhaust plenum and components thereof |
| US10858737B2 (en) | 2014-07-28 | 2020-12-08 | Asm Ip Holding B.V. | Showerhead assembly and components thereof |
| US10941490B2 (en) | 2014-10-07 | 2021-03-09 | Asm Ip Holding B.V. | Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same |
| US10276355B2 (en) | 2015-03-12 | 2019-04-30 | Asm Ip Holding B.V. | Multi-zone reactor, system including the reactor, and method of using the same |
| US10458018B2 (en) | 2015-06-26 | 2019-10-29 | Asm Ip Holding B.V. | Structures including metal carbide material, devices including the structures, and methods of forming same |
| US10211308B2 (en) | 2015-10-21 | 2019-02-19 | Asm Ip Holding B.V. | NbMC layers |
| US11139308B2 (en) | 2015-12-29 | 2021-10-05 | Asm Ip Holding B.V. | Atomic layer deposition of III-V compounds to form V-NAND devices |
| US10529554B2 (en) | 2016-02-19 | 2020-01-07 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
| US10190213B2 (en) | 2016-04-21 | 2019-01-29 | Asm Ip Holding B.V. | Deposition of metal borides |
| US10367080B2 (en) | 2016-05-02 | 2019-07-30 | Asm Ip Holding B.V. | Method of forming a germanium oxynitride film |
| US11453943B2 (en) | 2016-05-25 | 2022-09-27 | Asm Ip Holding B.V. | Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor |
| US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
| US9859151B1 (en) | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
| US9812320B1 (en) | 2016-07-28 | 2017-11-07 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
| KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
| US9887082B1 (en) | 2016-07-28 | 2018-02-06 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
| US10643826B2 (en) | 2016-10-26 | 2020-05-05 | Asm Ip Holdings B.V. | Methods for thermally calibrating reaction chambers |
| US11532757B2 (en) | 2016-10-27 | 2022-12-20 | Asm Ip Holding B.V. | Deposition of charge trapping layers |
| US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
| KR102546317B1 (ko) | 2016-11-15 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기체 공급 유닛 및 이를 포함하는 기판 처리 장치 |
| KR20180068582A (ko) | 2016-12-14 | 2018-06-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11447861B2 (en) | 2016-12-15 | 2022-09-20 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus and a method of forming a patterned structure |
| US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
| KR20180070971A (ko) | 2016-12-19 | 2018-06-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US10269558B2 (en) | 2016-12-22 | 2019-04-23 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
| US10867788B2 (en) | 2016-12-28 | 2020-12-15 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
| US11390950B2 (en) | 2017-01-10 | 2022-07-19 | Asm Ip Holding B.V. | Reactor system and method to reduce residue buildup during a film deposition process |
| US10468261B2 (en) | 2017-02-15 | 2019-11-05 | Asm Ip Holding B.V. | Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures |
| US10529563B2 (en) | 2017-03-29 | 2020-01-07 | Asm Ip Holdings B.V. | Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures |
| KR102457289B1 (ko) | 2017-04-25 | 2022-10-21 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
| US10892156B2 (en) | 2017-05-08 | 2021-01-12 | Asm Ip Holding B.V. | Methods for forming a silicon nitride film on a substrate and related semiconductor device structures |
| US10770286B2 (en) | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
| US10886123B2 (en) | 2017-06-02 | 2021-01-05 | Asm Ip Holding B.V. | Methods for forming low temperature semiconductor layers and related semiconductor device structures |
| US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
| KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
| US10541333B2 (en) | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
| US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
| US11374112B2 (en) | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
| US10590535B2 (en) | 2017-07-26 | 2020-03-17 | Asm Ip Holdings B.V. | Chemical treatment, deposition and/or infiltration apparatus and method for using the same |
| US10692741B2 (en) | 2017-08-08 | 2020-06-23 | Asm Ip Holdings B.V. | Radiation shield |
| US10770336B2 (en) | 2017-08-08 | 2020-09-08 | Asm Ip Holding B.V. | Substrate lift mechanism and reactor including same |
| US11769682B2 (en) | 2017-08-09 | 2023-09-26 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
| US11139191B2 (en) | 2017-08-09 | 2021-10-05 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
| US11830730B2 (en) | 2017-08-29 | 2023-11-28 | Asm Ip Holding B.V. | Layer forming method and apparatus |
| KR102491945B1 (ko) | 2017-08-30 | 2023-01-26 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11295980B2 (en) | 2017-08-30 | 2022-04-05 | Asm Ip Holding B.V. | Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures |
| US11056344B2 (en) | 2017-08-30 | 2021-07-06 | Asm Ip Holding B.V. | Layer forming method |
| KR102401446B1 (ko) | 2017-08-31 | 2022-05-24 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR102630301B1 (ko) | 2017-09-21 | 2024-01-29 | 에이에스엠 아이피 홀딩 비.브이. | 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치 |
| US10844484B2 (en) | 2017-09-22 | 2020-11-24 | Asm Ip Holding B.V. | Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
| US10658205B2 (en) | 2017-09-28 | 2020-05-19 | Asm Ip Holdings B.V. | Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber |
| US10403504B2 (en) | 2017-10-05 | 2019-09-03 | Asm Ip Holding B.V. | Method for selectively depositing a metallic film on a substrate |
| US10923344B2 (en) | 2017-10-30 | 2021-02-16 | Asm Ip Holding B.V. | Methods for forming a semiconductor structure and related semiconductor structures |
| US10910262B2 (en) | 2017-11-16 | 2021-02-02 | Asm Ip Holding B.V. | Method of selectively depositing a capping layer structure on a semiconductor device structure |
| US11022879B2 (en) | 2017-11-24 | 2021-06-01 | Asm Ip Holding B.V. | Method of forming an enhanced unexposed photoresist layer |
| CN111316417B (zh) | 2017-11-27 | 2023-12-22 | 阿斯莫Ip控股公司 | 与批式炉偕同使用的用于储存晶圆匣的储存装置 |
| JP7206265B2 (ja) | 2017-11-27 | 2023-01-17 | エーエスエム アイピー ホールディング ビー．ブイ． | クリーン・ミニエンバイロメントを備える装置 |
| US10872771B2 (en) | 2018-01-16 | 2020-12-22 | Asm Ip Holding B. V. | Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures |
| TWI799494B (zh) | 2018-01-19 | 2023-04-21 | 荷蘭商Ａｓｍ 智慧財產控股公司 | 沈積方法 |
| CN111630203A (zh) | 2018-01-19 | 2020-09-04 | Asm Ip私人控股有限公司 | 通过等离子体辅助沉积来沉积间隙填充层的方法 |
| US11018047B2 (en) | 2018-01-25 | 2021-05-25 | Asm Ip Holding B.V. | Hybrid lift pin |
| USD880437S1 (en) | 2018-02-01 | 2020-04-07 | Asm Ip Holding B.V. | Gas supply plate for semiconductor manufacturing apparatus |
| US11081345B2 (en) | 2018-02-06 | 2021-08-03 | Asm Ip Holding B.V. | Method of post-deposition treatment for silicon oxide film |
| US10896820B2 (en) | 2018-02-14 | 2021-01-19 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
| US11685991B2 (en) | 2018-02-14 | 2023-06-27 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
| KR102636427B1 (ko) | 2018-02-20 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 장치 |
| US10975470B2 (en) | 2018-02-23 | 2021-04-13 | Asm Ip Holding B.V. | Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment |
| US11473195B2 (en) | 2018-03-01 | 2022-10-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus and a method for processing a substrate |
| US11629406B2 (en) | 2018-03-09 | 2023-04-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate |
| US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
| KR102646467B1 (ko) | 2018-03-27 | 2024-03-11 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조 |
| US11230766B2 (en) | 2018-03-29 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| US11088002B2 (en) | 2018-03-29 | 2021-08-10 | Asm Ip Holding B.V. | Substrate rack and a substrate processing system and method |
| KR102501472B1 (ko) | 2018-03-30 | 2023-02-20 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 |
| KR20190128558A (ko) | 2018-05-08 | 2019-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조 |
| KR20190129718A (ko) | 2018-05-11 | 2019-11-20 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조 |
| KR102596988B1 (ko) | 2018-05-28 | 2023-10-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
| US11718913B2 (en) | 2018-06-04 | 2023-08-08 | Asm Ip Holding B.V. | Gas distribution system and reactor system including same |
| US11270899B2 (en) | 2018-06-04 | 2022-03-08 | Asm Ip Holding B.V. | Wafer handling chamber with moisture reduction |
| US11286562B2 (en) | 2018-06-08 | 2022-03-29 | Asm Ip Holding B.V. | Gas-phase chemical reactor and method of using same |
| KR102568797B1 (ko) | 2018-06-21 | 2023-08-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 시스템 |
| US10797133B2 (en) | 2018-06-21 | 2020-10-06 | Asm Ip Holding B.V. | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
| WO2020003000A1 (en) | 2018-06-27 | 2020-01-02 | Asm Ip Holding B.V. | Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material |
| KR20210024462A (ko) | 2018-06-27 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체 |
| US10612136B2 (en) | 2018-06-29 | 2020-04-07 | ASM IP Holding, B.V. | Temperature-controlled flange and reactor system including same |
| KR20200002519A (ko) | 2018-06-29 | 2020-01-08 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 및 반도체 장치의 제조 방법 |
| US10755922B2 (en) | 2018-07-03 | 2020-08-25 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
| US10388513B1 (en) | 2018-07-03 | 2019-08-20 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
| US11053591B2 (en) | 2018-08-06 | 2021-07-06 | Asm Ip Holding B.V. | Multi-port gas injection system and reactor system including same |
| US10883175B2 (en) | 2018-08-09 | 2021-01-05 | Asm Ip Holding B.V. | Vertical furnace for processing substrates and a liner for use therein |
| US11430674B2 (en) | 2018-08-22 | 2022-08-30 | Asm Ip Holding B.V. | Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
| KR20200030162A (ko) | 2018-09-11 | 2020-03-20 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 |
| US11024523B2 (en) | 2018-09-11 | 2021-06-01 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| US11049751B2 (en) | 2018-09-14 | 2021-06-29 | Asm Ip Holding B.V. | Cassette supply system to store and handle cassettes and processing apparatus equipped therewith |
| CN110970344A (zh) | 2018-10-01 | 2020-04-07 | Asm Ip控股有限公司 | 衬底保持设备、包含所述设备的系统及其使用方法 |
| US11232963B2 (en) | 2018-10-03 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| KR102592699B1 (ko) | 2018-10-08 | 2023-10-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치 |
| KR102605121B1 (ko) | 2018-10-19 | 2023-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
| KR102546322B1 (ko) | 2018-10-19 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
| USD948463S1 (en) | 2018-10-24 | 2022-04-12 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate supporting apparatus |
| US11087997B2 (en) | 2018-10-31 | 2021-08-10 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
| KR20200051105A (ko) | 2018-11-02 | 2020-05-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 기판 처리 장치 |
| US11572620B2 (en) | 2018-11-06 | 2023-02-07 | Asm Ip Holding B.V. | Methods for selectively depositing an amorphous silicon film on a substrate |
| US11031242B2 (en) | 2018-11-07 | 2021-06-08 | Asm Ip Holding B.V. | Methods for depositing a boron doped silicon germanium film |
| US10818758B2 (en) | 2018-11-16 | 2020-10-27 | Asm Ip Holding B.V. | Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures |
| US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
| US11217444B2 (en) | 2018-11-30 | 2022-01-04 | Asm Ip Holding B.V. | Method for forming an ultraviolet radiation responsive metal oxide-containing film |
| KR102636428B1 (ko) | 2018-12-04 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치를 세정하는 방법 |
| US11158513B2 (en) | 2018-12-13 | 2021-10-26 | Asm Ip Holding B.V. | Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures |
| JP2020096183A (ja) | 2018-12-14 | 2020-06-18 | エーエスエム・アイピー・ホールディング・ベー・フェー | 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム |
| TWI819180B (zh) | 2019-01-17 | 2023-10-21 | 荷蘭商Ａｓｍ 智慧財產控股公司 | 藉由循環沈積製程於基板上形成含過渡金屬膜之方法 |
| KR20200091543A (ko) | 2019-01-22 | 2020-07-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| CN111524788B (zh) | 2019-02-01 | 2023-11-24 | Asm Ip私人控股有限公司 | 氧化硅的拓扑选择性膜形成的方法 |
| TW202104632A (zh) | 2019-02-20 | 2021-02-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用來填充形成於基材表面內之凹部的循環沉積方法及設備 |
| KR102626263B1 (ko) | 2019-02-20 | 2024-01-16 | 에이에스엠 아이피 홀딩 비.브이. | 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치 |
| JP2020136678A (ja) | 2019-02-20 | 2020-08-31 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材表面内に形成された凹部を充填するための方法および装置 |
| KR20200102357A (ko) | 2019-02-20 | 2020-08-31 | 에이에스엠 아이피 홀딩 비.브이. | 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법 |
| JP2020133004A (ja) | 2019-02-22 | 2020-08-31 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材を処理するための基材処理装置および方法 |
| KR20200108242A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체 |
| KR20200108243A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | SiOC 층을 포함한 구조체 및 이의 형성 방법 |
| KR20200108248A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | SiOCN 층을 포함한 구조체 및 이의 형성 방법 |
| KR20200116033A (ko) | 2019-03-28 | 2020-10-08 | 에이에스엠 아이피 홀딩 비.브이. | 도어 개방기 및 이를 구비한 기판 처리 장치 |
| KR20200116855A (ko) | 2019-04-01 | 2020-10-13 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자를 제조하는 방법 |
| US11447864B2 (en) | 2019-04-19 | 2022-09-20 | Asm Ip Holding B.V. | Layer forming method and apparatus |
| KR20200125453A (ko) | 2019-04-24 | 2020-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 기상 반응기 시스템 및 이를 사용하는 방법 |
| KR20200130118A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 비정질 탄소 중합체 막을 개질하는 방법 |
| KR20200130121A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 딥 튜브가 있는 화학물질 공급원 용기 |
| KR20200130652A (ko) | 2019-05-10 | 2020-11-19 | 에이에스엠 아이피 홀딩 비.브이. | 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조 |
| JP2020188255A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー．ブイ． | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
| JP2020188254A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー．ブイ． | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
| USD975665S1 (en) | 2019-05-17 | 2023-01-17 | Asm Ip Holding B.V. | Susceptor shaft |
| USD947913S1 (en) | 2019-05-17 | 2022-04-05 | Asm Ip Holding B.V. | Susceptor shaft |
| USD935572S1 (en) | 2019-05-24 | 2021-11-09 | Asm Ip Holding B.V. | Gas channel plate |
| USD922229S1 (en) | 2019-06-05 | 2021-06-15 | Asm Ip Holding B.V. | Device for controlling a temperature of a gas supply unit |
| KR20200141003A (ko) | 2019-06-06 | 2020-12-17 | 에이에스엠 아이피 홀딩 비.브이. | 가스 감지기를 포함하는 기상 반응기 시스템 |
| KR20200143254A (ko) | 2019-06-11 | 2020-12-23 | 에이에스엠 아이피 홀딩 비.브이. | 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조 |
| USD944946S1 (en) | 2019-06-14 | 2022-03-01 | Asm Ip Holding B.V. | Shower plate |
| USD931978S1 (en) | 2019-06-27 | 2021-09-28 | Asm Ip Holding B.V. | Showerhead vacuum transport |
| KR20210005515A (ko) | 2019-07-03 | 2021-01-14 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법 |
| JP2021015791A (ja) | 2019-07-09 | 2021-02-12 | エーエスエム アイピー ホールディング ビー．ブイ． | 同軸導波管を用いたプラズマ装置、基板処理方法 |
| CN112216646A (zh) | 2019-07-10 | 2021-01-12 | Asm Ip私人控股有限公司 | 基板支撑组件及包括其的基板处理装置 |
| KR20210010307A (ko) | 2019-07-16 | 2021-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR20210010820A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 게르마늄 구조를 형성하는 방법 |
| KR20210010816A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 라디칼 보조 점화 플라즈마 시스템 및 방법 |
| US11643724B2 (en) | 2019-07-18 | 2023-05-09 | Asm Ip Holding B.V. | Method of forming structures using a neutral beam |
| CN112242296A (zh) | 2019-07-19 | 2021-01-19 | Asm Ip私人控股有限公司 | 形成拓扑受控的无定形碳聚合物膜的方法 |
| CN112309843A (zh) | 2019-07-29 | 2021-02-02 | Asm Ip私人控股有限公司 | 实现高掺杂剂掺入的选择性沉积方法 |
| CN112309900A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
| CN112309899A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
| US11227782B2 (en) | 2019-07-31 | 2022-01-18 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| US11587814B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| US11587815B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| CN112323048B (zh) | 2019-08-05 | 2024-02-09 | Asm Ip私人控股有限公司 | 用于化学源容器的液位传感器 |
| USD965044S1 (en) | 2019-08-19 | 2022-09-27 | Asm Ip Holding B.V. | Susceptor shaft |
| USD965524S1 (en) | 2019-08-19 | 2022-10-04 | Asm Ip Holding B.V. | Susceptor support |
| JP2021031769A (ja) | 2019-08-21 | 2021-03-01 | エーエスエム アイピー ホールディング ビー．ブイ． | 成膜原料混合ガス生成装置及び成膜装置 |
| KR20210024423A (ko) | 2019-08-22 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 홀을 구비한 구조체를 형성하기 위한 방법 |
| USD979506S1 (en) | 2019-08-22 | 2023-02-28 | Asm Ip Holding B.V. | Insulator |
| USD940837S1 (en) | 2019-08-22 | 2022-01-11 | Asm Ip Holding B.V. | Electrode |
| USD949319S1 (en) | 2019-08-22 | 2022-04-19 | Asm Ip Holding B.V. | Exhaust duct |
| USD930782S1 (en) | 2019-08-22 | 2021-09-14 | Asm Ip Holding B.V. | Gas distributor |
| US11286558B2 (en) | 2019-08-23 | 2022-03-29 | Asm Ip Holding B.V. | Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film |
| KR20210024420A (ko) | 2019-08-23 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법 |
| KR20210029090A (ko) | 2019-09-04 | 2021-03-15 | 에이에스엠 아이피 홀딩 비.브이. | 희생 캡핑 층을 이용한 선택적 증착 방법 |
| KR20210029663A (ko) | 2019-09-05 | 2021-03-16 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11562901B2 (en) | 2019-09-25 | 2023-01-24 | Asm Ip Holding B.V. | Substrate processing method |
| CN112593212B (zh) | 2019-10-02 | 2023-12-22 | Asm Ip私人控股有限公司 | 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法 |
| TW202129060A (zh) | 2019-10-08 | 2021-08-01 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 基板處理裝置、及基板處理方法 |
| TW202115273A (zh) | 2019-10-10 | 2021-04-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成光阻底層之方法及包括光阻底層之結構 |
| KR20210045930A (ko) | 2019-10-16 | 2021-04-27 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 산화물의 토폴로지-선택적 막의 형성 방법 |
| US11637014B2 (en) | 2019-10-17 | 2023-04-25 | Asm Ip Holding B.V. | Methods for selective deposition of doped semiconductor material |
| KR20210047808A (ko) | 2019-10-21 | 2021-04-30 | 에이에스엠 아이피 홀딩 비.브이. | 막을 선택적으로 에칭하기 위한 장치 및 방법 |
| KR20210050453A (ko) | 2019-10-25 | 2021-05-07 | 에이에스엠 아이피 홀딩 비.브이. | 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
| US11646205B2 (en) | 2019-10-29 | 2023-05-09 | Asm Ip Holding B.V. | Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same |
| KR20210054983A (ko) | 2019-11-05 | 2021-05-14 | 에이에스엠 아이피 홀딩 비.브이. | 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템 |
| US11501968B2 (en) | 2019-11-15 | 2022-11-15 | Asm Ip Holding B.V. | Method for providing a semiconductor device with silicon filled gaps |
| KR20210062561A (ko) | 2019-11-20 | 2021-05-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템 |
| CN112951697A (zh) | 2019-11-26 | 2021-06-11 | Asm Ip私人控股有限公司 | 基板处理设备 |
| KR20210065848A (ko) | 2019-11-26 | 2021-06-04 | 에이에스엠 아이피 홀딩 비.브이. | 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법 |
| CN112885693A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
| CN112885692A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
| JP2021090042A (ja) | 2019-12-02 | 2021-06-10 | エーエスエム アイピー ホールディング ビー．ブイ． | 基板処理装置、基板処理方法 |
| KR20210070898A (ko) | 2019-12-04 | 2021-06-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR20210078405A (ko) | 2019-12-17 | 2021-06-28 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 나이트라이드 층을 형성하는 방법 및 바나듐 나이트라이드 층을 포함하는 구조 |
| KR20210080214A (ko) | 2019-12-19 | 2021-06-30 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
| JP2021109175A (ja) | 2020-01-06 | 2021-08-02 | エーエスエム・アイピー・ホールディング・ベー・フェー | ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム |
| US11993847B2 (en) | 2020-01-08 | 2024-05-28 | Asm Ip Holding B.V. | Injector |
| KR20210095050A (ko) | 2020-01-20 | 2021-07-30 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 및 박막 표면 개질 방법 |
| TW202130846A (zh) | 2020-02-03 | 2021-08-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成包括釩或銦層的結構之方法 |
| TW202146882A (zh) | 2020-02-04 | 2021-12-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統 |
| US11776846B2 (en) | 2020-02-07 | 2023-10-03 | Asm Ip Holding B.V. | Methods for depositing gap filling fluids and related systems and devices |
| US11781243B2 (en) | 2020-02-17 | 2023-10-10 | Asm Ip Holding B.V. | Method for depositing low temperature phosphorous-doped silicon |
| TW202203344A (zh) | 2020-02-28 | 2022-01-16 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 專用於零件清潔的系統 |
| KR20210116240A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 조절성 접합부를 갖는 기판 핸들링 장치 |
| US11876356B2 (en) | 2020-03-11 | 2024-01-16 | Asm Ip Holding B.V. | Lockout tagout assembly and system and method of using same |
| KR20210117157A (ko) | 2020-03-12 | 2021-09-28 | 에이에스엠 아이피 홀딩 비.브이. | 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법 |
| KR20210124042A (ko) | 2020-04-02 | 2021-10-14 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 |
| TW202146689A (zh) | 2020-04-03 | 2021-12-16 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 阻障層形成方法及半導體裝置的製造方法 |
| TW202145344A (zh) | 2020-04-08 | 2021-12-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
| US11821078B2 (en) | 2020-04-15 | 2023-11-21 | Asm Ip Holding B.V. | Method for forming precoat film and method for forming silicon-containing film |
| US11996289B2 (en) | 2020-04-16 | 2024-05-28 | Asm Ip Holding B.V. | Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods |
| TW202140831A (zh) | 2020-04-24 | 2021-11-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成含氮化釩層及包含該層的結構之方法 |
| KR20210132600A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템 |
| TW202146831A (zh) | 2020-04-24 | 2021-12-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法 |
| KR20210134226A (ko) | 2020-04-29 | 2021-11-09 | 에이에스엠 아이피 홀딩 비.브이. | 고체 소스 전구체 용기 |
| KR20210134869A (ko) | 2020-05-01 | 2021-11-11 | 에이에스엠 아이피 홀딩 비.브이. | Foup 핸들러를 이용한 foup의 빠른 교환 |
| KR20210141379A (ko) | 2020-05-13 | 2021-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 반응기 시스템용 레이저 정렬 고정구 |
| KR20210143653A (ko) | 2020-05-19 | 2021-11-29 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR20210145078A (ko) | 2020-05-21 | 2021-12-01 | 에이에스엠 아이피 홀딩 비.브이. | 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법 |
| TW202200837A (zh) | 2020-05-22 | 2022-01-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於在基材上形成薄膜之反應系統 |
| TW202201602A (zh) | 2020-05-29 | 2022-01-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基板處理方法 |
| TW202218133A (zh) | 2020-06-24 | 2022-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成含矽層之方法 |
| TW202217953A (zh) | 2020-06-30 | 2022-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基板處理方法 |
| KR20220010438A (ko) | 2020-07-17 | 2022-01-25 | 에이에스엠 아이피 홀딩 비.브이. | 포토리소그래피에 사용하기 위한 구조체 및 방법 |
| TW202204662A (zh) | 2020-07-20 | 2022-02-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於沉積鉬層之方法及系統 |
| TW202212623A (zh) | 2020-08-26 | 2022-04-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統 |
| USD990534S1 (en) | 2020-09-11 | 2023-06-27 | Asm Ip Holding B.V. | Weighted lift pin |
| USD1012873S1 (en) | 2020-09-24 | 2024-01-30 | Asm Ip Holding B.V. | Electrode for semiconductor processing apparatus |
| TW202229613A (zh) | 2020-10-14 | 2022-08-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 於階梯式結構上沉積材料的方法 |
| KR20220053482A (ko) | 2020-10-22 | 2022-04-29 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리 |
| TW202223136A (zh) | 2020-10-28 | 2022-06-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於在基板上形成層之方法、及半導體處理系統 |
| TW202235675A (zh) | 2020-11-30 | 2022-09-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 注入器、及基板處理設備 |
| US11946137B2 (en) | 2020-12-16 | 2024-04-02 | Asm Ip Holding B.V. | Runout and wobble measurement fixtures |
| TW202231903A (zh) | 2020-12-22 | 2022-08-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成 |
| USD1023959S1 (en) | 2021-05-11 | 2024-04-23 | Asm Ip Holding B.V. | Electrode for substrate processing apparatus |
| USD981973S1 (en) | 2021-05-11 | 2023-03-28 | Asm Ip Holding B.V. | Reactor wall for substrate processing apparatus |
| USD980814S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas distributor for substrate processing apparatus |
| USD980813S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas flow control plate for substrate processing apparatus |
| USD990441S1 (en) | 2021-09-07 | 2023-06-27 | Asm Ip Holding B.V. | Gas flow control plate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274568A (en) * | 1990-12-05 | 1993-12-28 | Ncr Corporation | Method of estimating logic cell delay time |
-
1993
- 1993-03-18 JP JP5059069A patent/JP2948437B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-15 KR KR1019940005072A patent/KR970008026B1/ko not_active IP Right Cessation
-
1995
- 1995-11-02 US US08/552,150 patent/US5852445A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 豊田徹、外３名、"ＶＬＳＩ遅延ライブラリ作成支援システム"、情報処理学会研究報告（９８−ＤＡ−５８−９）、情報処理学会、１９９１年、Ｖｏｌ．９１、Ｎｏ．５８、ｐ．９．１〜９．８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06274565A (ja) | 1994-09-30 |
| US5852445A (en) | 1998-12-22 |
| KR940022262A (ko) | 1994-10-20 |
| KR970008026B1 (ko) | 1997-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2948437B2 (ja) | 論理シミュレーション用のデータ作成方法 | |
| US7835890B2 (en) | Hot carrier circuit reliability simulation | |
| US6209122B1 (en) | Minimization of circuit delay and power through transistor sizing | |
| US6634015B2 (en) | Computer-readable storage media stored with a delay library for designing a semiconductor integrated circuit device | |
| KR100336826B1 (ko) | 대규모집적회로장치의제조방법및대규모집적회로장치 | |
| US20040025136A1 (en) | Method for designing a custom ASIC library | |
| JP2002016146A (ja) | 半導体集積回路の信号遅延時間計算方法及び記憶媒体 | |
| US7086019B2 (en) | Systems and methods for determining activity factors of a circuit design | |
| US6820048B1 (en) | 4 point derating scheme for propagation delay and setup/hold time computation | |
| US6484297B1 (en) | 4K derating scheme for propagation delay and setup/hold time computation | |
| TWI822551B (zh) | 積體電路設計最佳化的裝置及方法 | |
| US6668356B2 (en) | Method for designing circuits with sections having different supply voltages | |
| US6510404B1 (en) | Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value | |
| JP2005339052A (ja) | ライブラリの生成方法及びライブラリ生成プログラム | |
| JP2803119B2 (ja) | Ｃｍｏｓゲートアレイ消費電力計算方式 | |
| US10614182B2 (en) | Timing analysis for electronic design automation of parallel multi-state driver circuits | |
| JP3296320B2 (ja) | ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 | |
| JPH11186398A (ja) | 半導体集積回路の回路シミュレーションを行うためのデータ作成方法及びデータ作成システム | |
| US20220398369A1 (en) | Enhanced Cell Modeling for Waveform Propagation | |
| TWI783773B (zh) | 用來建立關於電路特性之製程飄移模型以供進行電路模擬之方法及電路模擬系統 | |
| JP3054109B2 (ja) | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 | |
| JP3156311B2 (ja) | 半導体論理セルライブラリ生成装置 | |
| US8042076B2 (en) | System and method for routing connections with improved interconnect thickness | |
| JP3948536B2 (ja) | ゲート遅延計算装置 | |
| JP2001291778A (ja) | 統計モデルパラメータ抽出方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990622 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120702 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130702 Year of fee payment: 14 |