JP2002016146A - 半導体集積回路の信号遅延時間計算方法及び記憶媒体 - Google Patents

半導体集積回路の信号遅延時間計算方法及び記憶媒体

Info

Publication number
JP2002016146A
JP2002016146A JP2000199010A JP2000199010A JP2002016146A JP 2002016146 A JP2002016146 A JP 2002016146A JP 2000199010 A JP2000199010 A JP 2000199010A JP 2000199010 A JP2000199010 A JP 2000199010A JP 2002016146 A JP2002016146 A JP 2002016146A
Authority
JP
Japan
Prior art keywords
signal
delay time
slope
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000199010A
Other languages
English (en)
Other versions
JP3636643B2 (ja
Inventor
Toshiyuki Sakamoto
敏行 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000199010A priority Critical patent/JP3636643B2/ja
Priority to US09/895,339 priority patent/US6519748B2/en
Publication of JP2002016146A publication Critical patent/JP2002016146A/ja
Application granted granted Critical
Publication of JP3636643B2 publication Critical patent/JP3636643B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 この発明は、ＬＳＩの信号遅延時間を容易か
つ短い時間で高精度に計算することを課題とする。 【解決手段】 この発明は、回路のラプラス変換したア
ドミッタンスのｎ次までの項で信号の電圧波形を計算
し、信号遅延時間を近似的に求める手法において、得ら
れた信号の波形の極の中に実数部が０より大きい極を含
む場合でも、その極の項の影響が小さい範囲内で遅延時
間が求められた場合には、精度の良い遅延時間が求めら
れたとすることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル回路の遅
延計算の方法に関し、特にレイアウト後の実配線のデー
タを使用した回路の遅延時間を計算する方法、及びこの
方法をコンピュータに実行させるプログラムを記録した
コンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】近年、集積回路の微細化が進みサブミク
ロンのテクノロジを使用するようになってきており、信
号の遅延は、ＬＳＩの設計上非常に気をつける必要のあ
る要素となっている。
【０００３】信号の遅延は通常、機能要素となるセルの
セル遅延と配線遅延に分けて考慮される。セル遅延は、
セルのそれ自体のもつ遅延であり、そのセルの状態、入
力信号の鈍り（傾きと呼ぶ場合もある）、駆動する配線
の負荷容量を利用して計算される。配線遅延は、全体の
遅延のうちセル遅延を除いた部分であり、配線に抵抗成
分があることに起因する遅延である。配線遅延の計算に
は、文献「W.C.Elmore,“The transient reponse of da
mped linear networks with particular regardto wide
band amplifiers”, J.Appl.Physics vol 19 no 1, pp5
5-63, Jan.,1948」、または文献「J.Rubinstein, P.Pen
field Jr., and M.A.Horowitz,“SignalDelay in RC Tr
ee Networks”，IEEE Trans. on Computer-Aided Desig
n, Vol.CAD-2, No.3, July 1983」に記載されているＥ
ＬＭＯＲＥの式が使用されることが多い。
【０００４】しかし、ディープサブミクロンといわれる
サブミクロンより微小な領域に入るにつれ、セル遅延
は、配線の容量を純粋な容量負荷として、つまり抵抗成
分が零として計算した結果と、回路解析プログラムのＳ
ＰＩＣＥ等でより詳細に配線抵抗を考慮して計算した実
際の遅延時間とが合わなくなってきている。また、配線
遅延に関しても、ＥＬＭＯＲＥの式から得られる遅延時
間では十分な近似が得られなくなってきている。
【０００５】セルの遅延が合わなくなった原因として、
配線を駆動するピンから遠い位置の容量が配線抵抗によ
ってシールドされ、出力ピンの位置の電圧が閾値電圧ま
で変化する際に関係する実質的な負荷容量が、容量の総
和より小さくなり、遅延時間が小さくなる現象がある。
この現象により、従来の遅延計算では、実際よりも大き
い遅延値を計算する場合があり、計算した遅延を用いた
シミュレーションやスタティックタイミング解析では、
タイミングエラーがなく正常動作すると考えた回路を実
際に製造すると、タイミングエラーで誤動作する場合が
あった。具体的には、図１４に示すように波形３のクロ
ック信号には正しい遅延を計算し、波形１のようにデー
タパスには大きすぎる遅延が計算されて、シミュレーシ
ョンやスタティックタイミング解析ではタイミングエラ
ーがないとされるが、実際には波形２のようにホールド
エラーとなる場合である。
【０００６】ＳＰＩＣＥ等のより高精度のシミュレータ
を使用すれば、遅延時間の精度をあげることができ、こ
の問題を防ぐことができるが、ＳＰＩＣＥ等のより高精
度のシミュレータは実行速度が遅く、またメモリも多く
必要とするので、大規模な回路に対して使用することが
困難である。そのため、ＳＰＩＣＥ等のより高精度のシ
ミュレータよりも高速に遅延時間を計算する手法が研究
されている。その手法の１つとして、ＡＷＥ（Asymptot
ic Waveform Evauation ）という手法が１９９０年頃か
ら提案されており、多くの論文が出されている。ＡＷＥ
の概要は、文献「Lawrence T.Pillage and Ronald A.Ro
hrer,“Asymptotic Waveform Evaluation for Timing A
nalysis”, IEEE Transaction on Computer-Aided Desi
gn, Vol.9, No.4, April 1990, 352-366”」に詳しく述
べられている。
【０００７】以下、ＡＷＥについて簡単に説明する。
【０００８】ＡＷＥは最終的に計算したい信号波形を、
【数１】 とする。この波形のラプラス変換された波形が、
【数２】 になる。これを波形１とする。
【０００９】回路のアドミッタンスと電圧源をラプラス
変換してＳのｎ乗まで求め、それらを用いて実際の信号
波形のラプラス変換された波形をＳのｎ乗まで求める。
これを波形２とする。ＡＷＥは、波形１と波形２のＳの
係数をｎ乗まで比較して連立方程式をたて、それを解く
ことで上記Ｋｉ，Ｐｉを求める。求められたＫｉを剰余
（residue）、Ｐｉを極（pole）と呼ぶ。
【００１０】上記文献のｐ３５７ ３．３章Stability
の箇所には、低い次数では解が無かったり、極の実数部
が正である解が得られる場合があり、その場合より高次
のＡＷＥで解を求めると述べている。これは、通常の信
号波形の計算において発散する信号波形はありえないた
め、極の実部が正の解は、十分大きい時間に対してはよ
い近似ではないためである。
【００１１】また、上記文献の３．１章The AWE Approx
imation の箇所には、近似解の次数をｑとすると、ＡＷ
Ｅの計算量はｑの３乗のオーダであると述べられてい
る。このように、次数が大きくなると計算量の急激な増
大を招くため、実際の応用プログラムでは、すべての極
の実数部が負である、できるだけ低い次数で解を求める
必要があるが、次数がどこまで十分かということがわか
らないという問題があった。
【００１２】この問題に対して、安定な解を得る方法に
ついては、文献「“D.F.Anastasakis, N.Gopal, S.Y.Ki
m and L.T.Pillage,“On the Stability of Moment-Mat
ching Approximations in Asymptotic Waveform Evalua
tion”, Proceedgins 29th ACM/IEEE Design Automatio
n Conference, 207-212”」、あるいは文献「US PATENT
“Pillage et al., Patent Number: 5,379,231, Method
and Apparatus for Simulating a Microeletric Inter
connect Circuit”」に述べられている。これらの文献
では、安定した解が得られない場合には、モーメントを
シフトして極を求め、シフトしていないモーメントを使
用して剰余を求める方法が述べられている。この方法で
も、モーメントを求める場合には、そのシフト量で正し
そうな値が得られると予想する量だけ多くモーメントを
計算する必要がある。そのため、計算に必要な時間が増
大するという問題があった。
【００１３】ＡＷＥを用いたセルのモデル化について
は、文献「Florentin Dartu, Noel Menezes, Jessica Q
ian, and Lawrence T.Pillage,“A Gate-Delay Model f
or High-Speed CMOS Circuits”, Proceedings 31st AC
M/IEEE Design Automation Conference, 576-580”」に
述べられている。セルの出力ピンのモデルを図１５及び
図１６に示す。セルの出力ピン１００は、図１５に示す
ように電圧源Ｖｄ１０１に内部抵抗Ｒｄ１０２が接続さ
れていると近似する。以降、Vdriveでセルの出力ピンの
位置での電圧を示す。図１６では、図１５の電圧源Ｖｄ
１０１が、そのセルの入力信号が閾値を横切る時刻を０
として、ｔ０の時刻に変化が始まり、傾きがΔＴである
電圧源であることを示している。
【００１４】しかしながら、上記文献にあるように、実
効容量（Ceff）を、セルがランプ波形を持った電源のΔ
Ｔ間の平均電流と同じ電流をもった容量として定義する
必要はなく、実効容量（Ceff）をその配線を駆動するセ
ルの出力ピン位置での電圧が、閾値を横切る時間と同じ
時間をもつ容量として定義してもよい。
【００１５】また、上記文献では、上記ｔ０、ΔＴ、Ｒ
ｄというパラメータをセルの特性を測定して得る必要が
ある。しかし、セルの既に測定されている特性値から、
それらの値を計算するほうが便利である。文献「“大嶋
孝幸、斎藤敏幸、藤田陽子、蓑田幸男、中谷隆、ディー
プサブミクロンに対応した遅延計算システム、信学技報
TECHNICAL REPORT OF IEICE, VLD98-137(1999-03)” 」
では、パラメータｔ０，ΔＴを、既存の測定値から求め
る方法が述べられている。
【００１６】しかしながら、上記文献中で用いられてい
る式（３）では、出力信号波形がランプ波形であること
を仮定しており、誤差が大きくなっていた。
【００１７】また、上述した文献「Florentin Drtu, No
el Menezes, Jessica Qian, and Lawrence T.Pillage,
“A Gate-Delay Model for High-Speed CMOS Circuit
s”, Proceedings 31st ACM/IEEE Design Automation C
onference, 576-580” 」では、内部抵抗Ｒｄは出力信
号の波形のすその形から計算するように述べられてい
る。また、文献「“大嶋孝幸、斎藤敏幸、藤田陽子、蓑
田幸男、中谷隆、ディープサブミクロンに対応した遅延
計算システム、信学技報TECHNICAL REPORT OF IEICE,VL
D98-137(1999-03)” 」では、内部抵抗Ｒｄについて既
存の測定されている特性から変換する方法は述べられて
いない。出力信号のすその波形から計算するためには、
セルの特性を測定しなおす必要がある。しかし、セルの
既に測定されている特性値から、それらの値を計算する
ほうが便利である。
【００１８】
【発明が解決しようとする課題】以上説明したように、
ＬＳＩの信号遅延時間を計算する従来のＡＷＥという方
法にあっては、計算量を少なくするためにできるだけ低
い次数で解を求める必要があったが、どの程度までの次
数で十分であるかということを見極めるのが困難であっ
た。この不具合に対して、安定な解を求める方法が提案
されているが、この方法にあっては、解を求める計算に
多くの時間が必要であった。
【００１９】一方、ＡＷＥを用いたセルの従来における
モデル化にあっては、計算に使用されるパラメータは、
既存の測定値から求められているが、出力信号波形がラ
ンプ波形であると仮定されていたことによりパラメータ
の誤差が大きくなっていた。また、パラメータの１つを
出力信号波形のすその波形から計算するためには、セル
の特性を測定し直す必要があった。
【００２０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ＬＳＩの信号
遅延時間を容易かつ短い時間で高精度に計算することが
できる半導体集積回路の信号遅延時間計算方法及び記憶
媒体を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決するための第１の手段は、半導体集積回
路のラプラス変換されたアドミッタンスのｎ次までの項
で信号の電圧波形を計算し、前記半導体集積回路の信号
遅延時間を近似的に求める半導体集積回路の信号遅延時
間計算方法（ＡＷＥ）において、前記半導体集積回路の
ラプラス変換されたアドミッタンスを求める第１のステ
ップと、前記第１のステップで求められたアドミッタン
スを駆動する電圧源のラプラス変換された電圧波形を求
める第２のステップと、前記第１のステップで求められ
たアドミッタンスと、前記第２のステップで求められた
電圧波形を用いて、前記半導体集積回路の任意の場所の
ラプラス変換された電圧波形を求める第３のステップ
と、前記第３のステップで求められた電圧波形を、該電
圧波形の極と剰余を求めて実時間の電圧波形に近似する
第４のステップと、前記第４のステップで求められた実
時間の電圧波形に基づいて、前記半導体集積回路の信号
遅延時間を計算する第５のステップと、前記第４のステ
ップで求められた極の中に実数部が０より大きい極を含
む場合には、前記第５のステップで求められた信号遅延
時間が、精度が良い範囲で求められたか否かを判定する
第６のステップとを具備することを特徴とする。
【００２２】第２の手段は、前記第１の手段において、
前記第２のステップの電圧源を、内部抵抗、電圧変化開
始時間ならびに電圧変化の傾きをパラメータとした電圧
源に近似することを特徴とする。
【００２３】第３の手段は、半導体集積回路における機
能要素となるセルの入力信号の傾きと前記セルの出力端
子の負荷容量を変数とした前記セルの出力端子における
信号遅延時間の関数と、前記セルの入力信号の傾きと前
記出力端子の負荷容量を変数とした前記出力端子の出力
信号の傾きの関数とに基づいて、前記出力端子の出力信
号の変化開始時間、ならびに出力信号の傾きをパラメー
タとするランプ電圧波形の電圧源と、内部抵抗を用いて
前記セルの出力端子をモデル化し、半導体集積回路のラ
プラス変換されたアドミッタンスのｎ次までの項で信号
の電圧波形を計算し、前記半導体集積回路の信号遅延時
間を近似的に求める半導体集積回路の信号遅延時間計算
方法（ＡＷＥ）において、前記内部抵抗の値を計算する
第１のステップと、前記第１のステップで求められた内
部抵抗値を固定し、前記出力端子の出力電圧の変化を時
間に対して一次関数で表し、前記出力信号の変化開始時
間、ならびに出力信号の傾きを求める第２のステップ
と、前記第１のステップで求められた内部抵抗値と、前
記第２のステップで求められた出力信号の傾きを固定
し、出力信号の変化開始時間だけを変化させて出力信号
の変化開始時間を求める第３のステップとを具備するこ
とを特徴とする。
【００２４】第４の手段は、前記第３の手段において、
前記内部抵抗値は、前記出力端子の負荷容量、ならびに
入力信号の傾きを変数とした出力信号の傾きの関数に基
づいて計算することを特徴とする。
【００２５】第５の手段は、半導体集積回路における機
能要素となるセルの入力信号の傾きと前記セルの出力端
子の負荷容量を変数とした前記セルの出力端子における
信号遅延時間の関数と、前記セルの入力信号の傾きと前
記出力端子の負荷容量を変数とした前記出力端子の出力
信号の傾きの関数とに基づいて、前記出力端子の出力信
号の変化開始時間、ならびに出力信号の傾きをパラメー
タとするランプ電圧波形の電圧源と、内部抵抗を用いて
前記セルの出力端子をモデル化し、半導体集積回路のラ
プラス変換されたアドミッタンスのｎ次までの項で信号
の電圧波形を計算し、前記半導体集積回路の信号遅延時
間を近似的に求める半導体集積回路の信号遅延時間計算
方法（ＡＷＥ）において、前記半導体集積回路のラプラ
ス変換されたアドミッタンスを求める第１のステップ
と、前記出力端子の負荷容量、ならびに入力信号の傾き
を変数とした出力信号の傾きの関数に基づいて、前記内
部抵抗の値を計算する第２のステップと、前記第２のス
テップで求められた内部抵抗値を固定し、前記出力端子
の出力電圧の変化を時間に対して一次関数で表し、前記
出力信号の変化開始時間、ならびに出力信号の傾きを求
める第３のステップと、前記第２のステップで求められ
た内部抵抗値と、前記第３のステップで求められた出力
信号の傾きを固定し、出力信号の変化開始時間だけを変
化させて出力信号の変化開始時間を求め、前記セルの出
力端子をモデル化する第４のステップと、前記第２のス
テップで求められた内部抵抗値、前記第４のステップで
求められた出力信号の変化開始時間、前記第３のステッ
プで求められた出力信号の電圧の傾きを有する電圧源を
用いて、ラプラス変換された電圧波形を求める第５のス
テップと、前記第１のステップで求められたアドミッタ
ンスと、前記第２のステップで求められた内部抵抗値、
前記第５のステップで求められた電圧波形を用いて、前
記半導体集積回路の任意の場所のラプラス変換された電
圧波形を求める第６のステップと、前記第６のステップ
で求められた電圧波形を、該電圧波形の極と剰余を求め
て実時間の電圧波形に近似する第７のステップと、前記
第７のステップで求められた実時間の電圧波形に基づい
て、前記半導体集積回路の信号遅延時間を計算する第８
のステップと、前記第７のステップで求められた極の中
に実数部が０より大きい極を含む場合には、前記第８の
ステップで求められた信号遅延時間が、精度が良い範囲
で得られたか否かを判定する第９のステップとを具備す
ることを特徴とする。
【００２６】第６の手段は、前記第１又は第５の手段に
おいて、前記求められた信号遅延時間が精度が良い範囲
であると判定された場合は、求められた信号遅延時間を
選択し、一方求められた信号遅延時間が精度が良い範囲
ではないと判定された場合には、求められた信号遅延時
間を非選択し、より高次またはより低次の近似計算を行
い、再度信号遅延時間を求めるステップをさらに具備す
ることを特徴とする。
【００２７】第７の手段は、半導体集積回路のラプラス
変換されたアドミッタンスのｎ次までの項で信号の電圧
波形を計算し、前記半導体集積回路の信号遅延時間を近
似的に求める半導体集積回路の信号遅延時間計算方法
（ＡＷＥ）において、前記半導体集積回路のラプラス変
換されたアドミッタンスを求める第１のステップと、前
記第１のステップで求められたアドミッタンスを駆動す
る電圧源のラプラス変換された電圧波形を求める第２の
ステップと、前記第１のステップで求められたアドミッ
タンスと、前記第２のステップで求められた電圧波形を
用いて、前記半導体集積回路の任意の場所のラプラス変
換された電圧波形を求める第３のステップと、前記第３
のステップで求められた電圧波形を、該電圧波形の極と
剰余を求めて実時間の電圧波形に近似する第４のステッ
プと、前記第４のステップで求められた実時間の電圧波
形に基づいて、前記半導体集積回路の信号遅延時間を計
算する第５のステップと、前記第４のステップで求めら
れた極の中に実数部が０より大きい極を含む場合には、
前記第５のステップで求められた信号遅延時間が、精度
が良い範囲で求められたか否かを判定する第６のステッ
プとをコンピュータに実行させるプログラムを記録した
ことを特徴とする。
【００２８】第８の手段は、半導体集積回路における機
能要素となるセルの入力信号の傾きと前記セルの出力端
子の負荷容量を変数とした前記セルの出力端子における
信号遅延時間の関数と、前記セルの入力信号の傾きと前
記出力端子の負荷容量を変数とした前記出力端子の出力
信号の傾きの関数とに基づいて、前記出力端子の出力信
号の変化開始時間、ならびに出力信号の傾きをパラメー
タとするランプ電圧波形の電圧源と、内部抵抗を用いて
前記セルの出力端子をモデル化し、半導体集積回路のラ
プラス変換されたアドミッタンスのｎ次までの項で信号
の電圧波形を計算し、前記半導体集積回路の信号遅延時
間を近似的に求める半導体集積回路の信号遅延時間計算
方法（ＡＷＥ）において、前記内部抵抗の値を計算する
第１のステップと、前記第１のステップで求められた内
部抵抗値を固定し、前記出力端子の出力電圧の変化を時
間に対して一次関数で表し、前記出力信号の変化開始時
間、ならびに出力信号の傾きを求める第２のステップ
と、前記第１のステップで求められた内部抵抗値と、前
記第２のステップで求められた出力信号の傾きを固定
し、出力信号の変化開始時間だけを変化させて出力信号
の変化開始時間を求める第３のステップとをコンピュー
タに実行させるプログラムを記録したことを特徴とす
る。
【００２９】第９の手段は、半導体集積回路における機
能要素となるセルの入力信号の傾きと前記セルの出力端
子の負荷容量を変数とした前記セルの出力端子における
信号遅延時間の関数と、前記セルの入力信号の傾きと前
記出力端子の負荷容量を変数とした前記出力端子の出力
信号の傾きの関数とに基づいて、前記出力端子の出力信
号の変化開始時間、ならびに出力信号の傾きをパラメー
タとするランプ電圧波形の電圧源と、内部抵抗を用いて
前記セルの出力端子をモデル化し、半導体集積回路のラ
プラス変換されたアドミッタンスのｎ次までの項で信号
の電圧波形を計算し、前記半導体集積回路の信号遅延時
間を近似的に求める半導体集積回路の信号遅延時間計算
方法（ＡＷＥ）において、前記半導体集積回路のラプラ
ス変換されたアドミッタンスを求める第１のステップ
と、前記出力端子の負荷容量、ならびに入力信号の傾き
を変数とした出力信号の傾きの関数に基づいて、前記内
部抵抗の値を計算する第２のステップと、前記第２のス
テップで求められた内部抵抗値を固定し、前記出力端子
の出力電圧の変化を時間に対して一次関数で表し、前記
出力信号の変化開始時間、ならびに出力信号の傾きを求
める第３のステップと、前記第２のステップで求められ
た内部抵抗値と、前記第３のステップで求められた出力
信号の傾きを固定し、出力信号の変化開始時間だけを変
化させて出力信号の変化開始時間を求め、前記セルの出
力端子をモデル化する第４のステップと、前記第２のス
テップで求められた内部抵抗値、前記第４のステップで
求められた出力信号の変化開始時間、前記第３のステッ
プで求められた出力信号の電圧の傾きを有する電圧源を
用いて、ラプラス変換された電圧波形を求める第５のス
テップと、前記第１のステップで求められたアドミッタ
ンスと、前記第２のステップで求められた内部抵抗値、
前記第５のステップで求められた電圧波形を用いて、前
記半導体集積回路の任意の場所のラプラス変換された電
圧波形を求める第６のステップと、前記第６のステップ
で求められた電圧波形を、該電圧波形の極と剰余を求め
て実時間の電圧波形に近似する第７のステップと、前記
第７のステップで求められた実時間の電圧波形に基づい
て、前記半導体集積回路の信号遅延時間を計算する第８
のステップと、前記第７のステップで求められた極の中
に実数部が０より大きい極を含む場合には、前記第８の
ステップで求められた信号遅延時間が、精度が良い範囲
で得られたか否かを判定する第９のステップとをコンピ
ュータに実行させるプログラムを記録したことを特徴と
する。
【００３０】第１０の手段は、前記第７又は第９の手段
において、前記求められた信号遅延時間が精度が良い範
囲であると判定された場合は、求められた信号遅延時間
を選択し、一方求められた信号遅延時間が精度が良い範
囲ではないと判定された場合には、求められた信号遅延
時間を非選択し、より高次またはより低次の近似計算を
行い、再度信号遅延時間を求めるステップをさらに具備
することを特徴とする。
【００３１】
【発明の実施の形態】以下、図面を用いてこの発明の一
実施形態を説明する。
【００３２】図１はこの発明の一実施形態に係るＬＳＩ
の信号遅延時間計算方法の全体の手順を示すフローチャ
ート図である。図１において、手順の全体のフローは、
大きく分けてセルパラメータの抽出（ステップＳ１
１）、配線のアドミッタンス計算（ステップＳ１２）、
実効容量、セル遅延の計算（ステップＳ１３）、入力ピ
ンでの遅延時間の計算（ステップＳ１４）とからなる。
このような手順において、この発明の特徴的な技術は、
上記セルのパラメータ抽出、実効容量、セル遅延の計
算、入力ピンでの遅延時間の計算の各ステップで使用さ
れる。
【００３３】セルのパラメータ抽出（ステップＳ１１）
において、既存の測定済みのセルのパラメータである、
StateDepend のパス毎の入力傾きと、出力負荷容量の関
数としての出力ピンの信号の傾きと、StateDepend のパ
ス毎の入力傾きと出力負荷容量の関数としてのセル遅延
のデータとから、図１５に示す内部抵抗（Ｒｄ）、図１
６に示す出力信号の変化開始時間（ｔ０）、傾き（Δ
Ｔ）を計算する方法を説明する。
【００３４】ここで、StateDepend のパスとは、例えば
図２で示すＮＯＴ（（Ａ ＡＮＤＢ） ＯＲ Ｃ）の機
能を持ったＣＭＯＳの回路で、ＣがＨＩＧＨからＬＯＷ
に変わることで出力信号がＬＯＷからＨＩＧＨに上がる
場合に、ＡとＢの１つだけがＬＯＷである場合と、Ａと
Ｂの両方がＬＯＷである場合では、電源ＶＤＤから出力
までのＯＮになるＰＭＯＳトランジスタの構成が変わる
ため、内部抵抗の値が異なる。このように、パスをＡと
Ｂの１つだけがＬＯＷである場合と、ＡとＢの両方がＬ
ＯＷである場合などを区別した場合に、StateDepend の
パスと呼ぶ。
【００３５】内部抵抗Ｒｄは立ち上がり、立ち下がり、
StateDepend のパスの関数であり、ｔ０，ΔＴは、立ち
上がり、立ち下がり、StateDepend パス、入力信号の傾
き、負荷容量の関数と考える。上記の出力信号の傾きと
セル遅延は、数式で与えられる場合もあり、テーブルの
形で与えられる場合もある。
【００３６】ここでは、信号の傾きを図３に示すよう
に、電源ＶＤＤ、ＶＳＳ＝０Ｖとすると、０．２×ＶＤ
Ｄから０．８×ＶＤＤまでの時間と定義する。信号の傾
きの定義はほかにもあるが、本質的には同じであり、簡
単に変換できるため、ここでは、出力信号がＬＯＷから
ＨＩＧＨに変化する場合について、図３に示す定義で説
明する。
【００３７】セルパラメータ抽出の大まかな手順を図４
に示す。
【００３８】図４において、内部抵抗Ｒｄを求める計算
（ステップＳ４１）では、ＲｄはStateDepend パス毎、
立ち上がり、立ち下り毎に計算する必要がある。ロード
が十分大きい時は、Ｖｄの波形はステップ波形と仮定し
てもよいので、出力ピンの位置での電圧波形Ｖout は次
のように近似できる（出力信号がＬＯＷからＨＩＧＨに
なる場合）。
【００３９】
【数３】 ｔ１を０．２×ＶＤＤになる時間、ｔｈを０．８×ＶＤ
Ｄになる時間とすると
【数４】 となり、これを解くと
【数５】 ｔｌ＝−ｌｎ０．８×Ｒｄ×Ｃ ｔｈ＝−ｌｎ０．２×Ｒｄ×Ｃ となる。
【００４０】したがって、傾きは
【数６】 ｔｈ−ｔｌ＝（−ｌｎ０．２＋ｌｎ０．８）×Ｒｄ×Ｃ ＝ｌｎ４×Ｒｄ×Ｃ となる。傾きを、Ｋ０＋Ｋ１×Ｃと表現されていた場合
に、Ｃが十分大きいためＫ０の項は無視できる。したが
って、
【数７】 上式によって、内部抵抗値（Ｒｄ）が計算できる。
【００４１】または、出力の傾きが以下に示すようなテ
ーブルで与えられる。
【００４２】
【数８】 上式において、横軸（ａ１１，ａ１２，ａ１３，ａ１４
の方向）が容量で、それぞれLoadp1，Loadp2，Loadp3，
Loadp4の値を持ち、Loadp1＜Loadp2＜Loadp3＜Loadp4の
関係があるとする。縦軸（ａ１１，ａ２１，ａ３１，ａ
４１の方向）が入力信号の傾きで、Slewp1，Slewp2，Sl
ewp3，Slewp４の値を持ち、Slewp1＜Slewp2＜Slewp3＜S
lewp4の関係があるとする。まず、入力信号がステップ
波形に近いほうが、Ｖｄの波形もステップ波形に近いと
考えられるため、入力の傾きが最も小さく、最も容量が
大きい点であるａ１３，ａ１４を使って、
【数９】 で求めることができる。より正確な値を得るために、よ
りステップ応答に近い入力傾きが０、容量が無限大の場
合に、補外して値を求めてもよい。
【００４３】次に、図４のΔＴ，ｔ０を計算するステッ
プＳ４２では、ステップＳ４１で求めたＲｄを固定し
て、出力波形がランプであることを仮定し、ΔＴ，ｔ０
を求める計算方法を説明する。
【００４４】Vdriveを、セルの出力ピンに容量Ｃが付い
た場合の電圧波形とすると、次のように表される（ｔ＝
ｔ０でＶdrive＝０、立ち上がりの場合）。
【００４５】
【数１０】 入力ピン傾きがＩＮＳＬＥＷで、負荷容量がＣである時
の出力ピンの傾きをＯＵＴＳＬＥＷ、セル遅延をＤＥＬ
ＡＹとする。閾値電圧をＶthとし、時刻ｔ１に電圧が
０．２×ＶＤＤになり、時刻ｔｈに０．８×ＶＤＤにな
るとすると、
【数１１】 Ｖdrive（ｔｌ，ｔ０，ΔＴ）−０．２×ＶＤＤ＝０ …(1) Ｖdrive（ｔｈ，ｔ０，ΔＴ）−０．８×ＶＤＤ＝０ …(2) ｔｈ−ｔｌ＝ＯＵＴＳＬＥＷ …(3) Ｖdrive（ＤＥＬＡＹ，ｔ０，ΔＴ）−Ｖth＝０ …(4) となり、ｔ０，ΔＴを求めるためには、上記(1)，(2)，
(3)，(4)式を解けばよい。しかし、Ｖdrive は線形の方
程式ではないので、解くことは非常に困難である。その
ため、この段階では、図５に示すように出力波形がｔ
１、ＤＥＬＡＹ、ｔｈの間で直線になると近似する。
【００４６】上式では、次の式(5)、(6)のように近似す
ることになる。
【００４７】
【数１２】 式(5)、(6)を式(1)、(2)に代入し、図６に示す近似計算
のフローにしたがってNewton法で解く。図６において、
ステップ６１では、ΔＴ，ｔ０の初期値を与える。Ｒｄ
は図４に示すステップＳ４１ですでに求められた値を使
用する。ステップＳ６２では、上式(5)、(6)で求められ
たｔｈ，ｔｌを用いて上式(1)、(2)の左辺を計算する。
ステップＳ６３では、上式(1)、(2)の左辺の値が共に一
定値以下であれば計算を終了し（ステップＳ６６）、そ
の時のΔＴ，ｔ０を解とする。ステップＳ６３では、上
式(1)、(2)の左辺の値が共に一定値以下でなければ、ス
テップＳ６４）に進む。ステップＳ６４では、ヤコビア
ンを計算する。ヤコビアンの計算は次のようになる。
【００４８】
【数１３】 とすると、
【数１４】 で計算できる。
【００４９】上記ヤコビアンを使用して、新しいｔ０、
ΔＴは以下のように計算できる。
【００５０】
【数１５】 ｔ０ｋ，ΔＴｋはｋ番目の計算値を示す。
【００５１】
【数１６】 は逆行列を示す。ステップＳ６５では、ヤコビアンを用
いてΔＴ、ｔ０を補正し、ステップＳ６２）に戻る。
【００５２】図４のステップＳ４３のｔ０の補正では、
近似式(5)、(6)を使用したため、図４のステップＳ４２
で求められたｔ０には誤差が含まれている。
【００５３】次に、ｔ０を補正する方法を説明する。
【００５４】図７に上記(4)式を用いた、ｔ０を変数と
したNewton 法による計算フローを示す。図７におい
て、ステップＳ７１では、図４のステップＳ４２で求め
られたｔ０を初期値として、図４のステップＳ４１で求
められたＲｄ、ステップＳ４２で求められたΔＴを使用
して計算を開始する。ステップＳ７２では、上式(4) を
計算する。ステップＳ７３では、上式(4) の左辺が十分
に小さければ、計算を終了し、その時のｔ０を解とす
る。式(4) の左辺が十分に小さくない場合には、ステッ
プＳ７４に進む。ステップＳ７５では、新しいｔ０の値
を計算して、ステップＳ７２に戻る。最終的な計算結果
であるｔ０、ΔＴは、回路の遅延時間計算の時にその都
度計算することもできるが、あらかじめ計算しておい
て、補間、補外して用いるほうが回路の遅延計算の時の
実行時間が短くできる。
【００５５】次に、図１に示すステップＳ１２の配線の
アドミッタンス計算において、配線からラプラス変換さ
れたアドミッタンスの抽出には、文献「P.R.O'Brien an
d T.L.Savarino,“Modeling the Driving-Point Charac
teristic of Resistive Interconnect for Accurate De
lay Estimation”, Proc.IEEE International Conferen
ce on Computer-Aided Design, 1989」に記載されてい
る手法が使用できる。上記文献で使われているオーダー
よりも高いオーダーまで計算した結果を示す。
【００５６】以下に、その手法を説明する。
【００５７】セルの出力ピン位置でのラプラス変換され
たアドミッタンスを、Ｓのｎ次まで求める。２次ＡＷＥ
ではｎ＝４、３次ＡＷＥではｎ＝６となる。ここでは、
Ｓの６次までを示す。なお、上記文献では、配線は出力
ピンをルートとしたツリー状になっていることを仮定し
ている。以下に示す５つのルールを適用することで、出
力ピン位置から見た配線のアドミッタンスのｎ次までの
ラプラス変換が得られる。
【００５８】（１）ＦＡＮＯＵＴ側からＦＡＮＩＮに計
算する。これは、入力ピンから、その配線を駆動する出
力ピンの方向に計算することを意味する。
【００５９】（２）最初の値は０。
【００６０】（３）Ｃ（容量）ルール。
【００６１】容量は図８に示すように接続されていると
する。図８において、Ｙupは、容量（容量値Ｃ）１をは
さんで駆動する出力ピンに近いアドミッタンスを示す。
Ｙdnは、容量１をはさんで入力ピンに近いアドミッタン
スを示す。電流保存則より、
【数１７】Ｙup（Ｓ）×Ｖ（Ｓ）＝Ｙdn（Ｓ）×Ｖ
（Ｓ）＋Ｓ×Ｃ×Ｖ（Ｓ）となるので、
【数１８】Ｙup（Ｓ）＝Ｙup1×Ｓ＋Ｙup2×Ｓ２＋Ｙup
3×Ｓ３＋Ｙup4×Ｓ４＋Ｙup5×Ｓ５＋Ｙup6×Ｓ６＋Ｏ
（Ｓ７）… Ｙdn（Ｓ）＝Ｙdn1×Ｓ＋Ｙdn2×Ｓ２＋Ｙdn3×Ｓ３＋
Ｙdn4×Ｓ４＋Ｙdn5×Ｓ５＋Ｙdn6×Ｓ６＋Ｏ（Ｓ７）
… とすると、
【数１９】 Ｙup1＝Ｙdn1＋Ｃ Ｙup2＝Ｙdn2 Ｙup3＝Ｙdn3 Ｙup4＝Ｙdn4 Ｙup5＝Ｙdn5 Ｙup6＝Ｙdn6 となる。
【００６２】（４）Ｒルール。
【００６３】図９に示すように、抵抗２が接続されてい
るとする。図９において、Ｙupは、抵抗（抵抗値Ｒ）２
をはさんで駆動する出力ピンに近いアドミッタンスを示
す。Ｙdnは、抵抗２をはさんで入力ピンに近いアドミッ
タンスを示す。Ｖup（Ｓ）は、抵抗２をはさんで駆動す
る出力ピンに近い部分の電圧のラプラス変換したものを
示す。Ｖdn（Ｓ）は、抵抗２をはさんで出力ピンから遠
い部分の電圧のラプラス変換したものを示す。電流保存
則より、
【数２０】 上式を整理して、ＹupをＹdnで表すと、
【数２１】 となる。
【００６４】上式をＳの係数で整理すると、
【数２２】Ｙup1＝Ｙdn1 Ｙup2＝Ｙdn2−Ｒ×Ｙdn１２ Ｙup3＝Ｙdn3−２×Ｒ×Ｙdn1×Ｙdn2＋Ｒ２×Ｙdn1３ Ｙup4＝Ｙdn4−２×Ｒ×Ｙdn1×Ｙdn3−Ｒ×Ｙdn2２＋
３×Ｒ２×Ｙdn1２×Ｙdn2−Ｒ３×Ｙdn1４ Ｙup5＝Ｙdn5−２×Ｒ×Ｙdn1×Ｙdn4−２×Ｒ×Ｙdn2
×Ｙdn3＋３×Ｒ２×Ｙdn1２×Ｙdn3＋３×Ｒ２×Ｙdn1
×Ｙdn2２−４×Ｒ３×Ｙdn1３×Ｙdn2＋Ｒ４×Ｙdn1５ Ｙup6＝Ｙdn6−２×Ｒ×Ｙdn1×Ｙdn5−２×Ｒ×Ｙdn2
×Ｙdn4−３×Ｒ２×Ｙdn1２×Ｙdn4−Ｒ×Ｙdn3２＋６
×Ｒ２×Ｙdn1×Ｙdn2×Ｙdn3−４×Ｒ３×Ｙdn1３×Ｙ
dn3＋Ｒ２×Ｙdn2３−６×Ｒ３×Ｙdn1２×Ｙdn2２＋５
Ｒ４×Ｙdn1４×Ｙdn2−Ｒ５×Ｙdn1６ となる。
【００６５】（５）マージルール。
【００６６】図１０において、Ｙupは、分岐点をはさん
で駆動する出力ピンに近いアドミッタンスを示す。Ｙdn
ｉは、分岐点をはさんで入力ピンに近いアドミッタンス
を示す。電流一定より、
【数２３】 となる。
【００６７】図１に示すステップ１３の出力ピン位置で
の実効容量、遅延時間の計算の概略は、図１１に示す処
理フローのようになる。実効容量Ｃeff 、遅延値は、こ
の通りでは収束しない場合には、０を初期の実効容量の
下限とし、全容量を上限とした２分法により実効容量
（Ｃeff）を求めることができる。図１１のステップＳ
１１１では、配線の全容量を実効容量の初期値とする。
全容量は図１に示すステップＳ１２の計算の中で、Ｓの
一次の係数として計算されている。ステップＳ１１２で
は、実効容量から、ΔＴ，ｔ０を計算する。図１に示す
ステップＳ１１で入力信号の傾きと負荷容量を変数とし
たΔＴ，ｔ０の関数が計算されている。入力信号の傾き
は、すでにわかっているとすると、ΔＴ，ｔ０の値は、
実効容量を負荷容量として計算できる。ステップＳ１１
３では、出力ピン位置での波形を求め閾値を横切る遅延
時間を求める。
【００６８】波形を計算するために、次のような方法を
とる。図１６の電圧波形Ｖｄを、図１２に示すようにラ
ンプ波形を、無限に増大するランプ波形（Ｈ１）から時
間のずれた無限に減少するランプ波形（Ｈ２）を引いた
ものと考える。無限のランプ波形に対するＡＷＥを計算
し、実時間の波形に変換した後、その後時間をずらした
波形を引くことで最終波形を求める。
【００６９】式で示すと次のようになる。Ｕ（ｔ）はス
テップ関数である。
【００７０】
【数２４】 以下では、Ｖｄ∞を無限に増大するランプ波形で、Ｖdr
ive を出力ピン位置の電圧波形とし、計算の便宜上、ｔ
０を０として計算して後で補正する。電流一定より、
【数２５】 とすると、
【数２６】 となる。
【００７１】上式の係数から、ＡＷＥは次のようにして
波形を計算する。
【００７２】一次のＡＷＥでは、
【数２７】 となる。従って、無限に増加するランプ波形に対する電
圧波形は、
【数２８】 となる。
【００７３】二次のＡＷＥでは、
【数２９】 を解いて、ａ０、ａ１を求め、次の方程式を解く。な
お、ａ０、ａ１は、前記（数２７）の各値が実数である
ことにより実数となる。
【００７４】
【数３０】ａ０×ｐ２＋ａ１×ｐ＋１＝０ この方程式の解をｐ１，ｐ２とする。ｐ１，ｐ２は実数
とは限らず複素数も含む。
【００７５】
【数３１】 上式解いてｋ１，ｋ２を求める。ｋ１，ｋ２は実数とは
限らず複素数も含む。無限に増加するランプ波形に対す
る電圧波形は、
【数３２】 となる。
【００７６】三次のＡＷＥでは、
【数３３】 となる。この解をａ０、ａ１、ａ２とする。ａ０、ａ
１、ａ２は、前記（数２７）の各値が実数であることに
より実数となる。これらの値を使用して、
【数３４】ａ０×ｐ３＋ａ１×ｐ２＋ａ２×ｐ＋１＝０ を解いて、解をｐ１，ｐ２，ｐ３とする。ｐ１，ｐ２，
ｐ３は実数とは限らず複素数も含む。
【００７７】次に、以下の式を解く。
【００７８】
【数３５】 上式の解をｋ１，ｋ２，ｋ３とする。ｋ１，ｋ２，ｋ３
は実数とは限らず複素数も含む。従って、無限に増加す
るランプ波形に対する電圧波形は、
【数３６】 となる。最終的な波形は、ｔ０も考慮すると、
【数３７】Ｖdrive（ｔ）＝Ｖｄ∞（ｔ−ｔ０）×Ｕ
（ｔ−ｔ０）−Ｖｄ∞（ｔ−ΔＴ−ｔ０）×Ｕ（ｔ−Δ
Ｔ−ｔ０） となる。ここで、Ｕ（ｔ）は時刻０で０→１となるステ
ップ関数を示す。
【００７９】次に、図１３の遅延時間の計算フローで示
すように、Ｖdrive（ｔ）＝Ｖth を解いて、遅延時間を
求める。図１３において、ステップＳ１３０１では、３
次のＡＷＥを解く。ステップＳ１３０２では、ステップ
Ｓ１３０１の計算中で得た極の中で、実部が正のものが
０個の場合は、ステップＳ１３０５へ進む。一方、実部
が正のものが１、２の場合には、ステップＳ１３０３に
進む。実部が正のものが３つの場合は、ステップＳ１３
０６へ進む。ステップＳ１３０３では、解の有効な範囲
を次のようにして求める。
【００８０】３次のＡＷＥで、実部が正の極が１つ（ｐ
１）、負の極が２つ（ｐ２，ｐ３）の場合は、ｐ１、ｐ
２、ｐ３は、前記（数３４）の実係数ａ０、ａ１、ａ２
の３次方程式の解であることにより、解は正の実数の極
が１つで負の実数の極が２つ、又は正の実数の極が１つ
で実数部が負の複素数の極が２つ（この２つは共役）に
なる。
【００８１】正の実数の極が１つ、負の実数の極が２つ
の場合には、正の極をｐ１、負の極をｐ２，ｐ３とする
と、
【数３８】｜ｋ２×exp（ｐ２×ｔmax１）＋ｋ３×exp
（ｐ３×ｔmax１）｜＝｜ｋ１×exp（ｐ１×ｔmax１）
｜ となるｔmax１が求まれば、ｔ＜ｔmax１では、実部が正
の極の項の影響が小さいといえる。
【００８２】
【数３９】 であることから、
【数４０】 となるｔmax２は、
【数４１】 となる。
【００８３】ｔmax２が０より大きい場合は、０＜ｔ＜
ｔmax２／＜定数＞を正しい遅延時間の範囲とする。＜
定数＞を例えば５とすれば、正の実部をもつ極の項は、
せいぜいexp（−５）以下の寄与をすることがわかる。
【００８４】正の実数の極が１つ、実数部が負の複素数
の極が２つ（この２つは共役）の場合には、実数部が正
の極をｐ１、実数部が負の極をｐ２，ｐ３とすると、
【数４２】｜ｋ２×exp（ｐ２×ｔmax１）＋ｋ３×exp
（ｐ３×ｔmax１）｜＝｜ｋ１×exp（ｐ１×ｔmax１）
｜ となるｔmax１が求まれば、ｔ＜ｔmax１では、実部が正
の極の項の影響が小さいといえる。
【００８５】
【数４３】 であることから、
【数４４】 となるｔmax２は、
【数４５】 となる。
【００８６】ｔmax２が０より大きい場合は、０＜ｔ＜
ｔmax２／＜定数＞を正しい遅延時間の範囲とする。
【００８７】３次のＡＷＥで、実部が正の極が２つ（ｐ
１，ｐ２）、負の極が１つ（ｐ３）の場合は、前記（数
３４）の実係数ａ０、ａ１、ａ２の３次方程式の解とな
ることにより、解は、ｐ３は実数で負、ｐ１、ｐ２は共
役複素数で実部が正か、ｐ３は実数で負、ｐ１、ｐ２は
実数で実部は正のどちらかである。
【００８８】ｐ３は実数で負、ｐ１、ｐ２は実数で実部
は正の場合（ｐ１＞＝ｐ２＞０＞ｐ３）は、
【数４６】｜ｋ１×exp（ｐ１×ｔmax１）＋ｋ２×exp
（ｐ２×ｔmax１）｜＝｜ｋ１×exp（ｐ３×ｔmax１）
｜ となるｔmax１が求まれば、ｔ＜ｔmax１では、実部が正
の極の項の影響が小さいといえる。
【００８９】
【数４７】 ｜ｋ１×exp（ｐ１×ｔ）＋ｋ２×exp（ｐ２×ｔ）｜ ≦｜ｋ１｜×exp（ｐ１×ｔ）＋｜ｋ２｜×exp（ｐ２×ｔ） ≦（｜ｋ１｜＋｜ｋ２｜）×exp（ｐ１×ｔ） であることから、
【数４８】｜ｋ３×exp（ｐ３×ｔmax２）｜＝（｜ｋ１
｜＋｜ｋ２｜）×exp（ｐ１×ｔmax２） であるｔmax２は、
【数４９】 となる。
【００９０】ｔmax２が０より大きい場合は、０＜ｔ＜
ｔmax２／＜定数＞を正しい遅延時間の範囲とする。
【００９１】ｐ３は実数で負、ｐ１、ｐ２は共役複素数
で実部が正の場合には、
【数５０】｜ｋ１×exp（ｐ１×ｔmax１）＋ｋ２×exp
（ｐ２×ｔmax１）｜＝｜ｋ１×exp（ｐ３×ｔmax１）
｜ となるｔmax１が求まれば、ｔ＜ｔmax１では、実部が正
の極の項の影響が小さいといえる。
【００９２】
【数５１】｜ｋ１｜＝｜ｋ２｜、Real（ｐ１）＝Real
（ｐ２）であるので、 ｜ｋ１×exp（ｐ１×ｔ）＋ｋ２×exp（ｐ２×ｔ）｜≦
２×｜ｋ１｜×exp（Real（ｐ１）×ｔ） であることから、
【数５２】｜ｋ３×exp（ｐ３×ｔmax２）｜＝２×｜ｋ
１｜×exp（Real（ｐ１）×ｔmax２） であるｔmax２は、
【数５３】 となる。
【００９３】ｔmax２が０より大きい場合は、０＜ｔ＜
ｔmax２／＜定数＞を正しい遅延時間の範囲とする。
【００９４】図１３におけるステップＳ１３０４におい
て、求められた遅延時間がステップＳ１３０３で計算し
た範囲内であればステップＳ１３０５へ進む。そうでな
い場合は、ステップＳ１３０６へ進む。ステップＳ１３
０５では、３次のＡＷＥで求められた遅延時間を正しい
遅延時間とみなし、計算を終了する。ステップＳ１３０
６では、２次のＡＷＥで遅延時間を求める。ステップＳ
１３０７では、求められた極の中に実数部が正のものが
０の時は、ステップＳ１３１０に進む。実数部が正のも
のが１つの時は、ステップＳ１３０８に進む。実数部が
正の解の２つの時は、ステップＳ１３１に進む。ステッ
プＳ１３０８では、有効な範囲を次のようにして求め
る。
【００９５】２次のＡＷＥで、実部が正の極が１つ（ｐ
１）、負の極が１つ（ｐ２）の場合は、ｐ１、ｐ２、ｐ
３は次式の実係数ａ０，ａ１の２次方程式の解となる。
【００９６】
【数５４】ａ０×ｐ２＋ａ１×ｐ＋１＝０ ｐ１は実数で正 ｐ２は実数で負 ｋ１，ｋ２も実数
【数５５】 ｔmaxが０より大きい場合は、０＜ｔ＜ｔmax／＜定数＞
を正しい遅延時間の範囲とする。＜定数＞を例えば５と
すれば、正の実部をもつ極の項は波形に対してせいぜい
exp（−５）以下の寄与をすることがわかる。
【００９７】通常、信号波形は発散することはないの
で、極（Ｐｉにあたる）の実数部が正であることはな
い。しかしながら、近似的にＳのｎ次までのみ計算して
いるため、計算上実数部が正である極を計算することが
ある。Ｐｉが小さい項は、小さい項に比べてＳの次数の
大きい方に影響するため、ｎより大きい次数の無視され
た項は、Ｐｉより小さい項を含んでいると考えられる。
Ｐｉがより小さいとは、ゆっくり信号が変化する項を示
しており、信号波形が閾値をこえる遅延時間を求めたい
場合でも、実数部が正である極が計算上でてきたとして
も、遅延時間は十分な精度で計算できる。
【００９８】ステップＳ１３０９で得られた遅延時間
が、ステップＳ１３０８で得られた範囲内である場合
は、ステップＳ１３１０へ進む。そうでない場合は、ス
テップＳ１３１１へ進む。ステップＳ１３１０では、２
次のＡＷＥで遅延時間を求め、計算を終了する。ステッ
プＳ１３１１では、１次のＡＷＥで遅延時間を求め、計
算を終了する。
【００９９】次に、図１のステップＳ１４に示す入力ピ
ン位置での電圧波形の計算について説明する。図１のス
テップＳ１３により、出力ピン位置での電圧波形のラプ
ラス変換されたＳのｎ次までの係数が求められている。
これにより、入力ピン位置での電圧波形のラプラス変換
の係数を求めるには次のようにする。
【０１００】（１）出力ピンから入力ピンへ計算する。
【０１０１】（２）Ｃルールは、電圧は同一であるの
で、次式のようになる。
【０１０２】
【数５６】Ｖdn＝Ｖup （３）Ｒルール。
【０１０３】
【数５７】 Ｖdnについて、Ｓの次数に対してまとめると以下のよう
になる。
【０１０４】
【数５８】Ｖdn−２＝Ｖup−２ Ｖdn−１＝Ｖup−１−Ｒ×Ｙup１×Ｙup−２ Ｖdn０＝Ｖup０−Ｒ×Ｙup２×Ｖup−２−Ｒ×Ｙup１×
Ｖup−１ Ｖdn１＝Ｖup１−Ｒ×Ｙup３×Ｖup−２−Ｒ×Ｙup２×
Ｖup−１−Ｒ×Ｙup １×Ｖup０ Ｖdn２＝Ｖup２−Ｒ×Ｙup４×Ｖup−２−Ｒ×Ｙup３×
Ｖup−１−Ｒ×Ｙup ２×Ｖup０−Ｒ×Ｙup１×Ｖup１ Ｖdn３＝Ｖup３−Ｒ×Ｙup５×Ｖup−２−Ｒ×Ｙup４×
Ｖup−１−Ｒ×Ｙup ３×Ｖup０−Ｒ×Ｙup２×Ｖup１−
Ｒ×Ｙup１×Ｖup２ Ｖdn４＝Ｖup４−Ｒ×Ｙup６×Ｖup−２−Ｒ×Ｙup５×
Ｖup−１−Ｒ×Ｙup ４×Ｖup０−Ｒ×Ｙup３×Ｖup１−
Ｒ×Ｙup２×Ｖup２−Ｒ×Ｙup１×Ｖup ３ （４）分散ルール。
【０１０５】特に考慮する必要はない。入力ピン位置で
の遅延時間を求めるには、Ｖdnをそれぞれ、ｍ−２＝Ｖ
dn−２，ｍ−１＝Ｖdn−１，ｍ０＝Ｖdn０，ｍ１＝Ｖdn
１，ｍ２＝Ｖdn２，ｍ３＝Ｖdn３，ｍ４＝Ｖdn４とし
て、図１１に示すステップＳ１１０３と同じようにし
て、入力ピン位置での遅延時間を計算すればよい。
【０１０６】このように、上記実施形態によれば、ＡＷ
Ｅを用いた遅延計算手法において、極の実部が正の場合
でも、精度良い遅延時間の計算に使用できる場合があ
り、精度が良く使用できる範囲を計算することで、遅延
時間の結果がその範囲内であれば、精度が良いことがわ
かり、次数を変えて再計算する必要がなくなる。これに
より、遅延時間を容易かつ精度よく求めることができ
る。また、計算時間を短縮することも可能となる。ま
た、ＡＷＥを用いた遅延計算手法において、セルの特性
を既存のセルの出力ピンの入力信号の傾きと、出力ピン
の負荷容量を変数としたセルの遅延時間の関数と、入力
信号の傾きと出力ピンの負荷容量を変数とした出力信号
の傾きの関数から精度良く計算することが可能となり、
セルをモデル化した際のパラメータを求める際に、セル
の特性を測定しなおす必要がなくなる。
【０１０７】なお、上記実施形態の信号遅延時間計算方
法をコンピュータにおいて実現するためのプログラム
は、記録媒体に保存することができる。この記録媒体を
コンピュータによって読み込ませ、プログラムを実行し
てコンピュータを制御しながら上述した計算方法を実現
することができる。ここで、記録媒体とは、メモリ装
置、磁気ディスク装置、光ディスク装置等、プログラム
を記録してコンピュータが読み取ることができる装置が
含まれる。また、この計算方法を実現するためのハード
ウェアは、例えばプログラムを実行するための各種処理
を行い制御中枢となるＣＰＵと、キーボード、マウス、
ライトペン、又はフレキシブルディスク装置等の入力装
置と、メモリ装置やディスク装置等の外部記憶装置と、
ディスプレイ装置、プリンタ装置等の出力装置等を備え
た通常のコンピュータシステムにより構築される。な
お、前記ＣＰＵは前記処理を記述するコンピュータ言語
等の処理を行う演算部と、前記処理の命令を記憶する主
記憶部を備えている。
【０１０８】
【発明の効果】以上説明したように、この発明によれ
ば、ＡＷＥを用いた信号遅延計算手法において、極の実
部が正の場合でも、精度良い遅延時間の計算に使用でき
る場合があり、精度が良く使用できる範囲を計算するこ
とで、遅延時間の結果がその範囲内であれば、精度が良
いことがわかり、次数を変えて再計算する必要がなくな
る。
【０１０９】これにより、ＬＳＩの信号遅延時間を容易
かつ短い時間で高精度に計算することができる。
【０１１０】また、ＡＷＥを用いた遅延計算手法におい
て、セルの特性を既存のセルの出力ピンの入力信号の傾
きと出力ピンの負荷容量を変数としたセルの遅延時間の
関数と、入力信号の傾きと出力ピンの負荷容量を変数と
した出力信号の傾きの関数とに基づいて、信号遅延時間
を精度良く計算することが可能となり、セルの特性を測
定しなおす必要がなくなる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体集積回路の
信号遅延時間計算方法の手順を示すフローチャートであ
る。
【図２】StateDependの遅延時間を持ったセルの一例を
示す図である。
【図３】信号の傾きの一例を示す図である。
【図４】セルのパラメータ抽出の処理手順を示すフロー
チャートである。
【図５】近似出力波形の一例を示す図である。
【図６】パラメータｔ０、ΔＴを求める最初の近似計算
の処理手順を示すフローチャートである。
【図７】パラメータｔ０の補正計算の処理手順を示すフ
ローチャートである。
【図８】配線のアドミッタンス計算における容量の接続
を示す図である。
【図９】配線のアドミッタンス計算における抵抗の接続
を示す図である。
【図１０】配線のアドミッタンス計算における分岐を示
す図である。
【図１１】実効容量、出力ピン位置での遅延計算処理の
手順を示すフローチャートである。
【図１２】電圧波形の分解例を示す図である。
【図１３】信号遅延時間の計算処理の手順を示すフロー
チャートである。
【図１４】タイミングエラーの一例を示す図である。
【図１５】セルの出力ピンのモデルを示す図である。
【図１６】図１５における電圧波形の一例を示す図であ
る。
【符号の説明】
１ 容量 ２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のラプラス変換されたア
    ドミッタンスのｎ次までの項で信号の電圧波形を計算
    し、前記半導体集積回路の信号遅延時間を近似的に求め
    る半導体集積回路の信号遅延時間計算方法（ＡＷＥ）に
    おいて、 前記半導体集積回路のラプラス変換されたアドミッタン
    スを求める第１のステップと、 前記第１のステップで求められたアドミッタンスを駆動
    する電圧源のラプラス変換された電圧波形を求める第２
    のステップと、 前記第１のステップで求められたアドミッタンスと、前
    記第２のステップで求められた電圧波形を用いて、前記
    半導体集積回路の任意の場所のラプラス変換された電圧
    波形を求める第３のステップと、 前記第３のステップで求められた電圧波形を、該電圧波
    形の極と剰余を求めて実時間の電圧波形に近似する第４
    のステップと、 前記第４のステップで求められた実時間の電圧波形に基
    づいて、前記半導体集積回路の信号遅延時間を計算する
    第５のステップと、 前記第４のステップで求められた極の中に実数部が０よ
    り大きい極を含む場合には、前記第５のステップで求め
    られた信号遅延時間が、精度が良い範囲で求められたか
    否かを判定する第６のステップとを具備することを特徴
    とする半導体集積回路の信号遅延時間計算方法。
  2. 【請求項２】 前記第２のステップの電圧源を、内部抵
    抗、電圧変化開始時間ならびに電圧変化の傾きをパラメ
    ータとした電圧源に近似することを特徴とする請求項１
    記載の半導体集積回路の信号遅延時間計算方法。
  3. 【請求項３】 半導体集積回路における機能要素となる
    セルの入力信号の傾きと前記セルの出力端子の負荷容量
    を変数とした前記セルの出力端子における信号遅延時間
    の関数と、前記セルの入力信号の傾きと前記出力端子の
    負荷容量を変数とした前記出力端子の出力信号の傾きの
    関数とに基づいて、前記出力端子の出力信号の変化開始
    時間、ならびに出力信号の傾きをパラメータとするラン
    プ電圧波形の電圧源と、内部抵抗を用いて前記セルの出
    力端子をモデル化し、半導体集積回路のラプラス変換さ
    れたアドミッタンスのｎ次までの項で信号の電圧波形を
    計算し、前記半導体集積回路の信号遅延時間を近似的に
    求める半導体集積回路の信号遅延時間計算方法（ＡＷ
    Ｅ）において、 前記内部抵抗の値を計算する第１のステップと、 前記第１のステップで求められた内部抵抗値を固定し、
    前記出力端子の出力電圧の変化を時間に対して一次関数
    で表し、前記出力信号の変化開始時間、ならびに出力信
    号の傾きを求める第２のステップと、 前記第１のステップで求められた内部抵抗値と、前記第
    ２のステップで求められた出力信号の傾きを固定し、出
    力信号の変化開始時間だけを変化させて出力信号の変化
    開始時間を求める第３のステップとを具備することを特
    徴とする半導体集積回路の信号遅延時間計算方法。
  4. 【請求項４】 前記内部抵抗値は、前記出力端子の負荷
    容量、ならびに入力信号の傾きを変数とした出力信号の
    傾きの関数に基づいて計算することを特徴とする請求項
    ３記載の半導体集積回路の信号遅延時間計算方法。
  5. 【請求項５】 半導体集積回路における機能要素となる
    セルの入力信号の傾きと前記セルの出力端子の負荷容量
    を変数とした前記セルの出力端子における信号遅延時間
    の関数と、前記セルの入力信号の傾きと前記出力端子の
    負荷容量を変数とした前記出力端子の出力信号の傾きの
    関数とに基づいて、前記出力端子の出力信号の変化開始
    時間、ならびに出力信号の傾きをパラメータとするラン
    プ電圧波形の電圧源と、内部抵抗を用いて前記セルの出
    力端子をモデル化し、半導体集積回路のラプラス変換さ
    れたアドミッタンスのｎ次までの項で信号の電圧波形を
    計算し、前記半導体集積回路の信号遅延時間を近似的に
    求める半導体集積回路の信号遅延時間計算方法（ＡＷ
    Ｅ）において、 前記半導体集積回路のラプラス変換されたアドミッタン
    スを求める第１のステップと、 前記出力端子の負荷容量、ならびに入力信号の傾きを変
    数とした出力信号の傾きの関数に基づいて、前記内部抵
    抗の値を計算する第２のステップと、 前記第２のステップで求められた内部抵抗値を固定し、
    前記出力端子の出力電圧の変化を時間に対して一次関数
    で表し、前記出力信号の変化開始時間、ならびに出力信
    号の傾きを求める第３のステップと、 前記第２のステップで求められた内部抵抗値と、前記第
    ３のステップで求められた出力信号の傾きを固定し、出
    力信号の変化開始時間だけを変化させて出力信号の変化
    開始時間を求め、前記セルの出力端子をモデル化する第
    ４のステップと、 前記第２のステップで求められた内部抵抗値、前記第４
    のステップで求められた出力信号の変化開始時間、前記
    第３のステップで求められた出力信号の電圧の傾きを有
    する電圧源を用いて、ラプラス変換された電圧波形を求
    める第５のステップと、 前記第１のステップで求められたアドミッタンスと、前
    記第２のステップで求められた内部抵抗値、前記第５の
    ステップで求められた電圧波形を用いて、前記半導体集
    積回路の任意の場所のラプラス変換された電圧波形を求
    める第６のステップと、 前記第６のステップで求められた電圧波形を、該電圧波
    形の極と剰余を求めて実時間の電圧波形に近似する第７
    のステップと、 前記第７のステップで求められた実時間の電圧波形に基
    づいて、前記半導体集積回路の信号遅延時間を計算する
    第８のステップと、 前記第７のステップで求められた極の中に実数部が０よ
    り大きい極を含む場合には、前記第８のステップで求め
    られた信号遅延時間が、精度が良い範囲で得られたか否
    かを判定する第９のステップとを具備することを特徴と
    する半導体集積回路の信号遅延時間計算方法。
  6. 【請求項６】 前記求められた信号遅延時間が精度が良
    い範囲であると判定された場合は、求められた信号遅延
    時間を選択し、一方求められた信号遅延時間が精度が良
    い範囲ではないと判定された場合には、求められた信号
    遅延時間を非選択し、より高次またはより低次の近似計
    算を行い、再度信号遅延時間を求めるステップをさらに
    具備することを特徴とする請求項１又は５記載の半導体
    集積回路の信号遅延時間計算方法。
  7. 【請求項７】 半導体集積回路のラプラス変換されたア
    ドミッタンスのｎ次までの項で信号の電圧波形を計算
    し、前記半導体集積回路の信号遅延時間を近似的に求め
    る半導体集積回路の信号遅延時間計算方法（ＡＷＥ）に
    おいて、 前記半導体集積回路のラプラス変換されたアドミッタン
    スを求める第１のステップと、 前記第１のステップで求められたアドミッタンスを駆動
    する電圧源のラプラス変換された電圧波形を求める第２
    のステップと、 前記第１のステップで求められたアドミッタンスと、前
    記第２のステップで求められた電圧波形を用いて、前記
    半導体集積回路の任意の場所のラプラス変換された電圧
    波形を求める第３のステップと、 前記第３のステップで求められた電圧波形を、該電圧波
    形の極と剰余を求めて実時間の電圧波形に近似する第４
    のステップと、 前記第４のステップで求められた実時間の電圧波形に基
    づいて、前記半導体集積回路の信号遅延時間を計算する
    第５のステップと、 前記第４のステップで求められた極の中に実数部が０よ
    り大きい極を含む場合には、前記第５のステップで求め
    られた信号遅延時間が、精度が良い範囲で求められたか
    否かを判定する第６のステップとをコンピュータに実行
    させるプログラムを記録したことを特徴とするコンピュ
    ータ読み取り可能な記録媒体。
  8. 【請求項８】 半導体集積回路における機能要素となる
    セルの入力信号の傾きと前記セルの出力端子の負荷容量
    を変数とした前記セルの出力端子における信号遅延時間
    の関数と、前記セルの入力信号の傾きと前記出力端子の
    負荷容量を変数とした前記出力端子の出力信号の傾きの
    関数とに基づいて、前記出力端子の出力信号の変化開始
    時間、ならびに出力信号の傾きをパラメータとするラン
    プ電圧波形の電圧源と、内部抵抗を用いて前記セルの出
    力端子をモデル化し、半導体集積回路のラプラス変換さ
    れたアドミッタンスのｎ次までの項で信号の電圧波形を
    計算し、前記半導体集積回路の信号遅延時間を近似的に
    求める半導体集積回路の信号遅延時間計算方法（ＡＷ
    Ｅ）において、 前記内部抵抗の値を計算する第１のステップと、 前記第１のステップで求められた内部抵抗値を固定し、
    前記出力端子の出力電圧の変化を時間に対して一次関数
    で表し、前記出力信号の変化開始時間、ならびに出力信
    号の傾きを求める第２のステップと、 前記第１のステップで求められた内部抵抗値と、前記第
    ２のステップで求められた出力信号の傾きを固定し、出
    力信号の変化開始時間だけを変化させて出力信号の変化
    開始時間を求める第３のステップとをコンピュータに実
    行させるプログラムを記録したことを特徴とするコンピ
    ュータ読み取り可能な記録媒体。
  9. 【請求項９】 半導体集積回路における機能要素となる
    セルの入力信号の傾きと前記セルの出力端子の負荷容量
    を変数とした前記セルの出力端子における信号遅延時間
    の関数と、前記セルの入力信号の傾きと前記出力端子の
    負荷容量を変数とした前記出力端子の出力信号の傾きの
    関数とに基づいて、前記出力端子の出力信号の変化開始
    時間、ならびに出力信号の傾きをパラメータとするラン
    プ電圧波形の電圧源と、内部抵抗を用いて前記セルの出
    力端子をモデル化し、半導体集積回路のラプラス変換さ
    れたアドミッタンスのｎ次までの項で信号の電圧波形を
    計算し、前記半導体集積回路の信号遅延時間を近似的に
    求める半導体集積回路の信号遅延時間計算方法（ＡＷ
    Ｅ）において、 前記半導体集積回路のラプラス変換されたアドミッタン
    スを求める第１のステップと、 前記出力端子の負荷容量、ならびに入力信号の傾きを変
    数とした出力信号の傾きの関数に基づいて、前記内部抵
    抗の値を計算する第２のステップと、 前記第２のステップで求められた内部抵抗値を固定し、
    前記出力端子の出力電圧の変化を時間に対して一次関数
    で表し、前記出力信号の変化開始時間、ならびに出力信
    号の傾きを求める第３のステップと、 前記第２のステップで求められた内部抵抗値と、前記第
    ３のステップで求められた出力信号の傾きを固定し、出
    力信号の変化開始時間だけを変化させて出力信号の変化
    開始時間を求め、前記セルの出力端子をモデル化する第
    ４のステップと、 前記第２のステップで求められた内部抵抗値、前記第４
    のステップで求められた出力信号の変化開始時間、前記
    第３のステップで求められた出力信号の電圧の傾きを有
    する電圧源を用いて、ラプラス変換された電圧波形を求
    める第５のステップと、 前記第１のステップで求められたアドミッタンスと、前
    記第２のステップで求められた内部抵抗値、前記第５の
    ステップで求められた電圧波形を用いて、前記半導体集
    積回路の任意の場所のラプラス変換された電圧波形を求
    める第６のステップと、 前記第６のステップで求められた電圧波形を、該電圧波
    形の極と剰余を求めて実時間の電圧波形に近似する第７
    のステップと、 前記第７のステップで求められた実時間の電圧波形に基
    づいて、前記半導体集積回路の信号遅延時間を計算する
    第８のステップと、 前記第７のステップで求められた極の中に実数部が０よ
    り大きい極を含む場合には、前記第８のステップで求め
    られた信号遅延時間が、精度が良い範囲で得られたか否
    かを判定する第９のステップとをコンピュータに実行さ
    せるプログラムを記録したことを特徴とするコンピュー
    タ読み取り可能な記録媒体。
  10. 【請求項１０】 前記求められた信号遅延時間が精度が
    良い範囲であると判定された場合は、求められた信号遅
    延時間を選択し、一方求められた信号遅延時間が精度が
    良い範囲ではないと判定された場合には、求められた信
    号遅延時間を非選択し、より高次またはより低次の近似
    計算を行い、再度信号遅延時間を求めるステップをさら
    に具備することを特徴とする請求項７又は９記載の記録
    媒体。
JP2000199010A 2000-06-30 2000-06-30 半導体集積回路の信号遅延時間計算方法及び記憶媒体 Expired - Fee Related JP3636643B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000199010A JP3636643B2 (ja) 2000-06-30 2000-06-30 半導体集積回路の信号遅延時間計算方法及び記憶媒体
US09/895,339 US6519748B2 (en) 2000-06-30 2001-06-29 Signal delay time calculation method of semiconductor integrated circuit and computer program product for executing the method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000199010A JP3636643B2 (ja) 2000-06-30 2000-06-30 半導体集積回路の信号遅延時間計算方法及び記憶媒体

Publications (2)

Publication Number Publication Date
JP2002016146A true JP2002016146A (ja) 2002-01-18
JP3636643B2 JP3636643B2 (ja) 2005-04-06

Family

ID=18697093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000199010A Expired - Fee Related JP3636643B2 (ja) 2000-06-30 2000-06-30 半導体集積回路の信号遅延時間計算方法及び記憶媒体

Country Status (2)

Country Link
US (1) US6519748B2 (ja)
JP (1) JP3636643B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002163324A (ja) * 2000-11-28 2002-06-07 Hitachi Ltd 遅延時間計算方法及びそれを用いた半導体集積回路の設計方法
US6587999B1 (en) * 2001-05-15 2003-07-01 Lsi Logic Corporation Modeling delays for small nets in an integrated circuit design
US20030126570A1 (en) * 2001-12-28 2003-07-03 Tan Du Systems and methods for realizing integrated circuits
US20030144825A1 (en) * 2002-01-28 2003-07-31 Korobkov Alexander I Prediction method and apparatus for delay and skew analysis
US6981231B2 (en) * 2002-02-22 2005-12-27 Hewlett-Packard Development Company, L.P. System and method to reduce leakage power in an electronic device
US20030208346A1 (en) * 2002-05-03 2003-11-06 Andy Huang Block characterization of RC network using AWE(asymptotic waveform evaluation)
US6769100B2 (en) * 2002-09-12 2004-07-27 International Business Machines Corporation Method and system for power node current waveform modeling
US20040073418A1 (en) * 2002-10-10 2004-04-15 International Business Machines Corporation Method and system for modeling of effective capacitance in logic circuits
US7191113B2 (en) * 2002-12-17 2007-03-13 International Business Machines Corporation Method and system for short-circuit current modeling in CMOS integrated circuits
JP2005004268A (ja) * 2003-06-09 2005-01-06 Matsushita Electric Ind Co Ltd 半導体集積回路装置の動作解析方法、これに用いられる解析装置およびこれを用いた最適化設計方法
CA2448578A1 (en) * 2003-11-07 2005-05-07 Paul Mack Semiconductor device
US7594197B2 (en) * 2003-11-12 2009-09-22 Paul Mack Semiconductor device having predictable electrical properties
JP4016005B2 (ja) * 2004-02-09 2007-12-05 松下電器産業株式会社 抵抗値計算方法
US7324914B2 (en) * 2004-10-29 2008-01-29 Texas Instruments Incorporated Timing closure for system on a chip using voltage drop based standard delay formats
US7600206B2 (en) * 2007-04-09 2009-10-06 Chang Gung University Method of estimating the signal delay in a VLSI circuit
US8020129B2 (en) * 2008-01-29 2011-09-13 International Business Machines Corporation Multiple voltage threshold timing analysis for a digital integrated circuit
JP5182218B2 (ja) * 2009-05-21 2013-04-17 富士通株式会社 移動通信システム及び無線基地局装置
CN110442926B (zh) * 2019-07-17 2020-11-24 东南大学 先进工艺和低电压下的集成电路统计时序分析方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379231A (en) 1992-05-29 1995-01-03 University Of Texas System Method and apparatus for simulating a microelectric interconnect circuit
US5313398A (en) 1992-07-23 1994-05-17 Carnegie Mellon University Method and apparatus for simulating a microelectronic circuit
US6223328B1 (en) * 1996-12-03 2001-04-24 Fujitsu, Limited Wire processing method, wire processing equipment, and recording medium for wire processing program used in designing a large scale integrated circuit

Also Published As

Publication number Publication date
JP3636643B2 (ja) 2005-04-06
US6519748B2 (en) 2003-02-11
US20020016950A1 (en) 2002-02-07

Similar Documents

Publication Publication Date Title
JP3636643B2 (ja) 半導体集積回路の信号遅延時間計算方法及び記憶媒体
JP2948437B2 (ja) 論理シミュレーション用のデータ作成方法
US7016794B2 (en) Floor plan development electromigration and voltage drop analysis tool
JP4679786B2 (ja) 集積回路検証用の高精度タイミングモデル
US7191414B1 (en) Apparatus and methods for interconnect simulation in electronic circuitry using non-uniform time step
US8707226B2 (en) Manipulating parameterized cell devices in a custom layout design
US9020797B2 (en) Integrated circuit simulation using analog power domain in analog block mixed signal
US20090119085A1 (en) Method and system for modeling dynamic behavior of a transistor
US7720660B2 (en) Mixed-domain analog/RF simulation
US6496960B1 (en) Driving point model utilizing a realizable reduced order circuit for determining a delay of a gate driving an interconnect with inductance
US7194716B2 (en) Apparatus and methods for cell models for timing and power analysis
US20040025136A1 (en) Method for designing a custom ASIC library
KR20080079558A (ko) 회로 모델 축소 해석 방법 및 컴퓨터로 읽을 수 있는 매체
US5903468A (en) Determining maximum load index for tabular timing models
US7065720B2 (en) Apparatus and methods for current-based models for characterization of electronic circuitry
CN117610475A (zh) 一种基于数学模型的标准单元开关电流自动化拟合方法及系统
US20140244223A1 (en) Method For Simulating Circuitry By Dynamically Modifying Device Models That Are Problematic For Out-of-Range Voltages
Garyfallou et al. A sparsity-aware MOR methodology for fast and accurate timing analysis of VLSI interconnects
TW202336629A (zh) 積體電路設計最佳化的裝置及方法
JP2005339052A (ja) ライブラリの生成方法及びライブラリ生成プログラム
JPH10247205A (ja) ゲート遅延計算装置およびゲート遅延計算方法
US20090024377A1 (en) System and Method for Modeling Semiconductor Devices Using Pre-Processing
JP2014063231A (ja) 設計支援装置、設計支援方法及びプログラム
JP3948536B2 (ja) ゲート遅延計算装置
JP2002108968A (ja) 遅延計算方法及び遅延計算プログラムを記載した記録媒体

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050105

R151 Written notification of patent or utility model registration

Ref document number: 3636643

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090114

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100114

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees