KR20080079558A

KR20080079558A - 회로 모델 축소 해석 방법 및 컴퓨터로 읽을 수 있는 매체

Info

Publication number: KR20080079558A
Application number: KR1020070019929A
Authority: KR
Inventors: 차홍파; 김영환
Original assignee: 포항공과대학교 산학협력단
Priority date: 2007-02-27
Filing date: 2007-02-27
Publication date: 2008-09-01
Also published as: US20080209366A1; KR100895260B1; US7987439B2

Abstract

회로 모델 축소 해석 방법, 회로 모델 축소 해석 장치 및 컴퓨터프로그램 생성물이 기술된다. 회로 모델은 적어도 독립 전류원 모델, 저항 모델 및 커패시턴스 모델을 구비하며, 또한 회로 모델은 독립 전류원들을 포함한 하나의 저항ㆍ커패시턴스(RC) 트리 네트워크를 구성한다. 회로 모델 축소 해석 방법은 저항 연결 정보를 사용하여 제거할 노드를 선택하는 단계; 및 주어진 시간 스텝에 대한 커패시턴스의 컨덕턴스를 노드의 총 컨덕턴스와 비교하는 단계를 포함한다. 더욱이, 회로 모델 축소 해석 방법은 선택된 노드를 제거하고, 대응하는 회로방정식의 요소 방식의 섭동 (entrywise perturbation)에 사용된 정확도 차수로 축소된 회로의 노드 전압의 정확도를 유지하고 있는 인접 노드로 RC 요소 및 독립 전류원을 생성한다. 게다가, 축소 동안 독립 전류원을 처리하기 위한 효율적인 방법이 제공된다.

회로 축소, 회로 해석, 회로 모델, 독립 전류원 모델, 저항 모델, 커패시턴스 모델, 트리 네트워크

Description

회로 모델 축소 해석 방법 및 장치 및 컴퓨터 프로그램 생성물{Method and apparatus for analyzing circuit model by reduction and computer-readable program product}

도 1은 본 발명에 적용되는 집적회로의 배전 네트워크의 부분을 도시하고 있는 개략도이다.

도 2는 본 발명에 적용되는 전력망 회로 모델의 개략도이다.

도 3은 본 발명에 의한 회로 모델 축소 해석 방법의 흐름도이다.

도 4는 본 발명에 적용되는 노드 선택 방법의 흐름도이다.

도 5는 본 발명에 적용되는 축소 회로의 부분선형(PWL; piecewise linear) 전류원의 생성 과정을 설명하기 위한 파형도이다.

<도면의 주요부분에 대한 부호의 설명>

100...배전 네트워크 101...층간 바이어

102...능동소자 103...금속 와이어

200...RC 트리 네트워크 210...접지선형 커패시터

211...부동 선형 저항 212...DC 정전압원

213...독립 접지 전류원

본 발명은 회로 모델 축소 해석 방법 및 장치, 및 컴퓨터 프로그램 생성물에 관한 것으로, 상세하게는 대량의 선형 부동 저항, 접지된 커패시턴스로 구성된 RC 트리 네트워크와 대량의 독립 전류원을 포함하는 회로 모델을 효율적으로 축소 해석하는 방법 및 장치, 및 컴퓨터 판독가능 프로그램 생성물에 관한 것이다.

보다 상세하게는 본 발명은 축소한 회로의 노드 전압을 축소 전 기존 회로의 대응하는 노드 전압과 비교하여 같은 정도의 상대적인 정확도를 만족시키고 RC 트리 네트워크와 전류원을 포함한 회로의 축소 및 축소 회로 생성 등의 과정에서 효율적인 방법을 사용함으로써 대량의 노드를 가진 초대규모의 회로를 효과적으로 축소할 수 있으며, 현재 갈수록 심각해 지고 있는 칩의 전원 노이즈 해석에 필요한 시간을 많이 줄이고 반도체 칩 설계 시간을 많이 단축시킬 수 있는 효율적인 회로 모델 축소 해석 방법 및 장치, 및 컴퓨터 판독가능 프로그램 생성물에 관한 것이다.

최근 몇 년 내에 높은 성능 및 저 소비 전력 초 대규모 집적 회로(VLSI)의 설계를 위한 요구가 증가되고 있다. 높은 성능은 기술 스케일링, 증가된 기능성 및 경쟁적 설계에 의해 달성된다. 반면에, 저전력 설계를 획득하기 위해 사용되는 공통 기법은 공급 전압을 축소하는 것이다. 이것은 칩 전력 P가 공급 전압 Vdd의 제곱에 비례하므로 이치에 맞는다. 그래서, 높은 성능 및 저 소비 전력을 위한 요구는 현재의 VLSI 설계가 축소된 형상 크기, 증가된 기능성 및 더 낮은 공급 전압 에 특징을 갖도록 하였다.

칩 기능성이 증가하면 거대한 배전 네트워크가 필요하게 된다. 반면에 더 낮은 공급 전압은 칩 장애를 초래할 수 있으므로 배전 네트워크에 걸리는 전압 변화를 매우 중요하게 만든다. 이상적인 공급 전압을 칩안의 각 기능 블록에 제공하기 위해, 어떤 손실도 전력망 그 자체에 없어야 한다. 그러나, 실제 전력망은 많은 작은 기생적인 RC 요소로 구성되어, 기능 블록에 이상적인 전압 값을 전달하는 것을 방해한다. 전압강하(IR-드롭)는 이 기생적인 RC 요소에 의해 발생되는 전압 변동이다. IR-드롭 해석은 VLSI 설계시 설계의 검증을 위한 필수불가결한 단계가 되었다.

IR-드롭의 해석은 기생적인 RC 요소 및 기능 블록을 포함한다. 그러나, 트랜지스터-레벨 시뮬레이터를 사용하여 회로를 시뮬레이트하는 것은 불가능하다. 그래서, 그 기능 블록을 독립 전류원으로서 더 모델화한다. 그러나, 회로의 크기가 대형이기 때문에 트랜지스터-레벨 시뮬레이터와 함께 모델화한 회로를 분석하는 것은 어렵다. 그러므로, 회로 해석을 하기 전에 회로를 축소하는 것은 중요하다.

회로 모델 축소 해석 방법은 대형 회로를 분석하는 복잡성을 낮추기 위해 회로의 크기를 축소하는 것이다. 좋은 방법은 가능한 주어진 정확도를 유지하면서, 가능한 한 작은 회로로 축소하는 것이다. 실현 가능한 축소 해석 방법은 독립 전류원을 구비한 RC 요소로 이루어진 축소 회로를 도출하는 축소 해석 방법이다.

배전 네트워크는 기능 블록으로 모델화한 다수의 독립 전류원을 구비한 RC 트리 네트워크로 구성된다. 이전에는 RC 요소만이 있는 회로에서의 회로 모델 축 소 해석 방법을 설명하였다. 더욱이, 회로의 축소 동안 오차 제어를 위한 어떤 노드 선택 방법도 없었다. 따라서, 지속된 정확도 및 높은 축소비를 요구하고 있는 다수의 독립 전류원을 구비한 RC 트리 네트워크로 이루어진 회로를 처리할 수 있는 새로운 축소 해석 방법을 제안하는 것은 중요하다.

본 발명이 이루고자 하는 기술적 과제는 대량의 선형 부동 저항, 접지된 커페시턴스로 구성된 RC 트리 네트워크와 대량의 독립 전류원을 포함하는 회로 모델을 효율적으로 축소 해석하는 방법 및 장치, 및 컴퓨터 판독가능 프로그램 생성물을 제공함에 그 목적이 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 축소한 회로의 노드 전압을 축소 전 기존 회로의 대응하는 노드 전압과 비교하여 같은 정도의 상대적인 정확도를 만족시키고 RC 트리 네트워크와 전류원을 포함한 회로의 축소 및 축소 회로 생성 등의 과정에서 효율적인 방법을 사용함으로써 대량의 노드를 가진 초대규모의 회로를 효과적으로 축소할 수 있으며, 현재 갈수록 심각해 지고 있는 칩의 전원 노이즈 해석에 필요한 시간을 많이 줄이고 반도체 칩설계 시간을 많이 단축시킬수 있는 효율적인 회로 모델 축소 해석 방법 및 장치, 및 컴퓨터 판독가능 프로그램 생성물을 제공함에 그 다른 목적이 있다.

본 발명의 한가지 형태에 의하면, 상술한 기술적 과제를 달성하기 위한 회로 모델 축소 해석 방법은 노드 제거용 노드 선택 과정 및 사용자에 의해 주어진 상대 적인 오차 범위로 축소된 회로에서 노드 전압의 상대 정확도를 유지하는 오차 제어 과정을 포함하며, 선택된 노드를 제거하고, 인접 노드에서 독립 전류원이 있는 RC 요소를 생성하고, 축소된 회로를 위한 독립 전류원의 제거 및 후처리 동안 전류원 기호명 정보 및 전류 세기의 스케일링 인자 값을 사용하여 독립 전류원을 처리하는 것을 포함하는 회로 모델 축소 해석 방법을 제공한다.

본 발명의 다른 형태에 의하면, 상술한 기술적 과제를 달성하기 위한 회로 모델 축소 해석 방법을 수행하기 위한 명령들을 처리함으로써 실행되는 명령들을 저장한 컴퓨터 판독가능 매체에 있어서, 상기 명령들은 노드 제거용 노드 선택 과정 및 사용자에 의해 주어진 상대적인 오차 범위로 축소된 회로에서 노드 전압의 상대 정확도를 유지하는 오차 제어 과정을 포함하며, 선택된 노드를 제거하고, 인접 노드에서 독립 전류원이 있는 RC 요소를 생성하고, 축소된 회로를 위한 독립 전류원의 제거 및 후처리 동안 전류원 기호명 정보 및 전류 세기의 스케일링 인자 값을 사용하여 독립 전류원을 처리하는 명령들을 저장하는 컴퓨터 판독가능 프로그램 생성물을 제공한다.

본 발명의 또 다른 형태에 의하면, 상술한 기술적 과제를 달성하기 위한 회로 모델 축소 해석 방법을 수행하기 위한 회로 모델 축소 해석 장치에 있어서, 처리기; 메모리; 및 상기 메모리에 기록되고 상기 처리기에 의하여 실행될 수 있는 명령들을 포함하며, 상기 명령들은 노드 제거용 노드 선택 과정 및 사용자에 의해 주어진 상대적인 오차 범위로 축소된 회로에서 노드 전압의 상대 정확도를 유지하는 오차 제어 과정을 포함하며, 선택된 노드를 제거하고, 인접 노드에서 독립 전류 원이 있는 RC 요소를 생성하고, 축소된 회로를 위한 독립 전류원의 제거 및 후처리 동안 전류원 기호명 정보 및 전류 세기의 스케일링 인자 값을 사용하여 독립 전류원을 처리하는 회로 모델 축소 해석 장치를 제공한다.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 의한 회로 모델을 축소해석 하기 위한 방법, 장치 및 컴퓨터프로그램 생성물에 대하여 상세히 설명하기로 한다.

VLSI 회로 내의 배전은 전체 배전 네트워크(100)의 톱레벨의 금속 레이어로부터 수행된다. 도 1에 도시된 것처럼, 톱레벨의 금속 레이어는 층간 바이아(vias)(101)를 통하여 아래로 패키지에, 그리고 최종적으로 능동 소자(102)에 접속하게 된다. 금속 와이어 (103) 및 바이아(101)는 저항성, 커패시턴스성, 및 비유도성 (rarely-inductive) 요소로 이루어진 선형, 시간 불변 및 수동 회로망으로서 모델화된다. 마이크로 프로세서와 같은 현대 VLSI 회로에 대한 네트워크는 통상 수백만 개의 노드 및 수천만 개의 전기적 소자를 포함할 수 있다. 전원 및 드레인에 관해서, 그들의 모델은 상당히 복잡할 수 있다. 그러나, 거대한 크기의 파워 그리드는 전원 및 드레인을 위해 가장 단순한 모델 이외에 무엇이든지 포함하는 것을 부적합하게 한다. 그러므로, 전원은 단순한 정전압원으로 모델화하게 되고, 전력 드레인은 독립적인 시간에 따라 변하는 전류원으로서 모델화된다. 그래서, 도 2에 도시된 것처럼, 주어진 VLSI 시스템은 RC 트리 네트워크(200)로서 보통 모델화되며, 부동 선형 저항기(211), 접지된 선형 커패시터(210) 및 논리 게이트를 표시하는 독립적으로 접지된 전류원(213)으로 구성된다. 일정한 DC 정전압원(212) 은 일정한 DC 정전류원과 등가 접지 저항으로 바뀔 수 있다. 실시예에서, PWL(PieceWise Linear; 부분 선형) 전류원을 독립 전류원으로 사용한다. 모델화된 시스템의 동작은 상미분 수학식의 시스템으로서 다음의 수학식 1과 같이 나타내어진다.

여기서, G는 컨덕턴스 행렬, C는 대각선 커패시턴스 행렬, x(t)는 노드 전압, 그리고 u(t)는 독립 전류원이다. 그 다음 미분 시스템은 최대 주파수 성분에 의하여 결정되는 시간 스텝 "h"와 함께 백워드 오일러(Backward Euler) 방법을 사용하여, 각 시점에서 다음 수학식 2와 같이 선형 대수계로 변환하게 된다.

여기서,

이고

이다. x(t)에 대해서 수학식 2의 해를 구하는 경우 복잡도는 시스템의 차원과 함께 초선형적으로(super-linearly) 증가한다. 그래서, 해석을 실시하기 전에, RC 트리 네트워크의 크기를 축소하는 것이 중요하다. 수학식 2에서의 행렬 A를 다음의 수학식 3과 같이 확장시킬 수 있다.

여기서, 행렬 A는 대칭적이고, 대각적으로 지배적인 M-행렬이다. 노드 N이 회로 축소를 위해 제거될 노드를 보여주는 것이라 하면, 상기 회로 수학식 3을 다음 수학식 4와 같이 다시 쓸 수 있다.

여기서,

이다. 그 다음, 수학식의 축소된 시스템은 다음 수학식 5와 같이 주어진다.

여기서,

이고

이다.

이라 하고,

와

는 노드 N이 제거될 때 발생하는

와

로부터

와

로의 변화를 각각 나타낸다고 하면, 상기 수학식 5로부터

와

는 다음 수학식 6과 수학식 7처럼 주어진다.

여기서,

이다. 상기 수학식 6과 7은 C_N≠0이라면, 상응하는 축소된 수학식 시스템, 즉 수학식 5가 RC 트리 네트워크로서 실현될 수 없다는 것을 나타낸다. 그러나, 실제 회로의 대부분의 노드는 접지된 커패시턴스를 구비하고, 다수 응용예에서 감소되는 RC 트리 네트워크를 획득하는 것은 중요하다. 그래서, C_N≠0 인 경우, 노드 N이 아래 수학식 8의 부등식을 만족시킨다면, 제안된 방법은

을 섭동시킴으로써 수학식 시스템을 실현 가능하게 한다.

수학식 8에서, ε은 노드 제거를 위하여 사용자에 의해 주어진 상대적인 오차 범위이다. 만일 수학식 8이 만족되지 않는다면, 제안된 방법은 노드 N을 제거하지 않는다. 더욱이,

과 비교하여 만일

의 영향이 주어진 h에 대한 ε보다 크면, 수학식 8의 부등식이 만족되지 않는다. 수학식 8의 조건은 제안된 방법의 오차 해석을 위해 사용된다.

이 노드 N이 제거될 때 섭동된

을 나타낸다고 하면, 제안된 방법은

에 대하여 수학식 9를 사용한다. 이는 축소된 시스템이 차후 설명되는 바와 같이 실현되도록 한다.

수학식 6에서

을

으로 치환하면 수학식 10을 얻게 된다.

라 할 때, 수학식 10의 시스템을 실현시키기 위하여, 수학식 10의 두번째 항을 제거함으로써 양의 커패시티브 성분을 제거할 필요가 있다. 섭동된

의

에 대하여 수학식 11을 얻을 수 있다.

다음 수학식 7에서

을

으로 치환하면

을 얻는다. 이 과정을 통하여 수학식 10으로부터 제거된 커패시티브 성분을

에 가산하여, 대각선 방향의 지배적인 부분을 가능한 많게 유지시킨다. 따라서,

는 다음 수학식 12와 같이 주어진다.

RC 트리 네트워크에 대하여

이기 때문에, 상기 수학식 12는 수학식 13으로 재작성된다.

이 부성 컨덕턴스 항인

을 포함할 때,

은

을 포함한다. 그래서

의

은

을 계산할 때 상쇄되어,

을 실현가능하게 한다. 마찬가지로, 노드 i에 다음 수학식 14와 같이 링크된 등가 전류원인 새로운

을 얻을 수 있다.

수학식 8을 만족시키는 모든 노드는 한 개의 선형 저항에 직접 접속되지 않는 한 함께 제거될 수 있다. 최종적으로, 수학식 11, 13, 및 14의 각 항을 관찰하여 회로 요소를 추론할 수 있다. 더욱이, 축소 회로의 행렬

은 또한 대각적으로 지배적인 M-행렬임을 관찰할 수 있으며, 따라서, 주어진 RC 트리 네트워크를 한 번 이상 반복하여 축소하는 것은 가능하다. 축소되는 회로의 노드 i의 전압은 수학식 15a에 의해 결정된다. 노드 전압의 상대 오차를 수학식 15b로 정의 한다.

의 조사는

과

의 정확도의 심사를 요하게 된다. 대각선 지배 M행렬의 입력 방식의 섭동 이론은

에 대한

의 정확도가

에 대한

의 정확도와 동일한 차수로 주어짐을 알 수 있다.

의 정확도를 조사하기 위하여, 오프-대각선 항과 및 대각선 지배 부분을 조사할 필요가 있다.

에 대한

의 오프-대각선 항의 상대 오차는 다음 수학식 16으로 표시된다.

이하 대각선 지배 부분의 상대 오차를 다음 수학식 17a와 17b 같이 도출한다.

대각선 지배 부분의 상대 오차는 수학식 18로 표시된다.

대각적으로 지배적인 M-행렬을 위한 입력 방식의 섭동 이론으로부터, 수학식 16과 18에서,

에 대한

의 상대 오차는 ε에 의해 범위가 제한된다. 유사한 방법으로,

의 상대 오차는 ε보다 더 크지 않다고 쉽게 결론 지을 수 있다. 두 항의 곱의 상대 오차는 각 항의 상대 오차의 합이므로, 노드 전압의 상대 오차는 다음 수학식 19로 나타내어 진다.

수학식 19는 축소 회로의 노드 전압의 정확도가 ε에 의해 결정됨을 나타낸다. 수학식 15b와 19로부터, 주어진 회로가 한 번 이상 축소된 경우를 위하여 아래의 수학식 20을 유도할 수 있으며, 여기서 n은 반복되는 축소 횟수이다.

작은 ε에 대하여, 노드 전압의 상대적인 오차 범위는 수학식 21로 주어지며, 이는 반복되는 축소 횟수를 갖는 상대 오차 범위의 선형 증가를 보인다.

컴퓨터 프로그램은 전형적으로 네트 리스트 형태로 된 회로 모델을 판독한 다. 이 실시예에서, 독립 전류원 및 PWL 전류원을 위하여 가장 널리 사용되는 표현식이 사용된다. 전형적인 PWL 전류원은 초기 지연, 반복 횟수, 다수의 시점 값 및 상응하는 전류값과 같은 그 동작을 기술하기 위해 몇 개의 매개변수를 포함한다. 그러나, 제안된 발명은 회로 축소 동안 기호 정보 및 하나의 상대 전류 스케일링 인자 값을 PWL 전류원에 사용한다. 이는 한 회로가 수백만의 전류원을 포함하는 경우 문제를 야기할 수도 있는 전류원 조작에 대한 메모리 요구를 현저하게 감소시킬 것이다.

도 2는 본 발명에 적용되는 전력망 회로 모델의 개략도이다. 노드가 사용자에 의해 남겨지는 지를 나타내기 위하여, 회로의 노드 상태가 필요하다. 특정 실시예에, 유지된 노드로서 일부 회로 요소의 양쪽 노드를 설정할 수 있다. 이 회로 요소는 요소(210, 211, 212, 213)의 어느 종류에도 속하지 않고, 비록 속한다고 하여도 전체 회로의 매우 작은 부분을 차지하고 있다.

도 4는 본 발명에 적용되는 노드 선택 방법(400)의 흐름도이다. 즉, 도 4는 발명에서 제안하는 축소방법을 적용하기 전에 어떤 노드들은 제거 가능하며 어떤 노드들은 제거 불가능한 노드이기에 남겨 놓고 그리고 축소 가능한 노드들을 많이 선택하면서 축소된 회로의 상대적 오차를 일정 범위를 벗어나지 않도록 하는 흐름도이다. 도 4에서, 처음 입력으로 들어오는 정보는 회로의 각 소자들의 정보 및 연결 정보들 그리고 노드들의 상태 정보 즉 사용자가 미리 정해놓은 꼭 남겨 놓아야 하는 노드들은 "K"로 표기된다. 그리고 최종적으로 우리가 얻게 되는 것은 제거 가능한 노드들은 "R"로 표기 되고 그리고 남겨놓아야 할 노드는 "K"로 표기된 정보들이다. 회로의 모든 노드들에 한하여 이러한 판단 과정을 빠짐없이 진행하여야 한다.

도 4에 제시된 것 중에서 도 2에서 언급한 경우에 속하지 않는 노드들은 노드 선택 절차를 실시하기 전에 미정의 노드로서 설정된다. 도 4의 단계 402의 제거 범위를 나타내는 수학식 8을 만족시키는 모든 노드는 그들이 하나의 선형 저항을 통하여 직접 접속되지 않는 한 함께 제거될 수 있다.

우선, 도 4의 단계 401에 도시된 바와 같이 노드는 각 축소에 대해 가능한 한 많은 노드를 선택하기 위해 저항성 정도의 순서로 소트될 것이다. 그 다음, 소트된 노드는 수학식 8을 만족시키는지가 더 확인된다. 만일 수학식 8을 만족시키면, 그 노드는 제거된 노드 "R"로서 표시되고, 인접 노드들은 도 4의 단계 402에 도시된 바와 같이 유지된 노드 "K"로서 표시된다.

단계 402는 각 노드들을 판단하여 최종적으로 제거 노드와 남겨두는 노드들로 나누는 작업과정을 표시한 것이다.

첫 번째 판단 단계(402A)는 사용자에 의하여 처음부터 남겨두는 노드로서, "F"로 표기되어 있으면 당연히 남겨두는 노드로 단계 402D에서 "K"로 표기한다.

두 번째 판단 단계(402B)는 만약 단계 402A에서 "F"로 표기되지 않았으면 주변 노드들이 먼저 선택되었을 경우를 고려하여 주변 노드들이 "R"로서 표기되었는지를 판단한다. 단계 402B에서 만약 이미 노드 선택과정에 의하여 제거할 노드로 선정되었으면 즉, 주변 노드들이 "R"로서 표기되었으면, 연속적으로 인접한 노드들은 한꺼번에 제거하지 않기로 룰을 정했기 때문에 단계 402D에서 남겨두는 노드로 서 "K"로 표기한다.

세 번째 판단 단계(402C)는 만약 위에 두 조건을 다 만족하지 않으면 최종적으로 해당 노드를 제거할 경우 축소 회로의 오차 범위를 벗어나는지를 판단한다. 이 판단 기준이 그림에서 표시하는 판단단계 "제거 범위가 만족되는가?"에 의하여 판단된다. 단계 402C에서 제거범위가 만족되는 경우 단계 402E에서 "R"로서 표기하고, 만족되지 않는 경우 단계 402D에서 "K"로 표기한다. 단계 402C는 수학식 8과 연관된다.

즉, 단계 402에서는 단지 위의 노드 선택과정을 거쳐서 남겨두는 노드이면 단계 402D에서 "K"로 표기하고 제거하는 노드이면 "R"로 표기하는 간단한 과정을 나타내고 있다.

단계 403은 회로 전체 노드들에 대하여 상기 과정을 다 거쳤는가를 판단하는 것으로 미리 소팅(sorting)을 하여 순서를 정한 노드의 끝 번호이면 전체 노드에 대하여 모두 진행했음을 쉽게 판단할 수 있다. 전체 노드에 대하여 진행하지 않은 경우 상기 단계 401과 402단계를 수행한다.

도 3은 본 발명에 의한 회로 모델 축소 해석 방법(300)의 흐름도이다. 도 3에서, 단계 301은 입력회로를 표시하는 데이터를 프로그램에 의하여 읽어드리는 과정을 설명하는 부분으로 네트리스트와 노드 상태 정보를 입력하는 단계이다. 예를 들면 축소전 회로의 정보가 일반적으로 많이 표시하는 형식인 SPICE 포맷(format)으로 되었으면 축소 알고리즘을 적용하기 위하여 이런 회로의 데이터를 내부 알고리즘에서 정한 데이터로 변환이 필요하다. 회로의 자체 특성을 반영하는 데이터 외에 축소를 위한 목적으로 사용될 때 사용자가 특정한 노드들은 남기고 싶은 경우를 대비하여 노드 상태(node state) 정보도 별도로 입력한다. 예를 들면 남기고 싶은 노드에 한하여 "K"로 표시하고 그 외에 제거 가능한 노드에 한하여 “U"로 표시할 수 있습니다. 따라서 이런 정보들도 초기 회로 정보를 입력하는 단계에서 읽어 드리게 된다.

도 3의 단계 302는 제거될 노드들을 선택하는 단계로서, 단계 302에 대응되는 수학식은 노드 선택과정에서 제거 가능한 노드인지 판단하는 기준으로 사용되는 수학식 8과 연관된다. 모든 노드가 도 3의 노드 선택 절차(302)에 의해 검색되고 난 후에, 제거될 노드의 수는 알려져 있다. 특정 실시예에서, 축소의 전후에 노드의 갯수 사이의 비율로서 정의된 축소비는 종결 (터미네이션) 조건 중의 하나로서 선택될 것이다. 즉, 축소 절차는 축소비가 너무 높으면 정지되는 것으로, 이는 더 이상 축소될 수 없음을 의미한다(단계 305). 그렇지 않으면, 제거 단계(303)는 선택된 노드를 제거하고 축소 회로를 생성하는 단계이다.

도 3의 제거 단계(303)에서의 동작 단계들을 이하 상세히 설명할 것이다.

단계 303에 대응되는 수학식은 단계 302에서 제거 노드로 선택한 노드들을 제거하고 제거 노드의 주변에 등가적인 회로 소자들을 생성할 때 소자의 값들을 결정하는 수학식 13과 수학식 14와 연관된다. 각 제거된 노드에 대해서, 우선 제거된 노드 및 인접 노드 사이의 저항을 제거한다. 그리고 제거된 노드에서의 접지된 커패시터를 또한 제거한다. 그 다음, 저항들은 그 저항 값이 수학식 10으로 주어지는 인접 노드 중에 생성될 것이다. 그 다음, 새로운 접지된 커패시터가 수학식 10으로서 주어지는 인접 노드에 추가된다. 만일 제거된 노드에 부착된 전류원이 있으면, 전류원의 계산된 전류 스케일링 인자 값 및 기호명은 각 인접 노드에 저장된다. 계산된 전류 스케일링 인자 값은 수학식 14에 의해 결정된다. 같은 기호명이 있는 전류원이 인접 노드 중의 하나에 이미 존재하는 경우에, 계산치는 같은 기호명을 갖는 항에 추가된다. 제거된 노드로서 표시된 모든 노드에 대해 축소를 완료하고 난 후에, 그 축소된 회로는 다시 축소될 수 있다. 동일한 절차는 터미네이션 조건을 만족할 때까지 되풀이하여 축소 회로에 적용될 것이다.

도 3의 단계 304는 노드 정보를 갱신하는 단계로서 본 발명에 의한 회로 모델 축소 해석 방법을 반복적으로 적용하기 위하여 필요하다. 전단계 축소과정을 거치게 되면 제거되어 사라진 노드 그리고 계속 남아 있는 노드 및 각 노드를 연결하는 소자들의 값들이 변하게 된다. 따라서 새로 얻어진 축소 회로를 다시 축소하기 위하여 필요한 정보들을 업데이트 하게 된다.

도 3의 단계 305에 도시된 바와 같이, 만일 더 이상 축소가 가능하지 않고, 또는 반복 횟수가 사용자에 의해 주어진 값을 초과하는 경우 축소 절차는 정지한다. RC 네트 리스트는 단계 306의 축소의 최종 결과로부터 직접 생성될 것이다. SPICE 같은 네트 화일이 전류원 조작의 완료 후에 생성될 것이다. 최종적으로 얻어지는 전류원은 축소 과정을 거쳐 얻어진 최종 전류원에 포함한 전류원 이름 정보와 상대적 스케일링 인자 값을 이용하여 계산된다. 이는 여러 개의 다른 전류원을 비교하고, 전류원의 정보로부터 새로운 전류원을 위한 값을 계산하는 것에 의해 축소 회로의 각 노드에 연결된 PWL 독립 전류원이 얻어질 수 있다.

도 5는 본 발명에 적용되는 축소 회로의 부분 선형(PWL; piecewise linear) 전류원의 생성 과정을 설명하기 위한 파형도로서, 축소 회로의 후처리 단계에서 새로 얻어지는 전류를 얻는 과정을 표시한다. 여러 단계의 반복적인 축소 단계에서 맨 처음 축소 전에 전류원들의 번호 혹은 전류원이 붙어있는 노드들의 번호들과 축소 단계에서 전류원에 대한 스케일링 인자(scaling factor)들을 가지고 최종적으로 이런 정보들을 바탕으로 축소 회로의 각 전류원들을 구성해야 한다.

도 5의 전류원 파형은 도 2의 전류원의 파형도(500)로 본 발명에 의한 축소 회로의 전류원의 생성 과정을 상세하게 도시한 예시도이다. 파형 501은 최종적으로 얻어지는 전류원의 파형도이다. 그리고 파형 502, 503, 504는 축소 전 회로의 전류원의 파형을 표시하고 그 왼쪽에 표기된 전류식의 계수 2, 0.4, 0.6은 최종 축소 회로의 파형 501과 연관되는 전류원들에 대한 스케일링 인자(scaling factor)이다. PWL 형식의 전류원을 선택하였기 때문에 구성된 각 전류원들의 시작점, 끝점, 봉우리 점들의 값들을 합하여 새로운 전류원을 구성하는 시작점, 끝점, 봉우리 점들을 구성하게 된다.

즉, 축소 과정 이후, 축소 후 회로의 노드는 기호명 및 전류 스케일링 인자 값을 나타내는 전류원(502, 503, 504)으로 구성된다. 본 발명에서, 각 시점에 대한 새로운 전류 값은 각 전류원으로부터 기여를 더하는 것에 의해 획득된다. 만일 시점이 새로운 전류원의 시점과 같으면, 각 전류원으로부터의 기여는 직접 획득된다. 그렇지 않다면, 새로운 전류원의 시점에서 그 시점이 속한 기간 내에서 기여가 선형 보간에 의해 얻어진다. 위의 과정을 거쳐 최종적으로 새로운 PWL 전류 원(501)은 생성된다. 도 5에서 축소과정에서 연관된 전류원의 스케일링 인자 값을 결정하는 수학식 14와 연관된다.

컴퓨터프로그램 생성물은 어떤 기계 판독 가능 미디어, 이를테면 EPROM, ROM, RAM, DRAM, 디스크 기억 장치 또는 테이프로, 그 위에 컴퓨터 가독 코드를 기록하여, 컴퓨터가 그를 읽고 실행할 때 그 컴퓨터가 특정 기능 또는 연속된 특정 기능들을 수행하도록 명령한다. 컴퓨터는 프로그램 코드를 로드하고 있는 컴퓨터프로그램 생성물을 포함하며, 이는 컴퓨터가 코드를 기록하고 있는 DRAM 및/또는 디스크 메모리를 통합하고 있기 때문이다. 본 발명의 회로 모델 축소 해석 방법을 실행하는 컴퓨터는 일반적으로 또한 프로그램 생성물을 통합할 것이다. 이는 회로 모델 축소 해석 방법이 수행된 동안, 회로 모델 축소 해석 방법을 위한 코드가 컴퓨터의 메모리에 전형적으로 존재하기 때문이다.

본 발명에 따르는 회로 모델 축소 해석 방법을 수행하기 위한 장치는 메모리 시스템을 구비한다. 이 메모리 시스템은 메인 메모리, 캐시 및 디스크 기억 장치 서브시스템의 하나 이상의 레벨을 통합한다. 메모리 시스템은 하나의 회로 모델 및, 처리기에게 지금까지 기술된 것과 같이 상기 회로 모델에 도 3의 방법의 단계를 수행하도록 명령을 주기 위한 연속된 계 판독 가능 명령을 기록하고 있다. 특정 실시예에서 메모리 시스템은 디지털 컴퓨터의 메모리이고, 처리기는 디지털 컴퓨터의 프로세서이다.

상술한 바와 같이, 본 발명은 대량의 선형 부동 저항, 접지된 커페시턴스로 구성된 RC 트리 네트워크와 대량의 독립 전류원을 포함하는 회로 모델을 효율적으로 축소 해석하는 방법 및 장치, 및 컴퓨터 판독가능 프로그램 생성물을 제공한다. 또한, 본 발명은 축소한 회로의 노드 전압을 축소 전 기존 회로의 대응하는 노드 전압과 비교하여 같은 정도의 상대적인 정확도를 만족시키고 RC 트리 네트워크와 전류원을 포함한 회로의 축소 및 축소 회로 생성 등의 과정에서 효율적인 방법을 사용함으로써 대량의 노드를 가진 초대규모의 회로를 효과적으로 축소할 수 있으며, 현재 갈수록 심각해 지고 있는 칩의 전원 노이즈 해석에 필요한 시간을 많이 줄이고 반도체 칩설계 시간을 많이 단축시킬 수 있다.

Claims

회로 모델 축소 해석 방법에 있어서,

독립 전류원 및 노드 상태를 가지는 회로 네트 리스트를 포함하여 원래 회로 구성에 관한 정보를 입력하는 단계;

제거될 노드를 선택하는 단계;

선택된 노드를 제거하고, 축소 회로를 생성하는 단계;

축소 회로의 중간 데이터로부터 축소된 회로 네트 리스트를 후처리하는 단계를 포함하는 회로 모델 축소 해석 방법.
제1항에 있어서, 독립 전류원을 구비한 회로 네트 리스트를 전처리하는 단계를 더 포함하는 회로 모델 축소 해석 방법.
제2항에 있어서, 상기 전처리 단계는 독립 전류원 및 노드 정보를 가지는 RC 네트 리스트의 입력 처리를 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제2항에 있어서, 상기 전처리 단계는 주어진 시간 스텝에 대한 커패시턴스의 유효한 컨덕턴스의 계산을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제2항에 있어서, 상기 전처리 단계는 회로내 노드의 저항의 계산을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제1항에 있어서, 상기 전처리 단계는 오차 제어 및 높은 축소비를 위해 제거될 노드를 선택하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제6항에 있어서, 상기 노드 선택 단계는 저항 순서에 의해 노드를 소트하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제6항에 있어서, 상기 노드 선택 단계는 커패시턴스의 인덕턴스 값과 노드의 인덕턴스의 합을 비교하는 것에 의해 노드의 제거를 결정하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제1항에 있어서, 상기 노드 제거 단계는 제거된 노드에 인접한 각 노드들 사이에 저항을 생성하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제1항에 있어서, 상기 노드 제거 단계는 제거된 노드에 인접한 각 노드로의 접지된 커패시턴스를 생성하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제1항에 있어서, 상기 노드 제거 단계는 제거된 노드에 인접한 각 노드로의 독립 전류원을 생성하는 것을 더 포함하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제11항에 있어서, 기호명 및 축소 동안의 PWL 전류원의 전류 스케일링 인자 값의 처리를 포함하여 독립 전류원을 생성하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
제1항에 있어서, 상기 후처리 단계는 상기 기호명 및 축소 후의 전류 스케일링 인자 값을 사용하여 PWL 전류원을 생성하는 것을 특징으로 하는 회로 모델 축소 해석 방법.
처리에 의해 실행 가능한 명령을 기록하는 컴퓨터로 읽을 수 있는 매체에 있어서.

독립 전류원 및 노드 상태를 가지는 회로 네트 리스트를 포함하여 원래 회로 구성에 관한 정보를 입력하는 단계;

제거될 노드를 선택하는 단계;

선택된 노드를 제거하고, 축소 회로를 생성하는 단계;

축소 회로의 중간 데이터로부터 축소된 회로 네트 리스트를 후처리하는 단계를 처리하기 위한 명령을 포함하는 컴퓨터로 읽을 수 있는 매체.
배전 네트워크를 시뮬레이트하기 위한 배전 네트워크의 축소 회로를 구현함으로써 회로 시뮬레이션을 수행하기 위한 컴퓨터프로그램 생성물로서, 컴퓨터 가독 매체상에서 구현되고, 명령으로 구성되는 컴퓨터프로그램 생성물에 있어서,

독립 전류원 및 노드 상태를 가지는 회로 네트 리스트를 포함하여 원래 회로 구성에 관한 정보를 입력하는 단계;

제거될 노드를 선택하는 단계;

선택된 노드를 제거하고, 축소 회로를 생성하는 단계;

축소 회로의 중간 데이터로부터 축소된 회로 네트 리스트를 후처리하는 단계를 처리하기 위한 명령을 포함하는 컴퓨터 프로그램 생성물.
처리기;

메모리; 및

메모리에 저장되고 처리기에 의해 실행되는 명령을 포함하며,

상기 명령은 독립 전류원 및 노드 상태를 가지는 회로 네트 리스트를 포함하여 원래 회로 구성에 관한 정보를 입력하는 단계;

제거될 노드를 선택하는 단계;

선택된 노드를 제거하고, 축소 회로를 생성하는 단계;

축소 회로의 중간 데이터로부터 축소된 회로 네트 리스트를 후처리하는 단계를 처리하기 위한 것을 특징으로 하는 회로 모델 축소 해석 장치.