KR20150076871A - 회로 모델링 시스템 및 그 방법, 회로 모델링 방법을 포함하는 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 - Google Patents

회로 모델링 시스템 및 그 방법, 회로 모델링 방법을 포함하는 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체 Download PDF

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KR20150076871A
KR20150076871A KR1020130165543A KR20130165543A KR20150076871A KR 20150076871 A KR20150076871 A KR 20150076871A KR 1020130165543 A KR1020130165543 A KR 1020130165543A KR 20130165543 A KR20130165543 A KR 20130165543A KR 20150076871 A KR20150076871 A KR 20150076871A
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semiconductor
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안수영
천영희
황찬석
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삼성전자주식회사
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Abstract

회로 모델링 시스템이 제공된다. 회로 모델링 시스템은, 프로세서, 복수 개의 반도체 소자, 상기 복수 개의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수 개의 반도체 소자와 연결되고 상기 복수 개의 반도체 소자에 신호를 전달하는 신호망을 포함하는 제1 넷 리스트를 저장하는 스토리지부, 및 상기 프로세서를 이용하여 상기 제1 넷 리스트로 회로를 시뮬레이션하는 회로 시뮬레이션부를 포함하되, 상기 회로 시뮬레이션부는, 상기 복수의 반도체 소자 중에서, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과 상기 신호를 전달받지 않아 동작하지 않는 제2 반도체 소자들을 판별하는 동작 판별 모듈과, 상기 제1 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 축소하는 전력 분배망 개선 모듈과, 상기 신호망, 상기 제2 전력 분배망, 및 상기 제1 반도체 반도체 소자들을 포함하는 제2 넷 리스트를 생성하는 넷 리스트 생성 모듈을 포함한다.

Description

회로 모델링 시스템 및 그 방법, 회로 모델링 방법을 포함하는 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체{Circuit modeling system, circuit modeling method, and computer-readable recording medium with program incliding the same}
본 발명은 회로 모델링 시스템 및 그 방법, 그리고 회로 모델링 방법을 포함하는 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체에 관한 것이다.
반도체 장치 내에는 수천만 개 이상의 소자가 배치되고, 소자들에게 전력을 공급하기 위해 반도체 장치는 전력 분배망(power distribution network, PDN)을 포함하고 있다. 그런데, 반도체 장치가 점차 소형화 되고 집적도가 증가함에 따라, 전력 분배망에서 발생하는 노이즈(noise)가 반도체 장치 내에 구성된 회로에 미치는 영향이 점차 커지고 있다. 전력 분배망에서 발생하는 노이즈는 전력 분배망의 기생 저항과 기생 커패시턴스에 의해 발생하며, 노이즈가 반도체 장치의 동작에 미치는 영향을 확인하기 위해 회로의 레이아웃을 이용하여 시뮬레이션을 수행하고 있다.
그러나, 소자의 집적도가 증가함에 따라, 시뮬레이션 수행 시간도 비약적으로 증가하여, 노이즈가 반도체 장치의 동작에 미치는 영향을 확인하기 쉽지 않은 상황이다.
본 발명이 해결하고자 하는 기술적 과제는 시뮬레이션 수행 시간을 단축하여 용이하게 시뮬레이션을 수행할 수 있는 회로 모델링 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 시뮬레이션 수행 시간을 단축하여 용이하게 시뮬레이션을 수행할 수 있는 회로 모델링 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또다른 기술적 과제는 시뮬레이션 수행 시간을 단축하여 용이하게 시뮬레이션을 수행할 수 있는, 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 모델링 시스템은, 프로세서, 복수 개의 반도체 소자, 상기 복수 개의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수 개의 반도체 소자와 연결되고 상기 복수 개의 반도체 소자에 신호를 전달하는 신호망을 포함하는 제1 넷 리스트를 저장하는 스토리지부, 및 상기 프로세서를 이용하여 상기 제1 넷 리스트로 회로를 시뮬레이션하는 회로 시뮬레이션부를 포함하되, 상기 회로 시뮬레이션부는, 상기 복수의 반도체 소자 중에서, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하는 동작 판별 모듈과, 상기 제1 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 축소하는 전력 분배망 개선 모듈과, 상기 신호망, 상기 제2 전력 분배망, 및 상기 제1 반도체 반도체 소자들을 포함하는 제2 넷 리스트를 생성하는 넷 리스트 생성 모듈을 포함한다.
상기 제1 전력 분배망은, 상기 복수 개의 반도체 소자와 연결되는 복수 개의 노드와, 상기 복수 개의 노드 사이를 연결하는 복수 개의 배선을 포함하고, 상기 복수 개의 배선 각각은 기생 저항과 기생 커패시턴스를 포함할 수 있다.
상기 복수 개의 노드 개수는 상기 복수 개의 반도체 소자 개수 이상일 수 있다.
상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은, 상기 복수 개의 노드 중, 상기 제1 반도체 소자들과 연결된 제1 상태 노드는 그대로 둔 상태에서 상기 제2 반도체 소자들과 연결된 제2 상태 노드를 제거하고, 상기 제1 상태 노드 사이를 연결하도록 상기 복수 개의 배선들을 간략화하여 복수 개의 압축 배선을 형성하는 것을 포함할 수 있다.
상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은, 상기 복수 개의 반도체 소자와 연결되지 않는 제3 상태 노드를 제거하는 것을 더 포함할 수 있다.
상기 복수 개의 배선들을 간략화하는 것은, 상기 제1 상태 노드 사이에 하나의 압축 배선이 배치도록 상기 복수 개의 배선을 간략화하는 것을 포함하고, 상기 복수 개의 압축 배선은, 상기 제2 상태 노드와 연결된 배선들의 기생 저항과 기생 커패시턴스를 포함할 수 있다.
상기 스토리지부는 상기 제2 넷 리스트를 저장할 수 있다.
상기 회로 시뮬레이션부는, 상기 회로를 시뮬레이션하는 시뮬레이션 모듈을 더 포함하고, 상기 시뮬레이션 모듈은, 상기 제2 전력 분배망의 노이즈가 상기 제1 반도체 소자들의 동작 및 출력 파형 중 적어도 하나에 미치는 영향을 확인할 수 있다.
상기 제1 전력 분배망은, 전원단과 연결되는 제1 서브 전력 분배망과, 접지단과 연결되는 제2 서브 전력 분배망을 포함하고, 상기 복수 개의 반도체 소자는 상기 제1 서브 전력 분배망과 상기 제2 서브 전력 분배망 사이에 연결되고, 상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은, 상기 제1 및 제2 서브 전력 분배망을 축소하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체는, 복수 개의 반도체 소자, 상기 복수 개의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수 개의 반도체 소자와 연결되고 상기 복수 개의 반도체 소자에 신호를 전달하는 신호망을 포함하며, 회로를 시뮬레이션하기 위한 제1 넷 리스트를 제공하고, 상기 복수 개의 반도체 소자 중, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하고, 상기 제2 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 축소하고, 상기 제1 반도체 소자들, 상기 신호망, 및 상기 제2 전력 분배망을 포함하는 제2 넷 리스트를 이용하여 상기 회로를 시뮬레이션하는 것을 포함할 수 있다.
상기 제1 전력 분배망은, 상기 복수 개의 반도체 소자와 연결되는 복수 개의 노드와, 상기 복수 개의 노드 사이를 연결하는 복수 개의 배선을 포함하고, 상기 복수 개의 배선 각각은 기생 저항과 기생 커패시턴스를 포함하는 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능하다.
상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은, 상기 복수 개의 상기 제1 반도체 소자들과 연결된 제1 상태 노드는 그대로 둔 상태에서 상기 제2 반도체 소자들과 연결된 제2 상태 노드를 제거하고, 상기 제1 상태 노드 사이를 연결하도록 상기 복수 개의 배선들을 간략화하여 복수 개의 압축 배선을 형성하는 것을 포함할 수 있다.
상기 복수 개의 압축 배선은, 상기 제1 상태 노드 사이에 하나씩 배치되도록 형성될 수 있다.
상기 복수 개의 압축 배선은, 상기 복수 개의 배선이 포함하는 기생 저항 및 기생 커패시턴스를 포함할 수 있다.
상기 회로를 시뮬레이션하는 것은, 상기 제2 전력 분배망의 노이즈가 상기 제1 반도체 소자들의 출력 파형 및 동작 중 적어도 하나에 미치는 영향을 확인하기 위해 상기 회로를 시뮬레이션하는 것을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 회로 모델링 방법은, 복수의 반도체 소자, 상기 복수의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수의 반도체 소자에 신호를 전달하는 신호망을 포함하며, 회로를 시뮬레이션하기 위한 제1 넷 리스트를 제공하고, 상기 복수의 반도체 소자 중, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하고, 상기 제2 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 변경하고, 상기 제1 반도체 소자들, 상기 신호망, 및 상기 제2 전력 분배망을 포함하는 제2 넷 리스트를 이용하여 상기 회로를 시뮬레이션하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 회로 모델링 시스템의 블록도이다.
도 2 내지 도 7은 도 1을 설명하기 위한 개략적인 레이아웃도이다.
도 8는 본 발명의 일 실시예에 따른 회로 모델링 방법에 대한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 회로 모델링 시스템에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 회로 모델링 시스템(1)의 블록도이고, 도 2 내지 도 7은 도 1의 회로 모델링 시스템(1)의 동작을 설명하기 위한 개략적인 레이아웃도이다. 구체적으로, 도 2는 제1 넷 리스트(22)의 일부를 도시한 레이아웃도이고, 도 3 및 도 4는 도 1의 동작 판별 모듈(32)의 동작을 설명하기 위한 도면이고, 도 5 및 도 6은 도 1의 전력 분배망 개선 모듈(36)의 동작을 설명하기 위한 레이아웃도이고, 도 7은 제2 넷 리스트(24)의 일부를 도시한 레이아웃도이다.
이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.
도 1 내지 도 2를 참조하면, 회로 모델링 시스템(1)은, 프로세서(10), 스토리지부(20), 회로 시뮬레이션부(30)를 포함한다.
프로세서(10)는 회로 시뮬레이션부(30)가 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(10) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 프로세서(10)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 회로 모델링 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 회로 모델링 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.
스토리지부(20)에는 제1 넷 리스트(22)가 저장될 수 있다. 제1 넷 리스트(22)는 시뮬레이션하고자 하는 반도체 장치의 회로에 대한 레이아웃일 수 있다. 구체적으로, 도 2를 참조하면, 제1 넷 리스트(22)는 복수 개의 반도체 소자(140), 제1 전력 분배망(110), 및 신호망(150) 등을 포함할 수 있다. 복수 개의 반도체 소자(140)는 예를 들어, 제1 넷 리스트(22)가 SRAM(Static Random Access Memory) 소자 또는 로직(logic) 소자에 대한 레이아웃인 경우, 이를 구성하는 복수의 반도체 소자(140)는 인버터(inverter) 셀일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 도 1에서는 복수 개의 반도체 소자(140)를 예시적으로 12개만 도시하였다.
신호망(150)은 복수 개의 반도체 소자(140)와 연결되어 복수 개의 반도체 소자(140)에 신호(도 4의 155)를 전달한다. 이에 대한 자세한 설명은 후술하기로 한다.
제1 전력 분배망(110)은 복수 개의 반도체 소자(140)와 연결되고, 복수 개의 반도체 소자(140)에 전력을 공급한다. 제1 전력 분배망(110)은 제1 서브 전력 분배망(120)과 제2 서브 전력 분배망(130)을 포함할 수 있다. 제1 서브 전력 분배망(120)은 전원단과 연결될 수 있고, 제2 서브 전력 분배망(120)은 접지단과 연결될 수 있다. 복수 개의 반도체 소자(140)는 제1 서브 전력 분배망(110)과 제2 서브 전력 분배망(120) 사이에 배치되고, 제1 서브 전력 분배망(110)과 제2 서브 전력 분배망(120)과 연결될 수 있다. 제1 서브 전력 분배망(110)과 제2 서브 전력 분배망(120)은 복수 개의 반도체 소자(140)를 사이에 두고 서로 대칭일 수 있다.
제1 전력 분배망(110)은 복수 개의 노드(122, 132)와 복수 개의 배선(124, 134)을 포함할 수 있다. 복수 개의 반도체 소자(140)는 복수 개의 노드(122, 132)와 연결될 수 있다. 제1 서브 전력 분배망(120)에 인가되는 전력은 제1 서브 전력 분배망(120)의 복수 개의 노드(122)에서 복수 개의 반도체 소자(140)로 전달될 수 있다. 그리고, 복수 개의 반도체 소자(140)는 제2 서브 전력 분배망(130)의 복수 개의 노드(132)를 통해서 접지단과 연결될 수 있다.
복수 개의 배선(124, 134)은 복수 개의 노드(122, 132) 사이를 연결할 수 있다. 각각의 배선(124, 134)은 도시된 바와 같이 기생 저항과 기생 커패시턴스를 포함할 수 있다. 기생 저항과 기생 커패시턴스의 크기에 대한 정보는 제1 넷 리스트(22)에 저장되어 있다. 기생 저항과 기생 커패시턴스의 크기는 배선(124, 134)의 종류, 길이 등에 의하여 결정될 수 있다. 또는 기생 저항과 기생 커패시턴스의 크기는 외부로부터 입력되어 제1 넷 리스트(22)에 저장될 수도 있다.
도 2에서는 예시적으로 제1 내지 제12 소자(D1~D12)와, 제1 내지 제40 노드(N1~N40)를 도시하였다. 제1 내지 제12 소자(D1~D12)는 복수 개의 반도체 소자(140)의 일부, 제1 내지 제40 노드(N1~N40)는 복수 개의 노드(122, 132)의 일부를 도시한 것이며, 제1 넷 리스트(22)는 더 많은 개수의 반도체 소자(140)와 복수 개의 노드(122, 132)를 포함할 수 있다. 복수 개의 배선(124, 134)은 복수 개의 노드(122, 132) 사이에 배치되므로, 노드(122, 132)의 개수가 많아질수록 배선(124, 134)의 개수도 증가한다.
또한, 도 2 에서는 예시적으로, 제1 소자(D1)는 제11 노드(N11) 및 제31 노드(N31)와, 제2 소자(D2)는 제6 노드(N6) 및 제26 노드(N26)와, 제3 소자(D3)는 제12 노드(N12) 및 제32 노드(N32)와, 제4 소자(D4)는 제7 노드(N7) 및 제27 노드(N27)와, 제5 소자(D5)는 제2 노드(N2) 및 제22 노드(N22)와, 제6 소자(D6)는 제18 노드(N18) 및 제38 노드(N38)와, 제7 소자(D7)는 제8 노드(N8) 및 제28 노드(N28)와, 제8 소자(D8)는 제14 노드(N14) 및 제34 노드(N34)와, 제9 소자(D9)는 제9 노드(N9) 및 제29 노드(N29)와, 제10 소자(D10)는 제4 노드(N4) 및 제24 노드(N24)와, 제11 소자(D11)는 제15 노드(N15) 및 제35 노드(N35)와, 제12 소자(D12)는 제10 노드(N10) 및 제30 노드(N30)와 연결되는 것으로 도시하였다.
신호망(150)은 복수 개의 반도체 소자(140)와 연결되어 복수 개의 반도체 소자(140)에 신호(도 4의 155)를 전달할 수 있다.
도 2에서는 예시적으로 제1 전력 분배망(110)이 격자 구조인 것으로 도시하였으나, 본 발명은 이에 제한되는 것은 아니다.
스토리지부(20)는 추가적으로 제2 넷 리스트(24)를 포함할 수 있다. 제2 넷 리스트(24)는 회로 시뮬레이션부(30)에 의하여 생성될 수 있고, 회로 시뮬레이션부(30)는 제2 넷 리스트(24)를 이용하여 회로에 대한 시뮬레이션을 수행한다. 이에 대한 자세한 설명은 후술하기로 한다.
스토리지부(20)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 스토리지부(20)는 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.
회로 시뮬레이션부(30)는 제1 넷 리스트(22)를 이용하고 프로세서(10)로 연산하여 회로를 시뮬레이션한다. 회로 시뮬레이션부(30)는 동작 판별 모듈((32), 전력 분배망 개선 모듈(34), 넷 리스트 생성 모듈(36), 및 시뮬레이션 모듈(38)을 포함할 수 있다.
동작 판별 모듈(32)은 프로세서(10)를 이용하여 복수 개의 반도체 소자(140)의 동작 여부를 판별한다. 도 3을 참조하면, 동작 판별 모듈(32)은 신호망(150)에 신호(155)를 인가한다. 인가된 신호(155)는 신호망(150)을 따라 복수 개의 반도체 소자(140)에 전달된다. 그런데, 신호(155)를 인가하더라도, 복수 개의 반도체 소자(140) 전부에 신호(155)가 전달되지 않으며, 일부의 반도체 소자(140)에만 신호(155)가 전달될 수 있다. 복수 개의 반도체 소자(140)는 회로에 인가되는 신호(155)의 종류(예를 들어, read 및/또는 write 신호, 커맨드 신호 등)와 내용 등에 따라서 동작하는 반도체 소자인 제1 반도체 소자들(142)과, 신호(155)를 전달받지 않아 동작하지 않는 반도체 소자인 제2 반도체 소자들(144)로 구분할 수 있다. 동작 판별 모듈(32)은 신호(155)를 전달받아 동작하는 제1 반도체 소자들(142)과 동작하지 않는 제2 반도체 소자들(144)을 판별할 수 있다.
도 4에서는 예시적으로 신호망(150)에 인가된 신호(155)를 도시하였다. 도 4에서, 신호(155)를 인가받아 동작하는 제1 반도체 소자들(142)은 제1 소자(D1), 제2 소자(D2), 제4 소자(D4), 제5 소자(D5), 제7 소자(D7), 제9 소자(D9), 제10 소자(D10), 제11 소자(D11), 제12 소자(D12)이다. 동작하지 않는 제2 반도체 소자들(144)은 제3 소자(D3)와 제8 소자(D8)이다. 동작 판별 모듈(32)은 이와 같이 제1 반도체 소자들(142)과 제2 반도체 소자들(144)을 판별하여 제1 및 제2 반도체 소자들(142, 144)에 대한 데이터를 전력 분배망 개선 모듈(34)에 전달한다.
전력 분배망 개선 모듈(34)은 제1 반도체 소자들(142)을 고려하여 제1 전력 분배망(110)을 제2 전력 분배망(도 7의 210)으로 축소한다.
도 4 내지 도 7을 참조하여 전력 분배망 개선 모듈(34)이 제1 전력 분배망(110)을 축소하는 과정을 설명하기로 한다.
도 4를 참조하면, 복수 개의 노드(122, 132)는 제1 내지 제3 상태 노드로 분류할 수 있다. 제1 상태 노드는 제1 반도체 소자들(142)과 연결되는 노드를 말하며, 제2 노드(N2), 제4 노드(N4), 제6 노드(N6), 제7 노드(N7), 제8 노드(N8), 제9 노드(N9), 제10 노드(N10), 제11 노드(N11), 제15 노드(N15), 제18 노드(N18), 제22 노드(N22), 제24 노드(N24), 제26 노드(N26), 제27 노드(N27), 제28 노드(N28), 제29 노드(N29), 제30 노드(N30), 제31 노드(N31), 제35 노드(N35), 제38 노드(N38)이다.
제2 상태 노드는 제2 반도체 소자들(144)과 연결되는 노드를 말하며, 제12 노드(N12), 제14 노드(N14), 제32 노드(N32), 제34 노드(N34)이다.
제3 상태 노드는 복수 개의 반도체 소자(140)와 연결되지 않는 노드를 말하며, 제1 노드(N1), 제3 노드(N3), 제5 노드(N5), 제3 노드(N3), 제13 노드(N13), 제16 노드(N16), 제17 노드(N17), 제19 노드(N19), 제20 노드(N20), 제21 노드(N21), 제23 노드(N23), 제25 노드(N25), 제23 노드(N23), 제33 노드(N33), 제36 노드(N36), 제37 노드(N37), 제39 노드(N39), 제40 노드(N40)이다. 복수 개의 노드(122, 132) 개수가 복수 개의 반도체 소자(140) 개수보다 많기 때문에, 제3 상태 노드가 존재할 수 있다.
도 4에서, 전력 분배망 개선 모듈(34)은 제2 반도체 소자들(144)과 연결된 제2 상태 노드와, 복수의 반도체 소자(140)와 연결되지 않은 제3 상태 노드를 제거할 수 있다.
도 5는 도 4의 A 부분을 도시한 도면이다. 도 5에서 제1 상태 노드는 제11 노드(N11), 제15 노드(N15), 제31 노드(N31), 제35 노드(N35)이고, 제2 상태 노드는 제12 노드(N12), 제14 노드(N14), 제32 노드(N32), 제34 노드(N34)이고, 제3 상태 노드는 제13 노드(N13), 제33 노드(N33)이다. 그리고 제1 배선 내지 제8 배선(L1~L8)은 제1 내지 제3 상태 노드 사이를 연결한다. 제1 배선 내지 제8 배선(L1~L8) 각각은 기생 저항(R1~R8)과 기생 커패시턴스(C1~C8)를 포함한다.
전력 분배망 개선 모듈(34)은 복수 개의 노드(122, 132) 중, 제1 반도체 소자들(142)과 연결된 제1 상태 노드는 그대로 둔 상태에서 제2 반도체 소자들(144)과 연결된 제2 상태 노드를 제거한다. 이 때, 제3 상태 노드도 제2 상태 노드와 같이 제1 전력 분배망(110, 120)에서 제거할 수 있다. 도 6을 참조하면, 제2 반도체 소자(144)와 연결된 제2 상태 노드인 제12 노드(N12), 제14 노드(N14), 제32 노드(N32), 제34 노드(N34)를 제거한다. 따라서, 제3 소자(D3)와 제8 소자(D8)는 제1 전력 분배망(110)과 연결이 끊어진다. 그리고, 제3 상태 노드인 제13 노드(N13), 제33 노드(N33)도 제거할 수 있다.
이어서, 제1 상태 노드 사이를 연결하도록 복수 개의 배선(124, 134)을 간략화하여 복수 개의 압축 배선(224, 234)을 형성한다. 구체적으로, 제11 노드(N11)와 제15 노드(N15) 사이의 제1 내지 제4 배선(L1, L2, L3, L4)을 제1 압축 배선(CL1)으로 대체할 수 있다. 그리고 제31 노드(N31)와 제35 노드(N35) 사이의 제5 내지 제8 배선(L5, L6, L7, L8)을 제2 압축 배선(CL2)으로 대체할 수 있다. 다시 말해서, 제11 노드(N11)와 제15 노드(N15) 사이에 하나의 압축 배선(CL1)이 배치되고, 제31 노드(N31)와 제 35 노드(N35) 사이에 하나의 압축 배선(CL2)이 배치될 수 있다.
복수 개의 압축 배선(224, 234)은 제2 상태 노드와 연결된 배선들의 기생 저항과 기생 커패시턴스를 포함한다. 즉, 전력 분배망 개선 모듈(34)은 복수 개의 배선(124, 134)이 포함하는 기생 저항과 기생 커패시턴스를 모두 복수 개의 압축 배선(224, 234)이 포함하도록 복수 개의 배선(124, 134)를 간략화할 수 있다. 도 6에서, 제1 압축 배선(CL1)은 제1 내지 제4 배선(L1, L2, L3, L4)의 기생 저항(R1, R2, R3, R4)과 기생 커패시턴스(C1, C2, C3, C4)를 포함할 수 있고, 제2 압축 배선(CL2)은 제5 내지 제8 배선(L5, L6, L7, L8)의 기생 저항(R5, R6, R7, R8)과 기생 커패시턴스(C5, C6, C7, C8)를 포함할 수 있다.
제1 압축 배선(CL1)이 포함하는 기생 저항(SR1)과 기생 커패시턴스(SC1)의 값은 다음과 같다. 제1 내지 제4 배선(L1~L4)이 직렬로 연결된 것으로 가정하고 계산하였다.
SR1 = R1 + R2 + R3 + R4
1/SC1 = 1/C1 + 1/C2 + 1/C3 + 1/C4
제2 압축 배선(CL2)도 제1 압축 배선(CL1)과 동일한 방식으로 기생 저항(SR2)과 기생 커패시턴스(SC2)를 구할 수 있다. 제5 내지 제8 배선(L5~L8)이 직렬로 연결된 것으로 가정하고 계산하였다.
SR2 = R5 + R6 + R7 + R8
1/SC2 = 1/C5 + 1/C6 + 1/C7 + 1/C8
결국, 제1 전력 분배망(110)을 제2 전력 분배망(210)으로 축소하더라도 제1 전력 분배망(110)이 포함하는 기생 저항과 기생 커패시턴스는 제2 전력 분배망(210)에 그대로 보존되기 때문에, 제2 전력 분배망(210)으로 회로를 시뮬레이션하더라도 제1 전력 분배망(110)으로 회로를 시뮬레이션할 때와 동일한 결과를 구할 수 있다.
전력 분배망 개선 모듈(34)은 도 5 및 도 6에서 예시적으로 설명한 방법으로 제1 전력 분배망(110)을 축소하여 제2 전력 분배망(210)을 생성한다. 도 7을 참조하면, 제2 전력 분배망(210)은 제1 상태 노드(222, 232)와 제1 상태 노드(222, 232) 사이를 연결하는 복수 개의 압축 배선(224, 234)으로 구성될 수 있다.
제1 전력 분배망(110)은 제1 서브 전력 분배망(120)과 제2 서브 전력 분배망(130)을 포함하고, 전력 분배망 개선 모듈(34)은 이들 모두를 축소할 수 있다. 구체적으로, 제1 서브 전력 분배망(120)은 제3 서브 전력 분배망(220)으로, 제2 서브 전력 분배망(130)은 제4 서브 전력 분배망(230)으로 축소할 수 있다.
넷 리스트 생성 모듈(36)은 전력 분배망 개선 모듈(34)로부터 제2 전력 분배망(210)을 제공받아 제2 넷 리스트(24)를 생성한다. 제2 넷 리스트(24)는 신호망(150), 제2 전력 분배망(210), 제1 반도체 소자들(142)을 포함할 수 있다. 도 7과 같이, 제2 넷 리스트(24)는 제1 반도체 소자들(142)과 제2 반도체 소자들(144)을 모두 포함할 수 있다. 그러나, 제2 전력 분배망(210)에는 제2 상태 노드가 존재하지 않으므로, 제2 반도체 소자들(144)은 제2 전력 분배망(210)과 연결되지 않는다. 또는, 제2 넷 리스트(24)는 제2 반도체 소자들(144)을 제거하여 제1 반도체 소자들(142)만을 포함할 수도 있다.
넷 리스트 생성 모듈(36)은 제2 넷 리스트(24)를 스토리지부(20)에 저장할 수 있다.
시뮬레이션 모듈(28)은 제2 넷 리스트(24)를 넷 리스트 생성 모듈(36)로부터 제공받아 회로를 시뮬레이션할 수 있다. 예를 들어, 시뮬레이션 모듈(28)은, 제1 반도체 소자들(142)의 동작, 제1 반도체 소자들(142)의 출력 파형, 및 제1 반도체 소자들(142)이 동작하기까지의 딜레이(delay) 중 적어도 하나에 제2 전력 분배망(210)의 노이즈가 미치는 영향을 확인할 수 있다.
회로 모델링 시스템(1)을 통해서, 제1 넷 리스트(22)를 단순화시킬 수 있고, 제1 전력 분배망(110)의 노이즈가 회로에 미치는 영향을 짧은 시간 안에 확인할 수 있다.
도 2 내지 도 8을 참조하여 본 발명의 일 실시예에 따른 회로 모델링 방법에 대하여 설명하기로 한다. 도 8은 본 발명의 일 실시예에 따른 회로 모델링 방법에 대한 순서도이다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
먼저, 도 8을 참조하면, 제1 넷 리스트(22)를 제공한다(S10). 도 2와 같이, 제1 넷 리스트(22)는 반도체 장치의 회로에 대한 레이아웃일 수 있다. 제1 넷 리스트(22)는 회로를 시뮬레이션하기 위해 필요하며, 복수 개의 반도체 소자(140), 복수 개의 반도체 소자(140)와 연결되는 제1 전력 분배망(110), 및 복수 개의 반도체 소자(140)와 연결되고 복수 개의 반도체 소자(140)에 신호를 전달하는 신호망(150)을 포함할 수 있다.
제1 전력 분배망(110)은 복수 개의 반도체 소자(140)와 연결되는 복수 개의 노드(122, 132)와, 복수 개의 노드(122, 132) 사이를 연결하는 복수 개의 배선(124, 134)을 포함할 수 있다. 제1 서브 전력 분배망(120)의 노드들(122)은 전원단과 연결되고 제2 서브 전력 분배망(130)의 노드들(132)은 접지단과 연결될 수 있다. 복수 개의 반도체 소자(140)는 제1 서브 전력 분배망(120)의 노드들(122) 및 제2 서브 전력 분배망(130)의 노드들(132)과 연결되고, 제1 노드들(122)과 제2 노드들(132) 사이에 배치될 수 있다. 복수 개의 배선(124, 134) 각각은 기생 저항과 기생 커패시턴스를 포함한다.
이어서, 복수 개의 반도체 소자(140) 중, 신호망(150)에 의해 신호(155)를 전달받아 동작하는 제1 반도체 소자들(142)과 동작하지 않는 제2 반도체 소자들(144)을 판별한다(S20).
이어서, 제2 반도체 소자들(144)을 고려하여 제1 전력 분배망(110)을 제2 전력 분배망(210)으로 축소한다(S30). 즉, 제1 전력 분배망(110) 중에서, 회로의 시뮬레이션에 필요한 부분만을 남겨두고 나머지 부분을 축소한다(S30).
구체적으로, 복수 개의 노드(122, 132) 중, 제1 반도체 소자들(142)(D1~D2, D4~D7, D9~D12)과 연결된 제1 상태 노드(N2, N4, N6, N7, N8, N9, N10, N11, N15, N18, N22, N24, N26, N27, N28, N29, N30, N31, N35, N38)는 그대로 둔 상태에서 제2 반도체 소자들(144)과 연결된 제2 상태 노드(N12, N14, N32, N34)를 제거한다. 이 때, 제3 상태 노드(N1, N3, N5, N3, N13, N16, N17, N19, N20, N21, N23, N25, N23, N33, N36, N37, N39, N40)도 같이 제거할 수 있다. 그리고, 제1 노드들 사이를 연결하도록 상기 복수 개의 배선(124, 134)을 간략화하여 복수 개의 압축 배선(224, 234)을 형성할 수 있다. 복수 개의 압축 배선(224, 234)은 제1 상태 노드 사이에 하나씩 배치되도록 형성될 수 있다. 그리고 복수 개의 압축 배선(224, 234)은 복수 개의 배선(124, 134)이 포함하는 기생 저항 및 기생 커패시턴스를 그대로 포함할 수 있다.
이어서, 제1 반도체 소자들(142), 신호망(150), 및 제2 전력 분배망(210)을 포함하는 제2 넷 리스트(24)를 이용하여 회로를 시뮬레이션한다(S40). 회로를 시뮬레이션하여, 제2 전력 분배망(210)의 노이즈, 즉 제1 전력 분배망(110)의 노이즈가 제1 반도체 소자들(142)의 출력 파형과 제1 반도체 소자들(142)의 동작 상태 중 적어도 하나에 미치는 영향을 확인할 수 있다.
이상 설명된 본 발명의 실시예들에 따른 회로 모델링 방법은 또한 컴퓨터로 판독 가능한 기록매체에 컴퓨터가 판독할 수 있는 코드 또는 프로그램으로서 구현하는 것이 가능하다. 컴퓨터로 판독할 수 있는 기록매체는 컴퓨터 시스템에 의하여 판독될 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 즉, 컴퓨터로 판독 가능한 기록매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 기록매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터로 판독할 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 판독할 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
22: 제1 넷 리스트 24: 제2 넷 리스트
110: 제1 전력 분배망 120, 130: 서브 전력 분배망
122, 132: 복수 개의 노드 124, 134: 복수 개의 배선
140: 복수 개의 반도체 소자 142: 제1 반도체 소자들
144: 제2 반도체 소자들 150: 신호망
155: 신호 210: 제2 전력 분배망
220, 230: 서브 전력 분배망 222, 232: 제1 상태 노드
224, 234: 복수 개의 압축 배선

Claims (10)

  1. 프로세서;
    복수 개의 반도체 소자, 상기 복수 개의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수 개의 반도체 소자와 연결되고 상기 복수 개의 반도체 소자에 신호를 전달하는 신호망을 포함하는 제1 넷 리스트를 저장하는 스토리지부;및
    상기 프로세서를 이용하여 상기 제1 넷 리스트로 회로를 시뮬레이션하는 회로 시뮬레이션부를 포함하되,
    상기 회로 시뮬레이션부는,
    상기 복수의 반도체 소자 중에서, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하는 동작 판별 모듈과,
    상기 제1 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 축소하는 전력 분배망 개선 모듈과,
    상기 신호망, 상기 제2 전력 분배망, 및 상기 제1 반도체 반도체 소자들을 포함하는 제2 넷 리스트를 생성하는 넷 리스트 생성 모듈을 포함하는 회로 모델링 시스템.
  2. 제 1항에 있어서,
    상기 제1 전력 분배망은,
    상기 복수 개의 반도체 소자와 연결되는 복수 개의 노드와,
    상기 복수 개의 노드 사이를 연결하는 복수 개의 배선을 포함하고,
    상기 복수 개의 배선 각각은 기생 저항과 기생 커패시턴스를 포함하는 회로 모델링 시스템.
  3. 제 2항에 있어서,
    상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은,
    상기 복수 개의 노드 중, 상기 제1 반도체 소자들과 연결된 제1 상태 노드는 그대로 둔 상태에서 상기 제2 반도체 소자들과 연결된 제2 상태 노드를 제거하고,
    상기 제1 상태 노드 사이를 연결하도록 상기 복수 개의 배선을 간략화하여 복수 개의 압축 배선을 형성하는 것을 포함하는 회로 모델링 시스템.
  4. 제 3항에 있어서,
    상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은,
    상기 복수 개의 반도체 소자와 연결되지 않는 제3 상태 노드를 제거하는 것을 더 포함하는 회로 모델링 시스템.
  5. 제 3항에 있어서,
    상기 복수 개의 배선들을 간략화하는 것은,
    상기 제1 상태 노드 사이에 하나의 압축 배선이 배치도록 상기 복수 개의 배선들을 간략화하는 것을 포함하고,
    상기 복수 개의 압축 배선은, 상기 제2 상태 노드와 연결된 배선들의 기생 저항과 기생 커패시턴스를 포함하는 회로 모델링 시스템.
  6. 복수 개의 반도체 소자, 상기 복수 개의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수 개의 반도체 소자와 연결되고 상기 복수 개의 반도체 소자에 신호를 전달하는 신호망을 포함하며, 회로를 시뮬레이션하기 위한 제1 넷 리스트를 제공하고,
    상기 복수 개의 반도체 소자 중, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하고,
    상기 제2 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 축소하고,
    상기 제1 반도체 소자들, 상기 신호망, 및 상기 제2 전력 분배망을 포함하는 제2 넷 리스트를 이용하여 상기 회로를 시뮬레이션하는 것을 포함하는 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  7. 제 6항에 있어서,
    상기 제1 전력 분배망은,
    상기 복수 개의 반도체 소자와 연결되는 복수 개의 노드와,
    상기 복수 개의 노드 사이를 연결하는 복수 개의 배선을 포함하고,
    상기 복수 개의 배선 각각은 기생 저항과 기생 커패시턴스를 포함하는 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  8. 제 7항에 있어서,
    상기 제1 전력 분배망을 상기 제2 전력 분배망으로 축소하는 것은,
    상기 복수 개의 노드 중, 상기 제1 반도체 소자들과 연결된 제1 상태 노드는 그대로 둔 상태에서 상기 제2 반도체 소자들과 연결된 제2 상태 노드를 제거하고,
    상기 제1 상태 노드 사이를 연결하도록 상기 복수 개의 배선들을 간략화하여 복수 개의 압축 배선을 형성하는 것을 포함하는 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  9. 제 8항에 있어서,
    상기 복수 개의 압축 배선은, 상기 복수 개의 배선이 포함하는 기생 저항 및 기생 커패시턴스를 포함하는 회로 모델링 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 판독 가능한 기록매체.
  10. 복수의 반도체 소자, 상기 복수의 반도체 소자와 연결되는 제1 전력 분배망, 및 상기 복수의 반도체 소자에 신호를 전달하는 신호망을 포함하며, 회로를 시뮬레이션하기 위한 제1 넷 리스트를 제공하고,
    상기 복수의 반도체 소자 중, 상기 신호망에 의해 상기 신호를 전달받아 동작하는 제1 반도체 소자들과, 동작하지 않는 제2 반도체 소자들을 판별하고,
    상기 제2 반도체 소자들을 고려하여 상기 제1 전력 분배망을 제2 전력 분배망으로 변경하고,
    상기 제1 반도체 소자들, 상기 신호망, 및 상기 제2 전력 분배망을 포함하는 제2 넷 리스트를 이용하여 상기 회로를 시뮬레이션하는 것을 포함하는 회로 모델링 방법.
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