JP2003502736A

JP2003502736A - 動的なパーティショニングおよびオンデマンド評価を使用した回路シミュレーション

Info

Publication number: JP2003502736A
Application number: JP2001503098A
Authority: JP
Inventors: ダール，サンジャイ
Original assignee: メンター・グラフィクス・コーポレーション
Priority date: 1999-06-14
Filing date: 2000-04-28
Publication date: 2003-01-21
Also published as: EP1192569A1; US6480816B1; WO2000077693A1; AU4676900A

Abstract

(57)【要約】ＥＤＡツールは、動的パーティショニングおよびオンデマンド評価を使用して回路動作をシミュレートする回路シミュレータを備える。回路シミュレータは、静的パーティショナ、動的パーティショナ、および評価スケジューラを含む。静的パーティショナは回路に対し多数の静的パーティションを事前形成する。シミュレーション中に、動的パーティショナは静的パーティションを参照しながら多数の動的パーティションを形成し、再形成する。評価スケジューラは、シミュレーション時間ステップごとに、動的パーティションがあればそのうちどれを評価すべきかを決定し、評価が必要な場合のみオンデマンドで評価する。一実施形態では、評価がその実行時に、精度が要求される場合は行列解によって実行される。

Description

【発明の詳細な説明】

【０００１】（発明の背景）（１．発明の分野）本発明は、集積回路（ＩＣ）設計の分野に関するものである。具体的には、本
発明は回路シミュレーションに関する。

【０００２】（２．背景情報）回路シミュレーションは、通常ネットリストと呼ばれる回路の記述と、入力ス
ティミュラスの記述を受け取って、いくつかの数学の方程式を解きシミュレーシ
ョン期間に与えられた入力スティミュラスに対する回路の応答を決定することを
含む。回路シミュレータの一例は、当初Ｗ．Ｎａｇｅｌによって開発されたＳＰ
ＩＣＥシミュレータである。Ｗ．Ｎａｇｅｌ著「ＳＰＩＣＥ２，Ａｃｏｍｐｕ
ｔｅｒｐｒｏｇｒａｍｔｏｓｉｍｕｌａｔｅｓｅｍｉｃｏｎｄｕｃｔｏ
ｒｃｉｒｃｕｉｔｓ」，ＵｎｉｖｅｒｓｉｔｙｏｆＣａｌｉｆｏｒｎｉａ
，Ｂｅｒｋｅｌｅｙ，ＭｅｍｏＮｏ．ＥＲＬ−Ｍ５２０，１９７５年５月など
を参照されたい。ＳＰＩＣＥなどの回路シミュレータでは、回路を連立一次非線
形微分方程式として表す。修正ノード解析などのよく知られている手法を使用し
て、この数学的表現を行なう。その後、図１０に示されているように、一連のス
テップに従って連立非線形方程式を解く。これらのステップでは、積分を実行す
る時間ステップを決定し、微分方程式を線形化し、得られた一組の線形代数方程
式を解く。収束していることを判断するためのテストを実行する。収束するまで
このプロセスを繰り返す。収束したら、時間を進めて、このプロセス全体を繰り
返す。

【０００３】回路シミュレーションの従来の方法の時間複雑度は、最悪の場合Ｏ（Ｎ³）、
平均してＯ（Ｎ^1.5）である。これは、線形代数方程式を解く作業を伴うステッ
プのせいである。この解を得るには、時間複雑度がＯ（Ｎ³）の行列を解く必要
がある。ＳＰＩＣＥなどの回路シミュレータのアルゴリズムはこのような超線形
時間複雑度を持つため、大規模な回路を解くことは不可能である。通常、このよ
うなシミュレータの制限に到達するのは、回路規模が１００，０００デバイスに
達したときである。この規模を超える回路を解くのは、解を求める時間が非常に
長くなるため不可能である。

【０００４】大規模回路を解く必要性は、シリコン・プロセス技術が進歩しますます高まっ
てきている。数百万トランジスタを搭載する集積回路またはチップはきわめて当
たり前になっている。このようなニーズに対応するために、他のアルゴリズムが
開発されてきた。たとえば、Ｃ．Ｘ．Ｈｕａｎｇ等著「Ｔｈｅｄｅｓｉｇｎ
ａｎｄｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＰｏｗｅｒｍｉｌｌ」、Ｐｒｏ
ｃｅｅｄｉｎｇｓｏｆｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓ
ｉｕｍｏｎＬｏｗＰｏｗｅｒＤｅｓｉｇｎ，ｐｐ．１０５−１２０，１
９９５年で開示されているようなＣ．Ｘ．Ｈｕａｎｇ等が開発したアルゴリズム
、Ｙ．Ｈ．Ｓｈｉｎ等著「ＩＬＬＩＡＤＳ：ＡｎｅｗＦａｓｔＭＯＳ
ＴｉｍｉｎｇＳｉｍｕｌａｔｏｒＵｓｉｎｇＤｉｒｅｃｔＥｑｕａｔｉ
ｏｎＳｏｌｖｉｎｇＡｐｐｒｏａｃｇ」、Ｐｒｏｃｅｅｄｉｎｇｓｏｆ
２８ｔｈＡＣＭ／ＩＥＥＥＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎＣｏｎｆ
ｅｒｅｎｃｅ，１９９１年で開示されているようなＹ．−Ｈ．Ｓｈｉｈ等が開発
したアルゴリズム、およびＡ．Ｄｅｖｇａｎ著「ＴｒａｎｓｉｅｎｔＳｉｍｕ
ｌａｔｉｏｎｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓｉｎｔｈｅ
Ｃｈａｒｇｅ−ＶｏｌｔａｇｅＰｌａｎｅ」、ＩＥＥＥＴｒａｎｓａｃｔ
ｉｏｎｓｏｎＣｏｍｐｕｔｅｒ−ＡｉｄｅｄＤｅｓｉｇｎｏｆＩｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，ＶＩ．１５，Ｎ
ｏ．１１，１９９６年１１月で開示されているようなＡ．Ｄｅｖｇａｎによって
開発されたアルゴリズムがある。これらのアルゴリズムは、時間複雑度がＯ（Ｎ
）と線形であることを特徴としているため、大規模回路の取り扱いが可能である
。

【０００５】これらのアルゴリズムでは、線形の時間複雑度を、回路を小さなパーティショ
ンに分割することによって達成している。行列解の超線形時間を避けるために、
これらのアルゴリズムでは代わりに近似（つまり、不正確な）解法を使用する。
Ｈｕａｎｇのアプローチでは、ワンステップ・リラクゼーションというアルゴリ
ズムを使用している。このアルゴリズムは多くの場合、不正確さは最大２０％ま
でとなり、ｓｔｉｆｆ回路で重大な問題を生じる。普通の回路では、リラクゼー
ションに基づくアルゴリズムでは正しい結果が得られない。緻密なフィードバッ
クまたは結合によって特徴付けられる回路では、このアルゴリズムに問題が発生
する。Ｓｈｉｈのアプローチでは、直接的な方程式解決手法を使用する。これは
、二次のＳｈｉｃｈｍａｎａｎｄＨｏｄｇｅｓモデルによってデバイス・モ
デルを正確にモデル化できる非常に限られた状況だけでうまく働く。これは、正
確なデバイス・モデルを得るために非常に複雑で非線形度の高いＢＳＩＭ３モデ
ルを必要とする最新のシリコン・プロセス技術にはおおよそ当てはまらない。Ｄ
ｅｖｇａｎは、明示的積分手法を使用しているが、この論文の波形から明らかな
ように、精度は不十分である。行列の方程式を解くのに近似アルゴリズムを使用
する際によくある問題として、すべての回路設計スタイル、特にｓｔｉｆｆ回路
には通常、一貫して適しているとはいえないという点があげられる。

【０００６】標準の行列に基づくアルゴリズムは、リラクゼーションおよびその他の近似ア
ルゴリズムの不正確さを欠点としない。パーティショニングとともに行列に基づ
くアルゴリズムを使用すると、良好な精度が得られ、パーティションの境界にあ
るノードのみ精度が劣ることがある。しかし、すべてのパーティションに単一の
時間ステップを使用すると、性能が著しく低下した。そこで、回路シミュレーションのアプローチを改良することが望まれる。

【０００７】（発明の概要）ＥＤＡツールは、動的パーティショニングおよびオンデマンド評価機能を使用
して回路動作をシミュレートする回路シミュレータを備える。回路シミュレータ
は、静的パーティショナ、動的パーティショナ、および評価スケジューラを含む
。静的パーティショナは、多数の回路の静的パーティションを事前に形成する。
シミュレーション中に、動的パーティショナは静的パーティションを参照しなが
ら多数の動的パーティションを形成し、再形成する。評価スケジューラは、シミ
ュレーション時間ステップごとに、動的パーティションがあればそのうちどれを
評価すべきかを決定し、評価が必要な場合のみオンデマンドで評価する。

【０００８】一実施形態では、静的パーティショナはＩＣ設計のデバイスを接続セットに編
成することにより静的パーティションを形成する。静的パーティショナはさらに
、静的パーティションを前処理して、動的パーティショナのニーズに合わせて手
直しした形態にする。一実施態様では、動的パーティショナは、ＩＣ設計のデバ
イスがオン状態なのかオフ状態なのかを判別し、それに応じて動的パーティショ
ンを形成する。一実施態様では、評価スケジューラは、動的パーティションのい
ずれかが定常状態にあるかどうかを判別し、それに応じて評価用に動的パーティ
ションをスケジュールする。一実施態様では、評価がその実行時に、精度が要求
される場合は行列解によって実行される。

【０００９】本発明は、同様の参照は同様の要素を表す付属の図面に図解されている実施形
態を使って説明するが、これに限定されるわけではない。

【００１０】（発明の詳細な説明）次の説明では、本発明のさまざまな形態について記述し、またさまざまな詳細
を説明して、本発明の十分な理解をはかる。しかし、本発明は本発明の態様の一
部のみまたは全部で実施することができ、また本発明は特定の詳細がなくても実
施できることは当業者には明白であろう。他の場合には、本発明をわかりにくく
しないため、よく知られている特徴については省くか、または簡素化している。

【００１１】説明の一部では、ネットリスト、グラフィック表現、ノードなど作業の本質を
他の当業者に伝えるために当業者が一般に採用している用語を用いる。また、横
断(traversing)、生成、決定などの用語を使用してコンピュータ・システムによ
って実行されるオペレーションに関する説明の一部を提示する。当業者であれば
よく理解するように、これらの数量またはオペレーションはデジタル・システム
の電気部品、磁気部品、および光部品を介した電気信号、磁気信号、または光信
号の格納、転送、組み合わせ、およびその他の方法によるオペレーションの形を
取り、またデジタル・システムという用語には、スタンドアローンである、また
は付属する、または組み込みの汎用のみならず専用のデータ処理マシン、システ
ムなどが含まれる。

【００１２】本発明を理解するのに最も役立つ方法で次々に実行する複数の異なるステップ
にわけてさまざまなオペレーションについて説明する。ただし、説明の順序は、
これらのオペレーションが必ず提示されてている順序で実行されることを意味す
ると解釈すべきではないし、あるいはこれらのオペレーションが順序に依存する
とも解釈すべきではない。最後に、「一実施形態において」という語句を繰り返
し使用していても、同じ実施形態を引用している場合があるが必ずしもそうとは
限らない。

【００１３】図１には、一実施形態による本発明の概要を示すブロック図を掲載している。
図からわかるように、本発明のＩＣ設計シミュレーション・ツール１００は設計
読み取り装置１０２、静的パーティショナ１０３、およびシミュレーション・エ
ンジン１０４で構成され、シミュレーション・エンジン１０４には動的パーティ
ショナ１０７、スケジューラ１０９、ノード・エバリュエータ１０８、およびモ
デル・エバリュエータ１０６が含まれる。これらの要素は、図に示されているよ
うに相互に動作するように結合されている。以下で詳述するように、静的パーテ
ィショナ１０３、動的パーティショナ１０７、およびスケジューラ１０９は、本
発明の教示を具体化したものである。設計読み取り装置１０２およびモデル・エ
バリュエータ１０６のいくつかの態様は、本発明に引用で完全に取り込まれてい
る「ＡｄａｐｔｉｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＤｅｓｉｇｎ
ＳｉｍｕｌａｔｉｏｎＴｒａｎｓｉｓｔｏｒＭｏｄｅｌｉｎｇＡｎｄ
Ｅｖａｌｕａｔｉｏｎ」という名称の米国同時係属出願第＜未決定＞号の主題で
ある。

【００１４】従来技術のように、設計読み取り装置１０２は、設計者が用意した設計説明書
１１０を読み取るのに使用される。設計説明書１１０には、ＩＣ設計内の電子デ
バイスをモデル化している各種モデルを接続する接続情報が記述される。一実施
形態において、階層設計の平坦化に加えて、設計読み取り装置１０２ではさらに
、デバイス特性をＩＣ設計の電子デバイスのうち選択されたデバイスに割り当て
る。静的パーティショナ１０３は、ＩＣ設計をプリコンパイルするか、または事
前にパーティショニングして静的パーティションにするとともに、静的パーティ
ションを前処理して、動的パーティション１０７に特に適した形式にする。シミ
ュレーション時に、動的パーティショナ１０７はさらに、事前に形成された静的
パーティションを参照しながら、関連するＩＣ設計の動的パーティションを形成
し、再形成する。スケジューラ１０９は、特定のシミュレーション時間ステップ
で動的パーティションに評価が必要かどうかを判定し、必要に応じてまたはオン
デマンドで評価対象の動的パーティションをスケジュールする。それに応じて、
ノード・エバリュエータ１０８およびモデル・エバリュエータ１０６を必要に応
じてまたはオンデマンドで選択的に呼び出して、モデルを接続している接続部の
状態と、電流、電圧など、モデルのさまざまなパラメータ値をそれぞれ評価する
。一実施形態において、モデル・エバリュエータのうち少なくとも１つはデバイ
スの割り当てられたデバイス特性に従ってさまざまな精度または性能レベルでモ
デル・エバリュエータを適応させながら実行する。精度が必要な場合は、行列解
により評価を実行する。

【００１５】モデル評価を適応させながら実行するための前記デバイス特性および採用につ
いては、上で説明しており、米国同時係属出願の引用により取り込まれ識別され
ている。静的パーティショナ１０３、動的パーティショナ１０７、およびスケジ
ューラ１０９について、以下で順番にさらに詳しく説明してゆく。当業者であれ
ば後の説明から明白なように、本発明は、必要に応じて精度を設定できるが、そ
うでなくて精度が不要な場合にも性能を発揮できるという利点がある。その結果
、本発明は従来技術のアプローチに比べて優れた総合的性能レベルおよび精度レ
ベルを達成している。

【００１６】図２〜３では、図１の静的パーティショナの２つの態様に対するオペレーショ
ンの流れを示す２つのブロック図が掲載されている。図からわかるように、２０
２では、静的パーティショナ１０３はまず設計をグラフとして表す。グラフ表現
では、プリミティブ・デバイス（つまり素子）は、それぞれグラフ・モデルで表
され、プリミティブ・デバイス（これ以降簡単にデバイスと呼ぶ）の接続性は、
グラフ・モデルの接続性として表される。（図１１ａ〜１１ｄでは、４つのデバ
イス例のグラフ表現を示している。他のデバイスも同様に表すことができる。）
次に、２０４で、静的パーティショナ１０３がグラフを分析し、デバイスを接続
された集合にパーティショニングする。静的パーティショナ１０３は、グラフ内
の各ノードから始めて、そのノードに接続されているすべてのエッジを横断し、
エッジの反対側に接続されているノードをこのノードの接続されている集合に持
ち込む。すべてのエッジの横断が済むと、静的パーティショナ１０３は次のノー
ドでオペレーションを実行する。このプロセスは、すべてのノードのオペレーシ
ョンが完了するまで繰り返される。そのようなときに、多数の接続された集合ま
たは静的パーティショナが形成されている。（図１２〜１３は、ＩＣ設計例への
このプロセス応用例を示しており、ＩＣ設計をパーティショニングして３つの静
的パーティションにし、それぞれの静的パーティションに専用のグラフ表現を持
たせている。）

【００１７】図に示されている実施形態について、ＩＣ設計をパーティショニングして多数
の静的パーティションを作った後、静的パーティショナ１０３はさらに信号の流
れに従ってその静的パーティションの順序を決定する、２０６。信号の流れの順
序付けは、有向グラフを最初に作成することにより行う（図１４を参照）。この
有向グラフでは、１つのノードが１つの静的パーティションを表している。ノー
ド１からノード２へ向かう有向エッジは、ノード１からノード２への信号の流れ
を表す。

【００１８】次に、２０８で、静的パーティショナ１０３が強接続されたコンポーネントの
信号流れグラフを分析し、静的パーティションを「平準化」する。強接続コンポ
ーネントの識別には、さまざまな知られている手法のいずれか１つ、たとえば、
Ｔａｒｊａｎ著「Ｄｅｐｔｈ−ＦｉｒｓｔＳｅａｒｃｈａｎｄＬｉｎｅａ
ｒＧｒａｐｈＡｌｇｏｒｉｔｈｍｓ」、ＳＩＡＭＪｏｕｒｎａｌｏｎ
Ｃｏｍｐｕｔｉｎｇ，Ｖｏｌ．１，Ｎｏ．２，Ｊｕｎｅ１９７２で開示されて
いる強接続コンポーネント・アルゴリズムを使用する。同じ強接続コンポーネン
ト内のすべてのノード（つまり、パーティション）は、同じレベルにあるとみな
される。各ノード（つまり、パーティション）にはレベルが割り当てられる。ノ
ード（つまりパーティション）はそれに付属するエッジがなければ最小レベル、
つまりレベル０が割り当てられる。レベルｎのノード（つまり、パーティション
）では、静的パーティショナ１０３がこのノード（つまり、パーティション）か
ら出るすべてのエッジを横断し、エッジをまたいでいるノード（つまり、パーテ
ィション）にレベルｎ＋１を割り当てる。レベルｎのすべてのノード（つまり、
パーティション）が処理された後、静的パーティショナ１０３は、レベルｎ＋１
のノード（つまり、パーティション）に進み、これをすべてのノード（つまり、
パーティション）が処理されるまで続ける。こうして、平準化プロセスを通じて
、低い番号を割り当てられたパーティションから高い番号を割り当てられたパー
ティションへ信号が流れるようになる。

【００１９】さらに、図の実施形態では、静的パーティショナ１０３はまた、ループを形成
するパーティションに同じレベル番号が割り当てられないようにする。任意の点
で、静的パーティショナ１０３はレベル番号の割り当てを上げる。

【００２０】次に、静的パーティショナ１０３は各静的パーティションの構造を分析して前
処理し、動的パーティショナ１０７に特に適した形にし、シミュレーション時に
動的パーティショナを形成し、それにより、シミュレーション・エンジン１０４
でなおいっそう高い性能改善を実現することが可能である。より具体的にいうと
、静的パーティションごとに、静的パーティショナ１０３により静的パーティシ
ョンのグラフ表現のノードとエッジの順序が定まる。図３に示されているように
、各静的パーティションの順序確定プロセスは３つのステップからなるプロセス
である。３０２で、静的パーティショナ１０３は深さを先にする形でグラフ表現
を横断し、双接続コンポーネントを識別する。３０４で、静的パーティショナ１
０３は双接続コンポーネントの順序を変えて樹木構造にする（図１５を参照）。
ルートが選択された後、他のすべての双接続コンポーネントの順序を樹木接続に
基づいて設定できる。図に示されている実施形態では、静的パーティショナ１０
３はルートとして最大数のノードを持つ双接続コンポーネントを選択する。

【００２１】３０６で、静的パーティショナ１０３は双接続コンポーネントのそれぞれの中
のノードの順序を決める。図に示された実施形態では、静的パーティショナ１０
３は、双接続コンポーネントを３つのタイプに分類している。タイプＩは、単一
のエッジを持つ双接続コンポーネントである。タイプＩＩは、複数のエッジを持
つ双接続コンポーネントであるが、ノードはちょうど２つのエッジを除去するこ
とにより双接続コンポーネントを２つの接続されていない部分に分けられるよう
に接続されている。このタイプのグラフは、２接続または直列−並列と呼ばれる
ことが多い。タイプＩＩＩは、タイプＩともタイプＩＩとも分類できない双接続
コンポーネントである。

【００２２】一般に、順序付けオペレーションでは、ノードの順序付けが必要であり、その
ノードからエッジの順序付けを行う。ノードは小から大に向かって順序付けられ
る。エッジは常に、２つのノードの間で接続される。エッジの南ノードは常に、
北エッジよりも低い順序となる。

【００２３】タイプＩのそれぞれの双接続コンポーネントでは、ルートに近いノードのほう
が、他のノードよりも高い順序となる。したがって、エッジは高い順序のノード
が北ノードで、低い順序のノードが南ノードとなるように配列される。

【００２４】タイプＩＩのそれぞれの双接続コンポーネントでは、直列および並列の縮小プ
ロセス(reduction process）が実行される。このプロセスにより、タイプＩＩの
双接続コンポーネントはタイプＩの双接続コンポーネントに縮小される。次に新
規に形成されたタイプＩの双接続コンポーネントは前に述べたように順序付けら
れる。縮小された双接続コンポーネントがタイプＩの双接続コンポーネントとし
て順序付けられた後、直列および並列の縮小プロセスを逆転して、縮小されたノ
ードとエッジを展開し、その後、展開されたとおりに順序付ける。

【００２５】手短に図１６に進むと、この図には直列および並列の縮小プロセスの適用例が
示されている。図は双接続コンポーネント５に適用されるだけでなく、双接続コ
ンポーネント１にも適用される（両方とも、上の定義に従いタイプＩＩである）
。図からわかるように、直列接続エッジのペア１６０２ａと１６０２ｂ、および
１６０４ａと１６０４ｂは、エッジ１６０６ａと１６０６ｂでそれぞれ置き換え
ることができる。次に、並列エッジのペア１６０６ａと１６０６ｃ、および１６
０６ｂと１６０６ｄは、エッジ１６０８ａと１６０８ｂでそれぞれ置き換えるこ
とができる。同様に、直列接続エッジのペア１６０８ａと１６０８ｃ、および１
６０８ｂと１６０８ｄは、エッジ１６１０ａと１６１０ｂでそれぞれ置き換える
ことができる。最後に、並列エッジのペア１６１０ａと１６１０ｂは、エッジ１
６１２で置き換えることができる。逆転プロセスはこれとちょうど反対である。

【００２６】そこで図３に戻る、具体的にはタイプＩＩＩの双接続コンポーネントのオペレ
ーション３０６の実行に戻ると、タイプＩＩＩの双接続コンポーネントごとに、
ノードはすべて、そのノードに接続されているエッジの数に基づいて集められ、
ソートされる。ノードに接続しているエッジの数をノード次数と呼ぶ。次に、ソ
ートされたノード（または後のフェーズでは残りのノード）のうちから、静的パ
ーティショナ１０３はノード次数が最小のノードを選択し、ノードの順序付けら
れていないすべてのエッジを辿り、選択されたノードをそれらのエッジの南ノー
ドとする。選択されたノードがそれらのエッジの南ノードになった後、エッジは
順序付けられたとみなされ、それに応じてマークが付けられる。次に、それらの
エッジの北ノードのノード次数はすべて１だけ減らされる。さらに、選択された
ノードについてフィル・エッジが挿入される。その後、このプロセスを最小ノー
ド次数の次のノードについて繰り返す。すべてのノードが処理されるまで繰り返
す。

【００２７】フィル・エッジが挿入され、ノードとエッジの順序付けが完了し、シミュレー
ションにより静的パーティション上で行列解オペレーションを実行できる（評価
が必要な場合）。フィル・エッジは、行列計算のフィルインと同じ機能を表す。
シミュレーションの前にすべてのフィル・エッジを決定することにより、評価に
必要な計算量を十分に減らし、性能を高めることができる。ノードｎ１のフィル
・エッジは、ノードｎ１の北エッジを見ることで決定される。北ノードｍ１を持
つ北エッジごとに、続くそれぞれの北エッジの北ノードｍ２を調べる。ノードｍ
１およびｍ２を接続するエッジがない場合、フィル・エッジがそれら２つのノー
ドの間に追加され、ノードｍ１は北ノード、ノードｍ２は南ノードとなる。ノー
ドｍ１およびｍ２のノード次数はそれぞれ１だけ増やされる。フィル・エッジ挿
入プロセスは、それ自体、ノードｎ１のすべての北エッジが処理されるまで漸次
繰り返される。

【００２８】次に図４に戻ると、一実施形態による一般的なシミュレーション・エンジンの
オペレーションの流れが示されている。オペレーションの流れの概要をまず示し
、その後オペレーションのうち選択されたものについて詳述する。図に示されて
いるように、４０２で、動的パーティショナ１０７はまず最初に、ＩＣ設計のさ
まざまなデバイスの状態、つまりＯＮ状態なのかＯＦＦ状態なのかを決定する。
一般に、デバイスは、デバイスの端子に出る電圧に応じてＯＮまたはＯＦＦとみ
なされる。（図１７ａ〜１７ｄでは、４つのデバイス・タイプのデバイスがＯＮ
状態なのかＯＦＦ状態なのかを決定する４つの特定のモデルまたはルールの例を
示している。他のモデルおよびルールも採用できる。）４０４で、動的パーティ
ショナ１０７はデバイスがＯＮ状態なのかＯＦＦ状態なのかに従って動的パーテ
ィションを形成する。つまり、動的パーティションは、ＯＮ状態になっているデ
バイスを通じていっしょに接続されているノードとして形成される。図の実施形
態では、静的パーティションを形成し前処理（順序付け）する方法により、動的
パーティショナ１０７は静的パーティションを参照しながら、つまり静的パーテ
ィションごとに動的パーティションを形成することができる。そのため、すべて
の動的パーティションは、形成された場合、デフォルトで、対応する静的パーテ
ィションの部分集合となり、その結果、動的パーティション形成オペレーション
が著しく合理化され、総合的性能が改善される。さらに、いったん形成されると
それぞれの動的パーティションはＯＦＦからＯＮまたはＯＮからＯＦＦに変化す
るデバイスの影響を受けない限り変化することがなく、これもやはり、動的パー
ティション形成プロセスの著しい合理化および性能改善の要因となっている。デ
バイスがＯＦＦからＯＮ、またはＯＮからＯＦＦに変わるときに、既存の動的パ
ーティションをマージするか分割するかを考慮する必要がある。動的パーティシ
ョンのマージと分割を含む、動的パーティション形成プロセスについて、以下で
さらに詳しく説明するが、その前にこれらの動的パーティションおよびオンデマ
ンド評価を採用している総合的シミュレーション戦略について説明する。

【００２９】そこで引き続き図４を参照すると、動的パーティションが４０６で形成された
後、スケジューラ１０９はシミュレーション時間を進める。４０８で、スケジュ
ーラ１０９はさらに、動的パーティションがあるとすればどれが評価を必要とす
るかを決定する。４１０で、スケジューラ１０９は、評価を必要とする動的パー
ティションのみをスケジュールする。つまり、本発明によれば、ノードおよびデ
バイス・モデルの評価は、必要に応じてか、またはオンデマンドでのみ実行され
るということである。その結果、経験上知られているようにシミュレーション性
能を著しく改善できる。さらに、前述のように、評価を実行する場合、精度が必
要なときに行列解方式を使用して実行し、それにより、性能と精度を同時に高め
ることができる。

【００３０】必要なすべての評価を実行した後（必要ならば正確に）４１２、スケジューラ
１０９は十分な数のシミュレーション・サイクルを適用したかどうかを判定する
４１４。望む数のシミュレーション・サイクルが適用されていない場合、プロセ
スはオペレーション４０２に戻り、そこで、デバイス状態が再評価される。再評
価後、必要ならば動的パーティションを再形成し、これに、既存の動的パーティ
ションのマージおよび／または分割を含めることもできる。最終的に、４１４で
十分な数のシミュレーション・サイクルを適用したと判断されるまで、必要な回
数だけオペレーション４０２〜４１４を繰り返す。そのように判断されたときに
プロセスは終了する。

【００３１】オペレーション４０４に戻ると、前述のように、動的パーティショナ１０７は
デバイスがＯＮ状態なのかＯＦＦ状態なのかに従って動的パーティションを形成
する。動的パーティションは、ＯＮ状態になっているデバイスを通じていっしょ
に接続されているノードで形成される。図の実施形態では、動的パーティショナ
１０７は静的パーティションを参照しながら、つまり静的パーティションごとに
、動的パーティションを形成する。図５は、一実施形態に従って、静的パーティ
ション内に動的パーティションを形成するオペレーションの流れを示している。
図からわかるように、５０２で、動的パーティショナ１０７はまず、静的パーテ
ィショナ１０３によって確定された順序に従ってそれぞれの静的パーティション
のノードをソートする。５０４で、動的パーティショナ１０７は、順序が最低の
ノードでトレースを開始することにより動的パーティションのメンバの収集を開
始する。５０６で、動的パーティショナ１０７は、ノードの北エッジがＯＮ状態
かどうかを判定する。「ＯＮ」状態であれば、そのノードは形成される動的パー
ティションに含まれる（５０８）。続いて、次に高い順序のノードが選択されて
調査され（５１０）、５０６でプロセスが継続する。「ターミナル」ノードに到
達するまで、つまり「ＯＮ」状態の北エッジを持たないノードに達するまでオペ
レーション５０６〜５１０が何度も繰り返される。達したと判断されたときにプ
ロセスは終了する。このときに、すべての「ターミナル」ノードおよびそれらの
ノードの南のすべてのノードが含まれており、動的パーティションを形成する。

【００３２】図６ａ〜６ｂは、それぞれ一実施形態に従って、２つの動的パーティションを
マージし、１つの動的パーティションを分割するオペレーションの流れを示して
いる。図６ａに示されているように、ＯＦＦ状態からＯＮ状態に移行するデバイ
スを調べるために、動的パーティショナ１０７はまず、これらのデバイスのうち
１つ、つまりＯＦＦ状態からＯＮ状態に移行したデバイスを選択する（６０２）
。次に、６０４で、動的パーティショナ１０７は、デバイス間のノードが別の動
的パーティション内に配置されているかどうかを判別する（たとえば、図１８ａ
を参照）。デバイス間のノードが本当に別の動的パーティションに配置されてい
るのであれば、動的パーティショナ１０７は２つの動的パーティションをマージ
する（６０６）。そうでない場合は、オペレーション６０６をスキップする。２
つの動的パーティションをマージするか、またはオペレーションをスキップする
と、６０８で、動的パーティショナ１０７は調査すべき「ＯＦＦ」から「ＯＮ」
へのデバイスがさらにあるか判別する。あれば、プロセスは６０２から続行する
。なければプロセスは終了する。

【００３３】図６ｂに示されているように、ＯＮ状態からＯＦＦ状態に移行するデバイスを
調べるために、動的パーティショナ１０７はまず、このようなデバイスのうち１
つ、つまりＯＮ状態からＯＦＦ状態に移行したデバイスを選択する（６１０）。
次に、６１２で、動的パーティショナ１０７は動的パーティションを２つの動的
パーティションに分割し、ＯＮ状態からＯＦＦ状態にデバイスが移行した場合に
いっしょに元の動的パーティションを分割する（たとえば図１８ｂを参照）。動
的パーティションを分割した後、６１４で、動的パーティショナ１０７は調査す
べき「ＯＮ」から「ＯＦＦ」へのデバイスがさらにあるか判別する。あれば、プ
ロセスは６１０から続行する。なければプロセスは終了する。

【００３４】図４のオペレーション４０８に戻ると、前述のように、スケジューラ１０９は
、動的パーティションがあるとすればどれが評価を必要とするかを決定する。図
の実施形態では、シミュレーション時間ステップが現在のシミュレーション時間
ステップと「同期」しているときかつそのときに限り一番最初の動的パーティシ
ョンを評価対象とみなすことができる（たとえば図１９を参照）。それぞれの動
的パーティションのシミュレーション時間ステップは、互いに無関係である。そ
れぞれの動的パーティションのシミュレーション時間ステップは、動的パーティ
ション内のデバイスおよびノードによって課される要件、さらに動的パーティシ
ョンに影響を及ぼす信号に基づいて決定される。たとえば、ノード上の電圧の変
化率により、パーティションに対する時間ステップが決まる。通常、動的パーテ
ィションに対し選択された時間ステップは、動的パーティション内の各ノードか
ら決定された最小の時間ステップである。シミュレーション時間ステップの独立
した処理は、精度を犠牲にすることなく、本発明のシミュレーション・ツールの
性能改善に寄与するもう１つの要因である。それぞれのシミュレーション時間ス
テップで、すべての動的パーティションを調査する必要があるわけではないため
、実際にはそれよりも小さいシミュレーション時間ステップを採用して１つの動
的パーティションにおける精度を改善することができるが、他の動的パーティシ
ョンについてはそれより大きな時間ステップをそのまま選択できるため性能コス
トの影響を受けることがない。

【００３５】さらに、これらの動的パーティションのうち１つに対する評価は、その動的パ
ーティションが定常状態にない場合のみ必要とみなされる。動的パーティション
が定常状態にないと考えられる場合は、評価状態にあるともいう。これは、精度
を犠牲にすることなく、本発明のシミュレーション・ツールの性能改善に寄与す
るもう１つの要因である。図の実施形態では、スケジューラ１０９は多数の決定
ルールを用いて、これらの動的パーティションのうち１つが定常状態にあるとみ
なされるか、したがって評価は不要であるかを決定する。

【００３６】これらの決定ルールは、ａ）動的パーティション内のノードのいずれもが複数のプリセット値で変化し
ないときに動的パーティションは定常状態に入ること、ｂ）ユーザー定義入力のせいで動的パーティション内のデバイスのゲート・ノ
ードが変化している場合には動的パーティションは定常状態に入れないこと、ｃ）１回の評価後定常状態にある動的パーティションは定常状態に入れないこ
と（遅延ゼロのループが形成されないようにするため。以下の段落でさらに詳し
く説明する）、ｄ）入力信号または動的パーティションのノードが変更される限り、動的パー
ティションは評価することである。

【００３７】さらに、ノードで電圧を変更した場合、スケジューラ１０９はそのノードに隣
接する動的パーティションを評価する必要があるかどうかを決定する。決定を下
すために、ゲートがノードに接続されているすべてのデバイスを横断する。デバ
イスがＯＦＦ状態であり、またこのデバイスの新しい状態がＯＮ状態であると判
断された場合、このデバイスのドレイン・ノードとソース・ノードの動的パーテ
ィションに対する評価は必要とみなされる。これらの動的パーティションが定常
状態にある場合、評価状態に変更され、評価のスケジュールが行われる。これら
の動的パーティションがすでに評価状態にある場合は、これらの動的パーティシ
ョンのシミュレーション時間ステップを減らすべきかどうか考慮する。シミュレ
ーション時間ステップは、ゲート・ノードが急激に変化する場合に減らされる。
ただし、ゲート・ノードの変化が十分に急速でないと判断される場合は、時間ス
テップは変更せずそのままである。ただし、デバイスの新しい状態が同じＯＦＦ
状態であれば、処置は講じられない。デバイスがＯＮ状態で、新しい状態がＯＦ
Ｆ状態である場合も、処置は講じられない。新しい状態がＯＮ状態の場合、ＯＦ
ＦからＯＮへの遷移の場合と同じルールが適用される。

【００３８】そこでゼロ遅延トリガ・ループの話題に戻る。ゼロ遅延トリガ・ループは、動
的パーティションのループが評価のためトリガされたときに形成される（図２０
を参照）。このようなループに関わるすべての動的パーティションが評価されて
いるので、ゼロ遅延ループはループ内の動的パーティションのうち少なくとも１
つが評価状態にない場合のみ存在できる。つまり、ゼロ遅延ループが持続するた
めには定常状態から評価状態へ遷移し、１回の評価の後定常状態に戻る動的パー
ティションが少なくとも１つ存在している必要がある。これが起こらないように
するには、定常状態にあり、評価のため評価状態に移行した動的パーティション
が１回の評価後に定常状態に戻らないようにする。こうして、図の実施形態では
、動的パーティションが定常状態から評価状態に移行し、その後即座に定常状態
に移行することが不可能なようにされている。定常状態から評価状態への遷移は
ゼロ遅延で発生しうるが、評価状態から定常状態への遷移はゼロ遅延では起こら
ないため、ゼロ遅延ループのトリガは防がれる。

【００３９】図４のオペレーション４１０に戻ると、そこでは評価を必要とする動的パーテ
ィションがスケジュールされている。図の実施形態では、ある種のケースに対し
て評価を実行する時期を慎重に選択することにより評価の精度を保証している。
ＯＦＦ状態にあり、デバイスがＯＮ状態に移行する電圧変化を受けているデバイ
スのゲート・ノードの場合、このデバイスが属している動的パーティションの評
価は現在の時点で、即座に「トリガ」がかかる。評価に対する「トリガ」は、ゼ
ロ遅延で発生するため、精度は保証される。ゼロ遅延ループを防止する機能を持
たない場合、そのようなゼロ遅延トリガは可能でなく、したがって精度が著しく
失われることを指摘しておく。インバータの長いチェーンがある他の場合では、
すべてが定常状態電圧にあり、最初のインバータの入力が変化すると、ゼロ遅延
トリガにより、すべてのインバータがこのときに評価される。トリガの遅延が小
さくても、チェーンの終わりのところのインバータはかなり遅い時期に評価され
、そのため、精度が著しく落ちる。

【００４０】図４のオペレーション４１２に戻ると、そこでは評価のためスケジュールされ
た動的パーティションが評価される。一般に、評価対象の動的パーティション内
のすべてのノードは、ルートからリーフまで動的パーティションが出現する順序
でスタックに挿入される。評価スタックに挿入された後、スタック内のノードは
リーフからルートへの順序で順番に評価される。このボトムアップのノード横断
では、行列解のガウス消去法ステップが実行される。ルート・ノードに到達した
ら、横断が逆転される。ルートから行列解法の前方置換ステップを実行するノー
ドのトップダウン横断が実行される。このトップダウン横断の終わりに、解が求
められる。以前に暗示したように、モデル評価のうち選択した評価で評価のいく
つかを適応実行しており、これについては引用で取り込まれている特許出願で詳
しく説明している。

【００４１】図８には、一実施形態による本発明の回路シミュレータに組み込まれるＥＤＡ
ツールが示されている。図からわかるように、ＥＤＡツール・スイート８００に
は、さまざまな図を参照しながらすでに説明しているように本発明の教示により
取り込まれている回路シミュレータ８０２が含まれる。さらに、ＥＤＡツール・
スイート８００には、他のツール・モジュール８０４が含まれる。これらの他の
ツール・モジュール８０２の例は、合成モジュール、レイアウト検証モジュール
などを含むが、これらに限られるわけではない。

【００４２】図９は、本発明の実施のため使用するのに適しているコンピュータ・システム
の一実施形態を示している。図からわかるように、コンピュータ・システム９０
０は、システム・バス９０６を介して互いに結合されたプロセッサ９０２および
メモリ９０４を備える。システム・バス９０６には、ハード・ディスク、フロッ
ピー（登録商標）・ディスクなどの不揮発性大容量記憶装置９０８、キーボード
、表示装置などの入出力デバイス９１０、およびモデム、ＬＡＮインターフェイ
スなどの通信インターフェイス９１２が結合されている。それぞれの要素は、従
来技術で知られている通常の機能を実行する。特に、システム・メモリ９０４お
よび不揮発性大容量記憶装置９０８は、本発明の上述の教示を実施するプログラ
ム命令の作業用コピーおよび永久的コピーを格納するために採用されている。シ
ステム・メモリ９０４および不揮発性大容量記憶装置９０６も、ＩＣ設計の格納
に使用できる。本発明を実施するためのプログラム命令の永久的コピーは、工場
で、あるいは現場で配布ソース／媒体９１４およびオプションで通信インターフ
ェイス９１２を使って不揮発性大容量記憶装置９０８にロードすることができる
。配布媒体９１４の例としては、テープ、ＣＤＲＯＭ、ＤＶＤなどの記録可能媒
体がある。一実施形態では、プログラム命令は図８のＥＤＡツール８００を実行
するプログラム命令の集まりの一部である。要素９０２〜９１４の構成はよく知
られており、したがってこれ以上述べない。

【００４３】一般に、当業者であれば、本発明が説明された実施形態に限定されるわけでは
ないことを理解できるであろう。それどころか、本発明は付属の特許請求項の精
神と範囲において修正と変更を加えて実施できる。すなわちこの説明は、本発明
の制約としてではなく、解説としてみなされる。

【００４４】こうして、ＩＣ設計をシミュレートする回路シミュレータの説明がなされた。

【図面の簡単な説明】

【図１】一実施形態による本発明の概要の図である。

【図２】一実施形態による図１の静的パーティショナの１つの態様のオペレーションの
流れを示す図である。

【図３】一実施形態による図１の静的パーティショナの１つの態様のオペレーションの
流れを示す図である。

【図４】一実施形態による図１のシミュレーション・エンジンの全体的なオペレーショ
ンの流れを示す図である。

【図５】一実施形態による図１の動的パーティショナの１つの態様のオペレーションの
流れを示す図である。

【図６】一実施形態による図１の動的パーティショナの２つの態様のオペレーションの
流れを示す図である。

【図７】一実施形態による図１の評価スケジューラのオペレーションの流れを示す図で
ある。

【図８】一実施形態による本発明の回路シミュレータに組み込まれるＥＤＡツール例の
図である。

【図９】図８のＥＤＡツールを実行するプログラム命令でプログラムするのに適してい
るコンピュータ・システム例の図である。

【図１０】回路シミュレーションに対する従来技術によるアプローチを示す図である。

【図１１】デバイスのグラフィック表現の４つの例である。

【図１２】ＩＣ設計の静的パーティションの例である。

【図１３】静的パーティションのグラフィック表現の例である。

【図１４】パーティショニングされたＩＣ設計の信号の流れの表現例である。

【図１５】双接続されたコンポーネントのグラフィック表現の例である。

【図１６】直列並列縮小オペレーションの例である。

【図１７】デバイスのＯＮ／ＯＦＦ決定の４つの例である。

【図１８】動的パーティションをマージし分割する一例である。

【図１９】シミュレーション時間ステップの概念を示す図である。

【図２０】ゼロ遅延トリガ・ループの現象を示す図である。

【手続補正書】

【提出日】平成１４年７月５日（２００２．７．５）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正の内容】

【図２】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正の内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】回路をシミュレートするためのコンピュータで実行する方法
であって、回路の複数の動的パーティションを形成すること、および各シミュレーション時間ステップで、動的パーティションを評価するかどうか
を決定し、評価を必要とする動的パーティションのみを評価することを含む方法。
【請求項２】前記回路の動的パーティションの形成が、事前形成した静的
パーティションを参照しながら実行されることを特徴とする請求項１に記載の方
法。
【請求項３】前記静的パーティションを事前形成するステップをさらに含
むことを特徴とする請求項２に記載の方法。
【請求項４】前記静的パーティションの事前形成が回路のデバイスを接続
セットに編成することを含み、それぞれの接続セットが静的パーティションを形
成することを特徴とする請求項３に記載の方法。
【請求項５】前記静的パーティションの事前形成が少なくとも信号の流れ
に従って事前形成された静的パーティションの順序を決定することをさらに含む
ことを特徴とする請求項４に記載の方法。
【請求項６】前記事前形成された静的パーティションの順序決定がさらに
、強接続コンポーネントが配置される場所に応じて実行されることを特徴とする
請求項５に記載の方法。
【請求項７】事前形成された静的パーティションのそれぞれのグラフィッ
ク表現のノードとエッジの順序を決定することをさらに含むことを特徴とする請
求項３に記載の方法。
【請求項８】事前形成された静的パーティションの１つのグラフィック表
現のノードとエッジの前記順序決定のそれぞれが、双接続コンポーネントを識別
すること、および識別された双接続コンポーネントを使用して前記順序決定を実
行することを含むことを特徴とする請求項７に記載の方法。
【請求項９】前記動的パーティションの形成が、ＯＮになっているデバイ
スを識別すること、および識別されたＯＮデバイスによって接続されているグラ
フィック表現内のノードを識別することを含み、相互接続されたノードの各集ま
りが動的パーティションを形成することを特徴とする請求項１に記載の方法。
【請求項１０】前記動的パーティションの形成が動的パーティションのマ
ージおよび／または分割を行うことを含むことを特徴とする請求項１に記載の方
法。
【請求項１１】前記動的パーティションを評価すべきかどうかの決定が、
動的パーティションが定常状態にあるかどうかを決定することを含むことを特徴
とする請求項１に記載の方法。
【請求項１２】前記動的パーティションを評価すべきかどうかの決定が、
ゼロ遅延トリガ・ループが形成されないようにすることをさらに含むことを特徴
とする請求項１１に記載の方法。
【請求項１３】前記評価を必要とする動的パーティションの評価が、ボト
ムアップ方式で動的パーティションのグラフィック表現を横断すること、および
動的パーティションのグラフィック表現の各ノードについて行列解を計算するこ
とを含むことを特徴とする請求項１に記載の方法。
【請求項１４】製造物品であって、実行されると請求項１で規定しているような方法を実行する、プロセッサによ
って実行される複数のプログラム命令を格納している記録媒体を備える物品。
【請求項１５】プログラム命令が実行されるとそれが、さらに請求項２で
規定された追加のオペレーションを実行させることを特徴とする請求項１４に記
載の物品。
【請求項１６】プログラム命令が実行されるとそれが、さらに請求項９で
規定された追加のオペレーションを実行させることを特徴とする請求項１４に記
載の物品。
【請求項１７】プログラム命令が実行されるとそれが、さらに請求項１２
で規定された追加のオペレーションを実行させることを特徴とする請求項１４に
記載の物品。
【請求項１８】コンピュータ・システムにおいて、回路をシミュレートするための回路シミュレータを実行する複数のプログラム
命令を格納している記憶媒体であって、回路シミュレータが、回路の複数の動的パーティションを形成するための動的パーティショナと、各シミュレーション時間ステップで、動的パーティションのそれぞれを評価す
るかどうかを決定し、評価を必要とする動的パーティションのみを評価する評価
スケジューラとを含む記憶媒体と、回路シミュレータを動作させるプログラム命令を実行するために記憶媒体に結
合されているプロセッサとを備えるコンピュータ・システム。
【請求項１９】実施された回路シミュレータの前記動的パーティショナが
、事前形成された静的パーティションを参照しながら回路の前記動的パーティシ
ョンを形成し、前記実施された回路シミュレータが前記静的パーティションを事前形成するた
めの静的パーティショナをさらに備えることを特徴とする請求項１８に記載のコ
ンピュータ・システム。
【請求項２０】前記動的パーティショナが、ＯＮになっているデバイスを
識別し、識別されたＯＮデバイスによって接続されているグラフィック表現内の
ノードを識別することによって動的パーティションを形成し、相互接続されたノ
ードの各集まりが動的パーティションを形成することを特徴とする請求項１８に
記載のコンピュータ・システム。
【請求項２１】前記回路シミュレータが、ボトムアップ方式で動的パーテ
ィションのグラフィック表現を横断し、動的パーティションのグラフィック表現
の各ノードについて行列解を計算することによって、評価を必要とする動的パー
ティションを評価するノードおよびモデル・エバリュエータを備えることを特徴
とする請求項１８に記載のコンピュータ・システム。
【請求項２２】回路をシミュレートするため動的パーティションを形成す
る方法であって、ＯＮになっている回路のデバイスを識別すること、および識別されたＯＮデバイスによって接続されている回路のグラフィック表現のノ
ードを識別することを含み、ノードの相互接続されているそれぞれの集まりが動
的パーティションを形成する方法。
【請求項２３】すでに形成されている動的パーティションをマージおよび
／または分割するステップをさらに含むことを特徴とする請求項２２に記載の方
法。
【請求項２４】回路をシミュレートするためオンデマンドで回路の動的パ
ーティションを評価する方法であって、動的パーティションが定常状態にあるかどうかを判別すること、および動的パーティションが定常状態にあると判断された場合に評価対象の動的パー
ティションをスケジュールすることを含む方法。
【請求項２５】動的パーティションが定常状態にあるかどうかの前記判別
ステップが、複数のプリセット値により動的パーティションのノードが変更されるかどうか
、動的パーティション内のデバイスのゲート・ノードがユーザ定義入力のせいで
変更されるかどうか、他のすべての動的パーティションが定常状態にあるかどうか、少なくとも１つの入力信号または動的パーティションの少なくとも１つのノー
ドが変更されているかどうかのうち少なくとも１つを含む複数の決定ルールを調
べることを含むことを特徴とする請求項２４に記載の方法。
【請求項２６】複数のプログラム命令を格納している記憶媒体と、ＯＮになっている回路のデバイスを識別すること、および識別されたＯＮデバ
イスによって接続されている回路のグラフィック表現内のノードを識別すること
を含めて、回路のシミュレーションが行われている間にプログラム命令を実行し
て回路の動的パーティションを形成するため記憶媒体に結合されているプロセッ
サとを備え、ノードの相互接続されたそれぞれの集まりが動的パーティションを形成
するコンピュータ・システム。
【請求項２７】プロセッサがさらに、すでに形成されている動的パーティ
ションをマージおよび／または分割するプログラム命令を実行することを特徴と
する請求項２６に記載のコンピュータ・システム。
【請求項２８】複数のプログラム命令を格納している記憶媒体と、動的パーティションが定常状態にあるかどうかを判別すること、および動的パ
ーティションが定常状態にないと判断された場合に評価のため動的パーティショ
ンをスケジュールすることを含めて、回路のシミュレーションが行われている間
に時間ステップにてオンデマンドで回路の動的パーティションを評価するプログ
ラム命令を実行するため記憶媒体に結合されているプロセッサとを備えるコンピュータ・システム。
【請求項２９】プロセッサがさらに動的パーティションが定常状態にある
かどうかを判別するため複数のルールを調べるプログラム命令を実行し、前記ル
ールが、複数のプリセット値により動的パーティションのノードが変更されるかどうか
、動的パーティション内のデバイスのゲート・ノードがユーザ定義入力のせいで
変更されるかどうか、他のすべての動的パーティションが定常状態にあるかどうか、少なくとも１つの入力信号または動的パーティションの少なくとも１つのノー
ドが変更されているかどうかのうち少なくとも１つを含むことを特徴とする請求
項２８に記載のコンピュータ・システム。
【請求項３０】回路をシミュレートするため回路の動的パーティションを
評価する方法であって、シミュレーション中に、以前に形成され順序付けられた静的パーティションを
参照しながら動的パーティションを形成すること、および形成された動的パーティションのうちの選択されたパーティションを評価する
ことを含み、選択されたそれぞれの動的パーティションが行列解を通じて順序付
けられた方法で評価される方法。
【請求項３１】形成された動的パーティションの前記選択的評価がオンデ
マンドで、必要に応じて実行されることを特徴とする請求項３０に記載の方法。
【請求項３２】複数のプログラム命令を格納している記憶媒体と、回路のシミュレーションが行われている間に、以前に形成された順序付けられ
ている静的パーティションを参照しながら回路の動的パーティションを形成する
プログラム命令を実行し、行列解を通じて順序付けられた方法で形成された動的
パーティションのうち選択されたパーティションを評価するため記憶媒体に結合
されているプロセッサとを備えるコンピュータ・システム。
【請求項３３】プロセッサがさらに、動的パーティションの前記選択的評
価をオンデマンドで、必要に応じて実行するプログラム命令を実行することを特
徴とする請求項３２に記載のコンピュータ・システム。