JP3948536B2 - ゲート遅延計算装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、論理シミュレーション時やタイミング解析時に使用されるゲート遅延を計算するためのゲート遅延計算装置に関し、特に、RCモデルを使用してゲート遅延を計算するためのゲート遅延計算装置に関する。
【0002】
【従来の技術】
近年、半導体集積回路の高集積化、多機能化に伴い、その回路規模は増大する傾向にあり、半導体集積回路の開発に要する時間も長くなりつつある。この開発期間を短縮する方法の1つとして、製造された半導体集積回路の不具合による設計、開発のやり直しを極力少なくすることが挙げられる。そのためには、半導体集積回路の設計段階におけるシミュレーション結果と実際に製造された半導体集積回路内での各ゲート間における信号のタイミングとが近似している必要があり、より精度の高い遅延計算装置に対する要望が高まっている。
【0003】
図10は、従来の遅延計算装置の構成を示すブロック図である。遅延計算装置は、ゲートの入力端子に加わる入力波形の傾きを抽出するための入力波形傾き計算装置51、ゲートの出力端子に加わる負荷をRCモデル化する出力負荷モデル計算装置52、ゲートの入力端子から出力端子に至るまでの遅延を計算するためのゲート遅延計算装置53およびゲートの出力端子から次段のゲートの入力端子に至るまでの遅延(配線による遅延)を計算するための配線遅延計算装置54を含む。ゲート遅延計算装置53が算出したゲート遅延データ55および配線遅延計算装置54が算出した配線遅延データ56は、論理シミュレーション時またはタイミング解析時に使用される。
【0004】
図11は、遅延計算装置がゲート遅延データ55および配線遅延データ56を計算する回路の一例を示す模式図である。この回路は、ゲート(インバータ)41〜44および各ゲート間の配線45〜50を含む。以下、遅延計算装置の処理手順を図11に示す回路図を適宜参照しながら説明する。
【0005】
一般に、論理回路の遅延は、ゲート固有の遅延(ゲート遅延データ55)とゲート間の配線容量による遅延(配線遅延データ56)とから算出される。したがって、遅延計算装置は各ゲートごとのゲート遅延データ55と配線遅延データ56(ゲートの出力端子側)とを算出することによって、論理シミュレーションやタイミング解析が可能となる。たとえば、遅延計算装置は図11に示すゲート42の遅延計算を行なうとする。まず、入力波形傾き計算装置51は、前段のゲート41の計算結果(ゲート遅延データと配線遅延データ)に基づいてゲート42の入力端子に加わる電圧波形の傾き量を計算する。
【0006】
出力負荷モデル計算装置52は、ゲート42の出力電圧が伝わる配線48〜50とゲート43および44の入力とをモデル化する。このモデル化については後述する。
【0007】
ゲート遅延計算装置53は、入力波形傾き計算装置51が算出した入力波形傾き量と出力負荷モデル計算装置52が算出した出力負荷モデルとを受取り、ゲート42における入力端子から出力端子に至るまでのゲート遅延を算出し、ゲート遅延データ55を作成する。また、ゲート遅延計算装置53は、ゲート42の出力電圧波形の傾きを計算し、配線遅延計算装置54へ送出する。
【0008】
配線遅延計算装置54は、ゲート遅延計算装置53が算出したゲート42の出力電圧波形と、出力負荷モデル計算装置52が算出した出力負荷モデルとを受取り、ゲート42の入力端子からゲート43および44の入力端子に至るまでの配線遅延を計算し、配線遅延データ56を作成する。
【0009】
図12は、図10のゲート遅延計算装置53の構成をより詳細に示すブロック図である。ゲート遅延計算装置53は、ソース抵抗の抵抗値Rs および固定遅延時間T0 を決定する際必要となるパラメータを格納するためのRs ,T0 パラメータ格納ファイル57と、Rs ,T0 パラメータ格納ファイル57に格納されたパラメータを使用してゲート遅延計算時に必要となるRs およびT0 を算出するためのRs ,T0 決定部58と、Rs およびT0 を用いてゲート遅延を算出するためのゲート遅延決定部59と、配線遅延計算装置54が配線遅延を計算する際必要となる入力波形データ63を算出するための入力波形決定部60とを含む。入力波形傾き量61は入力波形傾き計算装置51が算出した値を、出力負荷モデル62は出力負荷モデル計算装置52が算出した値を示している。
【0010】
図13は、出力負荷モデル62として一般に使用されているπ型RCモデルの構成を示す図である。このπ型RCモデルは、ゲートのソース抵抗71と、ゲートの出力端子をπ型負荷に接続するためのスイッチ72と、容量素子74、75および抵抗素子73で構成されるπ型負荷とを含む。
【0011】
以下、ゲート遅延計算装置53の処理手順を図13に示すπ型RCモデルの構成図を適宜参照しながら説明する。
【0012】
Rs ,T0 決定部58は、Rs ,T0 パラメータ格納ファイル57に格納されたパラメータと入力波形傾き量61と出力負荷モデル62とからソース抵抗71の抵抗値Rs および固定遅延時間T0 を算出する。固定遅延時間T0 は、スイッチ72をオフからオンにする時間を表わしており、入力波形傾き量61によって大きく影響される。したがって、入力波形傾き量61から固定遅延時間T0 が決定できるようにパラメータ化され、Rs ,T0 パラメータ格納ファイル57に格納されている。また、抵抗値Rs は、入出力の状態によらない定数値としてもよいが、ゲート遅延の計算精度を上げるために、入力波形傾き量61と出力負荷モデル62とを考慮してパラメータ化することも可能である。この場合に出力負荷モデル62が参照される。このように、Rs ,T0 決定部58は、入力波形傾き量61と出力負荷モデル62とRs ,T0 パラメータ格納ファイル57に格納されたパラメータを参照することによって、ソース抵抗の抵抗値Rs と固定遅延時間T0 の値を決定する。
【0013】
なお、Rs ,T0 パラメータは、ゲートの種類や出力の立上がり/立下がりによって異なるので、ゲートの種類と出力の変化の向きごとにパラメータ化されている。また、ゲートの立上がりとは、図13に示すπ型RCモデルのソース抵抗71の上側端子に電源が接続されている状態を意味し、立下がりとはソース抵抗71の上側端子が接地されている状態を意味する。ゲート遅延決定部59は、Rs ,T0 決定部58で決定された抵抗値Rs および固定遅延時間T0 と、出力負荷モデル62とを用いてゲート遅延を計算する。ゲート遅延は、図13に示すπ型RCモデルを解析して算出される。π型RCモデルの抵抗素子73の抵抗値Rと容量素子74および75の容量値C1およびC2とは、出力負荷モデル計算装置52によって算出された出力負荷モデル62から決定される。たとえば、図11のゲート42の出力負荷をモデル化する場合、配線48〜50の配線容量およびインピーダンスと、ゲート43および44の入力容量とから容量値C1およびC2と抵抗値Rとが決定される。π型RCモデルを解析してゲートの出力波形v(t)を次式で算出する。Eは電源電圧とする。
【0014】
【数1】
【0015】
(1)式において、出力波形v(t)が論理しきい値電圧となる時間を求めればゲート遅延データ55が得られる。すなわち、v(t)=βE(0<β<1)を解けばよいことになる。βの値は、通常0.5が用いられる。
【0016】
【発明が解決しようとする課題】
上述したように、従来のゲート遅延計算装置53はπ型RCモデルを用いてゲート遅延を算出している。すなわち、スイッチ72がオフの間(固定遅延時間T0 まで)、抵抗値Rs を無限大とし、スイッチ72がオンの間(固定遅延時間T0 以降)、抵抗値Rs をRs ,T0 決定部58が決定した固定値Rs としていた。しかし、実際のゲートのソース抵抗の抵抗値Rs は、時間とともに変化する値である。
【0017】
図14は、ソース抵抗の抵抗値Rs と時間tとの関係を示す図である。グラフ81は、従来のゲート遅延計算装置53が使用するソース抵抗の抵抗値Rs と時間tとの関係を示している。固定遅延時間T0 =0.20nsまでは抵抗値Rs は無限大であり、固定遅延時間T0 =0.20ns以降は一定の値となっている。また、グラフ82は、実際のゲートのソース抵抗の抵抗値Rs と時間tとの関係を示している。グラフ82からわかるように、実際のゲートのソース抵抗は、時間0nsにおいて無限大でない所定値であり、時間とともに徐々に減少する値である。
【0018】
図15は、ゲートの出力電圧v(t)と時間tとの関係を示す図である。グラフ83は、従来のゲート遅延計算装置53が算出した出力電圧v(t)と時間tとの関係を示している。固定遅延時間T0 =0.20nsまでは出力電圧v(t)が0Vであり、固定遅延時間T0 =0.20ns以降は(1)式に従う曲線となっている。また、グラフ84は、実際のゲートの出力電圧v(t)と時間tとの関係を示している。グラフ84からわかるように、実際のゲートの出力電圧v(t)は、時間0nsにおいて所定の値であり、時間とともに徐々に増加する値である。
【0019】
このように、実際のゲートの出力電圧の変化と、ゲート遅延計算装置53が算出した出力電圧の変化との間に違いが生じるのは以下の理由によるものである。
【0020】
(1) ゲート遅延計算装置53においては、π型RCモデルの容量素子C1およびC2は、固定遅延時間T0 まで充電を行なわず、固定遅延時間T0 を過ぎたときに充電を開始する。しかし、実際のゲートにおいては、時間0nsから充電が開始される。
【0021】
(2) 固定遅延時間T0 は、実際のゲートのソース抵抗が十分に大きな値とみなせなくなる時間に設定されるため、ソース抵抗が一定値に近づくよりも早い時間が設定される。結果として、固定遅延時間T0 以降の抵抗値Rs は、実際のゲートのソース抵抗において近づく一定値よりも大きく設定されることになり、時間の経過とともにゲート遅延計算装置53が算出する出力波形は実際のゲートの出力波形よりも下方にずれていく。その結果、ゲート遅延計算装置53が算出した論理しきい値電圧となる時間が、実際のゲートにおける時間と異なったものとなる。
【0022】
この問題を解決するために、ゲート遅延計算装置53が算出する論理しきい値電圧となる時間が実際のゲートにおける時間と一致するようにRs ,T0 をモデル化する等の工夫も考えられるが、ゲート遅延計算装置53が算出した出力波形の形状は、実際のゲートの出力波形と著しく異なるため、配線遅延計算装置54へ正確な出力波形を送出できないという問題点が残る。
【0023】
また、論理しきい値を可変として遅延計算を行なうシステムには対応できないという問題点がある。
【0024】
本発明は上記問題点を解決するためになされたものであり、請求項1に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算装置を提供することである。
【0025】
請求項2〜4に記載の発明の目的は、実際のゲートの出力波形に近似した出力波形を算出可能なゲート遅延計算装置を提供することである。
【0028】
【課題を解決するための手段】
請求項1に記載のゲート遅延計算装置は、入力波形傾き量と出力負荷モデルとからRCモデルのソース抵抗値と固定遅延時間とを決定するための決定手段と、入力波形傾き量から初期電位を決定できるように予め定められたパラメータからRCモデルの容量素子の固定遅延時間後における初期電位を決定するための初期電位決定手段と、ソース抵抗値、固定遅延時間、初期電位および出力負荷モデルに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含む。
【0029】
ゲート遅延決定手段は、RCモデルの容量素子の固定遅延時間後における初期電位を考慮してゲート遅延を算出するので、計算精度を向上することができる。
【0030】
請求項2に記載のゲート遅延計算装置は、請求項1記載のゲート遅延計算装置であって、ゲート遅延計算装置はさらに、ソース抵抗値、固定遅延時間、初期電位および出力負荷モデルに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む。
【0031】
入力波形決定手段は、RCモデルの容量素子の初期電位を考慮して配線遅延計算装置への入力波形を決定するので、実際のゲートの出力波形に近似した波形を算出することが可能となる。
【0032】
請求項3に記載のゲート遅延計算装置は、請求項1または2記載のゲート遅延計算装置であって、初期電位決定手段は、予め定められたパラメータと出力負荷モデルとから容量素子の初期電位を決定する。
【0033】
請求項4に記載のゲート遅延計算装置は、請求項1〜3のいずれかに記載のゲート遅延計算装置であって、パラメータは容量素子に蓄えられる総電荷量である。
【0036】
【発明の実施の形態】
図1は、本発明のゲート遅延計算装置の外観を示す図である。ゲート遅延計算装置は、コンピュータ本体1、グラフィックディスプレイ装置2、磁気テープ装置3、磁気テープ4、キーボード5、マウス6、CD−ROM(Compact Disk-Read Only Memory )装置7、CD−ROM8、および通信モデム9を含む。後述するようにゲート遅延計算プログラムは、磁気テープ4またはCD−ROM8等の記録媒体によって供給される。ゲート遅延計算プログラムはコンピュータ本体1によって実行され、操作者はグラフィックディスプレイ装置2を見ながらキーボード5またはマウス6を操作することによってゲート遅延計算を行なう。また、ゲート遅延計算プログラムは他のコンピュータより通信回線を経由し、通信モデム9を介してコンピュータ本体1に供給されてもよい。
【0037】
図2は、本発明のゲート遅延計算装置の構成を示すブロック図である。図1に示すコンピュータ本体1は、CPU(Central Processing Unit )10、ROM(Read Only Memory)11、RAM(Random Access Memory)12およびハードディスク13を含む。CPU10は、グラフィックディスプレイ装置2、磁気テープ装置3、キーボード5、マウス6、CD−ROM装置7、通信モデム9、ROM11、RAM12またはハードディスク13との間でデータを入出力しながら処理を行なう。磁気テープ4またはCD−ROM8に記録されたゲート遅延計算プログラムは、CPU10によって磁気テープ装置3またはCD−ROM装置7を介して一旦ハードディスク13に格納される。CPU10は、ハードディスク13から適宜ゲート遅延計算プログラムをRAM12にロードして実行することによってゲート遅延計算が行なわれる。以下、本発明の各実施の形態におけるゲート遅延計算装置について説明するが、図1に示すゲート遅延計算装置の外観および図2に示すゲート遅延計算装置の構成ブロック図は各実施の形態において共通である。
【0038】
[実施の形態1]
図3は、本発明の実施の形態1におけるゲート遅延計算装置の構成を示すブロック図である。ゲート遅延計算装置は、ソース抵抗値Rs および固定遅延時間T0 を決定する際必要となるパラメータを格納するためのRs ,T0 パラメータ格納ファイル25と、Rs ,T0 パラメータ格納ファイル25に格納されたパラメータを使用してゲート遅延計算時に必要となるRs およびT0 を決定するためのRs ,T0 決定部21と、π型負荷モデル(図13参照)の固定遅延時間T0 後の容量素子74および75の初期電位を決定するための初期電位決定部22aと、ソース抵抗値Rs 、固定遅延時間T0 、初期電位決定部22aが決定した初期電位および出力負荷モデル31からゲート遅延を計算するためのゲート遅延決定部23aと、配線遅延計算装置が配線遅延を計算する際必要となる入力波形データ33を算出するための入力波形決定部24aとを含む。入力波形傾き量30は入力波形傾き計算装置が算出した値を、出力負荷モデル31は出力負荷モデル計算装置が算出した値を示している。
【0039】
以下、実施の形態1におけるゲート遅延計算装置の処理手順を図13に示すπ型RCモデルの構成図を適宜参照しながら説明する。
【0040】
Rs ,T0 決定部21は、Rs ,T0 パラメータ格納ファイル25に格納されたパラメータと入力波形傾き量30と出力負荷モデル31とからソース抵抗71の抵抗値Rs および固定遅延時間T0 を決定する。
【0041】
初期電位決定部22aは、入力波形傾き量30と初期電位パラメータ格納ファイル26に格納されたパラメータとを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子74および75の初期電位は入力波形傾き量30に大きく依存するので、予め入力波形傾き量30から初期電位を決定できるように初期電位をパラメータ化し、初期電位パラメータ格納ファイル26に格納しておく。ここで、容量素子74および75の初期電位は同じ電位であるとしている。
【0042】
ゲート遅延決定部23aは、Rs ,T0 決定部21が決定したソース抵抗値Rs および固定遅延時間T0 と、初期電位決定部22aが決定した初期電位V0 と、出力負荷モデル31とからゲート遅延を算出する。初期電位V0 を考慮した場合、出力波形v(t)は次式で算出される。Eは電源電圧とする。
【0043】
【数2】
【0044】
ただし、r1,r2およびz0は、(1)式に示すものと同じとする。
(2)式において、出力波形v(t)が論理しきい値電圧となる時間を求めれば、ゲート遅延データ32が得られる。すなわち、v(t)=βE(0<β<1)を解けばよいことになる。
【0045】
(2)式は、時間tが固定遅延時間T0 より大きい場合にのみ適用される。したがって、時間0nsからT0 まではグラフが存在しないことになるが、この間は直線近似等によって補間を行なう。図4は、実施の形態1におけるゲート遅延計算装置によって算出された出力波形v(t)と時間tとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって求められたグラフ34が、実際のゲートの出力波形のグラフ83に近似していることがわかる。
【0046】
また、入力波形決定部24aは、以上の処理によって求められた電圧波形を入力波形データ33として配線遅延計算装置へ送出する。
【0047】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、固定遅延時間T0 を実際のゲートのソース抵抗値Rs が一定値に近づく時間に設定し、固定遅延時間T0 より前の時間に発生する容量素子への充電を初期電位に設定するようにしたので、算出された出力波形が実際のゲートの出力波形に近似するという効果を奏する。したがって、ゲート遅延の計算精度が向上し、実際のゲートの出力波形に近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0048】
[実施の形態2]
図5は、本発明の実施の形態2におけるゲート遅延計算装置の構成を示すブロック図である。実施の形態2におけるゲート遅延計算装置の構成は、図3に示す実施の形態1におけるゲート遅延計算装置の構成と同じであるが、初期電位決定部22aと初期電位決定部22bとの機能のみが異なる。したがって、重複する部分の機能についての詳細な説明は繰返さない。
【0049】
初期電位決定部22bは、入力波形傾き量30と初期電位パラメータ格納ファイル26に格納されたパラメータと出力負荷モデル31とを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子74および75の初期電位は、ソース抵抗値Rs から供給される電流に依存し、その電流がπ型RCモデルの抵抗値Rに依存する。実施の形態1では入力波形傾き量30から初期電位を決定できるように初期電位をパラメータ化していたが、実施の形態2においては予め入力波形傾き量30と出力負荷モデル31とから初期電位を決定できるように初期電位をパラメータ化し、初期電位パラメータ格納ファイル26に格納しておく。このように、入力波形傾き量30と出力負荷モデル31とから容量素子74および75の初期電位を決定するようにしたので、実施の形態1におけるゲート遅延計算装置よりも正確な初期電位を決定することができる。
【0050】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態1において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0051】
[実施の形態3]
図6は、本発明の実施の形態3におけるゲート遅延計算装置の構成を示すブロック図である。Rs ,T0 決定部21およびRs ,T0 パラメータ格納ファイル25は、図3に示す実施の形態1におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。
【0052】
初期電位決定部22cは、入力波形傾き量30とC1初期電位パラメータ格納ファイル27およびC2初期電位パラメータ格納ファイル28に格納されたパラメータと出力負荷モデル31とを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子74の初期電位V10と容量素子75の初期電位V20とは、π型RCモデルの抵抗値Rに依存する。すなわち、抵抗値Rの値が小さい場合は容量素子74と75との初期電位はほぼ等しいが、抵抗値Rの値が大きくなるにつれてV20の値はV10の値より徐々に大きくなる。したがって、予め入力波形傾き量30と出力負荷モデル31とから、容量素子74の初期電位V10と容量素子75の初期電位V20とを決定できるように初期電位V10とV20とをパラメータ化し、それぞれをC1初期電位パラメータ格納ファイル27およびC2初期電位パラメータ格納ファイル28に格納しておく。
【0053】
ゲート遅延決定部23cは、Rs ,T0 決定部21が決定したソース抵抗値Rs および固定遅延時間T0 と、初期電位決定部22cが決定した初期電位V10およびV20と、出力負荷モデル31とからゲート遅延を算出する。初期電位V10およびV20を考慮した場合、出力波形v(t)は次式で算出される。Eは電源電圧とする。
【0054】
【数3】
【0055】
ただし、r1,r2およびz0は、(1)式に示すものと同じとする。
(3)式において、出力波形v(t)=βE(0<β<1)を解けばよいことになる。
【0056】
また、入力波形決定部24cは、実施の形態1において説明したのと同様に、時間0nsからT0 までの電圧を補間した電圧波形を入力波形データ33として配線遅延計算装置へ送出する。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態1におけるゲート遅延計算装置よりも正確な出力波形v(t)を算出することができる。
【0057】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態1において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0058】
[実施の形態4]
図7は、本発明の実施の形態4におけるゲート遅延計算装置の構成を示すブロック図である。Rs ,T0 決定部21およびRs ,T0 パラメータ格納ファイル25は、図3に示す実施の形態1におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部23cおよび入力波形決定部24cは、図6に示す実施の形態3におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。
【0059】
初期電位決定部22dは、入力波形傾き量30と総電荷パラメータ格納ファイル29に格納されたパラメータと出力負荷モデル31とを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子74の初期電位V10と容量素子75の初期電位V20とは、π型RCモデルの抵抗値Rに依存する。すなわち、抵抗値Rの値が小さい場合は容量素子74と75とに蓄えられる電荷量は容量値に比例するが、抵抗値Rの値が大きくなるにつれて容量素子75に蓄えられる電荷量は徐々に大きくなり、容量素子74に蓄えられる電荷量は徐々に小さくなる。したがって、予め入力波形傾き量30から、容量素子74および75の総電荷量を決定できるように総電荷量を総電荷パラメータ格納ファイル29に格納しておく。そして、初期電位決定部22dは、決定した総電荷量と出力負荷モデル31とから容量素子74および75のそれぞれに蓄えられる電荷量を決定する。蓄えられる電荷量が決定されれば、容量素子74の初期電位V10と容量素子75の初期電位V20とが求まるので、上述した(3)式によってv(t)を算出することができる。
【0060】
(3)式において、出力波形v(t)が論理しきい値電圧となる時間を求めれば、ゲート遅延データ32が得られる。すなわちv(t)=βE(0<β<1)を解けばよいことになる。
【0061】
また、入力波形決定部24cは、実施の形態1において説明したのと同様に、時間0nsからT0 までの電圧を補間した電圧波形を入力波形データ33として配線遅延計算装置へ送出する。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態1におけるゲート遅延計算装置よりも正確な出力波形v(t)を算出することができる。
【0062】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態1において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0063】
[実施の形態5]
図8は、本発明の実施の形態5におけるゲート遅延計算装置の構成を示すブロック図である。Rs ,T0 決定部21およびRs ,T0 パラメータ格納ファイル25は、図3に示す実施の形態1におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部23cおよび入力波形決定部24cは、図6に示す実施の形態3におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。さらには、C2初期電位パラメータ格納ファイル28および総電荷パラメータ格納ファイル29は、それぞれ図6の実施の形態3におけるC2初期電位パラメータ格納ファイル28および図7の実施の形態4における総電荷パラメータ格納ファイル29の機能と同じであるので詳細な説明は繰返さない。
【0064】
初期電位決定部22eは、入力波形傾き量30と総電荷パラメータ格納ファイル29に格納されたパラメータとC2初期電位パラメータ格納ファイル28に格納されたパラメータと出力負荷モデル31とを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子75の初期電位V20が決定すれば、容量素子75に蓄えられる電荷量が決まるので、総電荷量から容量素子75に蓄えられる電荷量を引けば容量素子74に蓄えられる電荷量が求まり、容量素子74の初期電位V10を算出することができる。そして、上述した(3)式によってv(t)を算出することができる。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態1におけるゲート遅延計算装置よりも正確な出力波形v(t)を算出することができる。
【0065】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態1において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0066】
また、本実施の形態においては総電荷パラメータに加えて容量素子75の初期電位をパラメータ化したので、実施の形態4において必要である出力負荷モデル31を解析して電荷量の近似解を求める処理が不要となる。
【0067】
さらには、容量素子74の初期電位のパラメータ化は、容量素子75や総電荷量のパラメータ化よりも困難である。したがって、本実施の形態によれば、実施の形態4と比較してパラメータ化が容易となる。
【0068】
[実施の形態6]
図9は、本発明の実施の形態6におけるゲート遅延計算装置の構成を示すブロック図である。Rs ,T0 決定部21およびRs ,T0 パラメータ格納ファイル25は、図3に示す実施の形態1におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。また、ゲート遅延決定部23cおよび入力波形決定部24cは、図6に示す実施の形態3におけるゲート遅延計算装置のものと同じ機能であるので詳細な説明は繰返さない。さらには、C1初期電位パラメータ格納ファイル27および総電荷パラメータ格納ファイル29は、それぞれ図6の実施の形態3におけるC1初期電位パラメータ格納ファイル27および図7の実施の形態4における総電荷パラメータ格納ファイル29と同じ機能であるので詳細な説明は繰返さない。
【0069】
初期電位決定部22fは、入力波形傾き量30と総電荷パラメータ格納ファイル29に格納されたパラメータとC1初期電位パラメータ格納ファイル27に格納されたパラメータと出力負荷モデル31とを用いてπ型RCモデルの容量素子74および75の初期電位を決定する。容量素子74の初期電位V10が決定すれば、容量素子74に蓄えられる電荷量が決まるので、総電荷量から容量素子74に蓄えられた電荷量を引けば容量素子75に蓄えられる電荷量が求まり、容量素子75の初期電位V20を算出することができる。そして、上述した(3)式によってv(t)を算出することができる。このように、容量素子ごとに初期電位を決定できるようにしたので、実施の形態1におけるゲート遅延計算装置よりも正確な出力波形v(t)を算出することができる。
【0070】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、実施の形態1において記載した効果と比較して、さらにゲート遅延の計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を配線遅延計算装置へ送出することが可能となる。
【0071】
また、本実施の形態においては総電荷パラメータに加えて容量素子74の初期電位をパラメータ化したので、実施の形態4において必要である出力負荷モデル31を解析して電荷量の近似解を求める処理が不要となる。
【0072】
実施の形態1〜6においては、出力負荷モデルがπ型負荷モデルの場合について説明したが、他の容量素子を含む出力負荷モデルであっても、各容量素子の初期電位を同様に決定することが可能である。
【0073】
【発明の効果】
請求項1におけるゲート遅延計算装置によれば、固定遅延時間より前の時間に発生する容量素子への充電を初期電位によって設定できるようにしたので、ゲート遅延データの計算精度の向上が可能となった。
【0074】
請求項2におけるゲート遅延計算装置によれば、固定遅延時間より前の時間に発生する容量素子への充電を初期電位によって設定できるようにしたので、実際のゲートの出力波形に近似した出力波形を算出することが可能となった。
【0075】
請求項3におけるゲート遅延計算装置によれば、出力負荷モデルを考慮して容量素子の初期電位をパラメータ化したので、請求項1または2と比較してさらにゲート遅延データの計算精度が向上し、実際のゲートの出力波形にさらに近似した出力波形を算出することが可能となった。
【0076】
請求項4におけるゲート遅延計算装置によれば、容量素子に蓄えられる総電荷量をパラメータ化して容量素子の初期電位を決定できるようにしたので、請求項1または2と比較して、さらにゲート遅延データの計算精度が向上し、実際のゲート出力波形にさらに近似した出力波形を算出することが可能となった。
【図面の簡単な説明】
【図1】 本発明のゲート遅延計算装置の外観を示す図である。
【図2】 本発明のゲート遅延計算装置の構成を示すブロック図である。
【図3】 本発明の実施の形態1におけるゲート遅延計算装置の構成を示すブロック図である。
【図4】 実施の形態1におけるゲート遅延計算装置によって算出された出力波形v(t)と時間tとの関係を示す図である。
【図5】 本発明の実施の形態2におけるゲート遅延計算装置の構成を示すブロック図である。
【図6】 本発明の実施の形態3におけるゲート遅延計算装置の構成を示すブロック図である。
【図7】 本発明の実施の形態4におけるゲート遅延計算装置の構成を示すブロック図である。
【図8】 本発明の実施の形態5におけるゲート遅延計算装置の構成を示すブロック図である。
【図9】 本発明の実施の形態6におけるゲート遅延計算装置の構成を示すブロック図である。
【図10】 従来の遅延計算装置の構成を示すブロック図である。
【図11】 遅延計算装置がゲート遅延データおよび配線遅延データを計算する回路の一例を示す模式図である。
【図12】 従来のゲート遅延計算装置の構成をより詳細に示すブロック図である。
【図13】 出力負荷モデルとして一般に使用されているπ型RCモデルの構成を示す図である。
【図14】 従来のゲート遅延計算装置における、ソース抵抗の抵抗値Rs と時間tとの関係を示す図である。
【図15】 従来のゲート遅延計算装置における、ゲートの出力電圧v(t)と時間tとの関係を示す図である。
【符号の説明】
1 コンピュータ本体、2 グラフィックディスプレイ装置、3 磁気テープ装置、4 磁気テープ、5 キーボード、6 マウス、7 CD−ROM装置、8 CD−ROM、9 通信モデム、10 CPU、11 ROM、12 RAM、13 ハードディスク装置、21 Rs ,T0 決定部、22a〜22f 初期電位決定部、23a,23c ゲート遅延決定部、24a,24c 入力波形決定部、25 Rs ,T0 パラメータ格納ファイル、26 初期電位パラメータ格納ファイル、27 C1初期電位パラメータ格納ファイル、28 C2初期電位パラメータ格納ファイル、29 総電荷パラメータ格納ファイル。
Claims (4)
- 入力波形傾き量と出力負荷モデルとからRCモデルのソース抵抗値と固定遅延時間とを決定するための決定手段と、
前記入力波形傾き量から初期電位を決定できるように予め定められたパラメータから前記RCモデルの容量素子の前記固定遅延時間後における初期電位を決定するための初期電位決定手段と、
前記ソース抵抗値、前記固定遅延時間、前記初期電位および前記出力負荷モデルに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含むゲート遅延計算装置。 - 前記ゲート遅延計算装置はさらに、前記ソース抵抗値、前記固定遅延時間、前記初期電位および前記出力負荷モデルに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む、請求項1記載のゲート遅延計算装置。
- 前記初期電位決定手段は、前記予め定められたパラメータと前記出力負荷モデルとから前記容量素子の初期電位を決定する、請求項1または2記載のゲート遅延計算装置。
- 前記パラメータは前記容量素子に蓄えられる総電荷量である、請求項1〜3のいずれかに記載のゲート遅延計算装置。
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