JP3925980B2 - ゲート遅延計算装置およびゲート遅延計算方法 - Google Patents
ゲート遅延計算装置およびゲート遅延計算方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、論理シミュレーション時やタイミング解析時に使用されるゲート遅延を計算するためのゲート遅延計算装置、およびゲート遅延計算方法に関し、特に、ＲＣモデルを使用してゲート遅延を計算するためのゲート遅延計算装置、およびゲート遅延計算方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化、多機能化に伴い、その回路規模は増大する傾向にあり、半導体集積回路の開発に要する時間も長くなりつつある。この開発期間を短縮する方法の１つとして、製造された半導体集積回路の不具合による設計、開発のやり直しを極力少なくすることが挙げられる。そのためには、半導体集積回路の設計段階におけるシミュレーション結果と実際に製造された半導体集積回路内での各ゲート間における信号のタイミングとが近似している必要があり、より精度の高い遅延計算装置に対する要望が高まっている。
【０００３】
図７は、従来の遅延計算装置の構成を示すブロック図である。遅延計算装置は、ゲートの入力端子に加わる入力波形の傾きを抽出するための入力波形傾き計算装置５１、ゲートの出力端子に加わる負荷をＲＣモデル化する出力負荷モデル計算装置５２、ゲートの入力端子から出力端子に至るまでの遅延を計算するためのゲート遅延計算装置５３およびゲートの出力端子から次段のゲートの入力端子に至るまでの遅延（配線による遅延）を計算するための配線遅延計算装置５４を含む。ゲート遅延計算装置５３が算出したゲート遅延データ５５および配線遅延計算装置５４が算出した配線遅延データ５６は、シミュレータ等によって論理シミュレーション時またはタイミング解析時に使用される。
【０００４】
図８は、遅延計算装置がゲート遅延データ５５および配線遅延データ５６を計算する回路の一例を示す模式図である。この回路は、ゲート（インバータ）４１〜４４および各ゲート間の配線４５〜５０を含む。以下、遅延計算装置の処理手順を図８に示す回路図を適宜参照しながら説明する。
【０００５】
一般に、論理回路の遅延は、ゲート固有の遅延（ゲート遅延データ５５）とゲート間の配線容量による遅延（配線遅延データ５６）とから算出される。したがって、遅延計算装置が各ゲートごとのゲート遅延データ５５と配線遅延データ５６（ゲートの出力端子側）とを算出することによって、シミュレータ等による論理シミュレーションやタイミング解析が可能となる。たとえば、遅延計算装置が図８に示すゲート４２の遅延計算を行なうとする。まず、入力波形傾き計算装置５１は、前段のゲート４１の計算結果（ゲート遅延データと配線遅延データ）に基づいてゲート４２の入力端子に加わる電圧波形の傾き量を計算する。
【０００６】
出力負荷モデル計算装置５２は、ゲート４２の出力電圧が伝わる配線４８〜５０とゲート４３および４４の入力とをモデル化する。このモデル化については後述する。
【０００７】
ゲート遅延計算装置５３は、入力波形傾き計算装置５１が算出した入力波形傾き量と出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２における入力端子から出力端子に至るまでのゲート遅延を算出し、ゲート遅延データ５５を作成する。また、ゲート遅延計算装置５３は、ゲート４２の出力電圧波形の傾きを計算し、配線遅延計算装置５４へ送出する。
【０００８】
配線遅延計算装置５４は、ゲート遅延計算装置５３が算出したゲート４２の出力電圧波形と、出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２の入力端子からゲート４３および４４の入力端子に至るまでの配線遅延を計算し、配線遅延データ５６を作成する。
【０００９】
図９は、図７のゲート遅延計算装置５３の構成をより詳細に示すブロック図である。ゲート遅延計算装置５３は、ソース抵抗の抵抗値ＲS および固定遅延時間Ｔ0 を格納するＲS ，Ｔ0 パラメータ格納ファイル５７と、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを使用してゲート遅延計算時に必要となるＲS およびＴ0 を決定するためのＲS ，Ｔ0 決定部５８と、ＲS およびＴ0 を用いてゲート遅延を算出するためのゲート遅延決定部５９と、配線遅延計算装置５４が配線遅延を計算する際必要となる入力波形データ６３を算出するための入力波形決定部６０とを含む。入力波形傾き量６１は入力波形傾き計算装置５１が算出した値を、出力負荷モデル６２は出力負荷モデル計算装置５２が算出した値を示している。
【００１０】
図１０は、出力負荷モデル６２として一般に使用されているπ型ＲＣモデルの構成を示す図である。このπ型ＲＣモデルは、ゲートのソース抵抗７１と、ゲートの出力端子をπ型負荷に接続するためのスイッチ７２と、容量素子７４、７５および抵抗素子７３で構成されるπ型負荷とを含む。
【００１１】
以下、ゲート遅延計算装置５３の処理手順を図１０に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。
【００１２】
ＲS ，Ｔ0 決定部５８は、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータと入力波形傾き量６１と出力負荷モデル６２とからソース抵抗７１の抵抗値ＲS および固定遅延時間Ｔ0 を決定する。固定遅延時間Ｔ0 は、スイッチ７２をオフからオンにする時間を表わしており、入力波形傾き量６１によって大きく影響される。したがって、入力波形傾き量６１から固定遅延時間Ｔ0 が決定できるようにパラメータ化され、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されている。また、抵抗値ＲS は、入出力の状態によらない定数値としてもよいが、ゲート遅延の計算精度を上げるために、入力波形傾き量６１と出力負荷モデル６２とを考慮してパラメータ化することも可能である。この場合に、出力負荷モデル６２が参照される。このように、ＲS ，Ｔ0 決定部５８は、入力波形傾き量６１と出力負荷モデル６２とＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを参照することによって、ソース抵抗の抵抗値ＲS と固定遅延時間Ｔ0 の値を決定する。
【００１３】
なお、ＲS ，Ｔ0 パラメータは、ゲートの種類や出力の立上がり／立下がりによって異なるので、ゲートの種類と出力の変化の向きごとにパラメータ化されている。また、ゲートの立上がりとは、図１０に示すπ型ＲＣモデルのソース抵抗７１の上側端子に電源が接続されている状態を意味し、立下がりとはソース抵抗７１の上側端子が接地されている状態を意味する。ゲート遅延決定部５９は、ＲS ，Ｔ0 決定部５８で決定された抵抗値ＲS および固定遅延時間Ｔ0 と、出力負荷モデル６２とを用いてゲート遅延を計算する。ゲート遅延は、図１０に示すπ型ＲＣモデルを解析して算出される。π型ＲＣモデルの抵抗素子７３の抵抗値Ｒと容量素子７４および７５の容量値Ｃ１およびＣ２とは、出力負荷モデル計算装置５２によって算出された出力負荷モデル６２から決定される。たとえば、図８のゲート４２の出力負荷をモデル化する場合、配線４８〜５０の配線容量およびインピーダンスと、ゲート４３および４４の入力容量とから容量値Ｃ１およびＣ２と抵抗値Ｒとが決定される。π型ＲＣモデルを解析してゲートの出力波形ｖ（ｔ）を次式で算出する。Ｅは電源電圧とする。
【００１４】
【数１】
【００１５】
（１）式において、出力波形ｖ（ｔ）が論理しきい値電圧となる時間を求めればゲート遅延データ５５が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。βの値は、通常０．５が用いられる。
【００１６】
【発明が解決しようとする課題】
上述したように、従来のゲート遅延計算装置５３はπ型ＲＣモデルを用いてゲート遅延を算出している。すなわち、スイッチ７２がオフの間（固定遅延時間Ｔ0 まで）、抵抗値ＲS を無限大とし、スイッチ７２がオンの間（固定遅延時間Ｔ0 以降）、抵抗値ＲS をＲS ，Ｔ0 決定部５８が決定した固定値ＲS としていた。しかし、実際のゲートのソース抵抗の抵抗値ＲS は、時間とともに変化する値である。
【００１７】
図１１は、ソース抵抗の抵抗値ＲS と時間ｔとの関係を示す図である。グラフ８１は、従来のゲート遅延計算装置５３が使用するソース抵抗の抵抗値ＲS と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０ｎｓまでは抵抗値ＲS は無限大であり、固定遅延時間Ｔ0 ＝１．０ｎｓ以降は一定の値となっている。また、グラフ８２は、実際のゲートのソース抵抗の抵抗値ＲS と時間ｔとの関係を示している。グラフ８２からわかるように、実際のゲートのソース抵抗は、時間０ｎｓにおいて無限大でない所定値であり、時間とともに徐々に減少する値である。
【００１８】
図１２は、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。グラフ８３は、従来のゲート遅延計算装置５３が算出した出力電圧ｖ（ｔ）と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０ｎｓまでは出力電圧ｖ（ｔ）が０Ｖであり、固定遅延時間Ｔ0 ＝１．０ｎｓ以降は（１）式に従う曲線となっている。また、グラフ８４は、実際のゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示している。グラフ８４からわかるように、実際のゲートの出力電圧ｖ（ｔ）は、時間０ｎｓにおいて所定の値であり、時間とともに徐々に増加する値である。
【００１９】
このように、実際のゲートの出力電圧の変化と、ゲート遅延計算装置５３が算出した出力電圧の変化との間に違いが生じるのは以下の理由によるものである。
【００２０】
（１） ゲート遅延計算装置５３においては、π型ＲＣモデルの容量素子Ｃ１およびＣ２は、固定遅延時間Ｔ0 まで充電を行なわず、固定遅延時間Ｔ0 を過ぎたときに充電を開始する。しかし、実際のゲートにおいては、時間０ｎｓから充電が開始される。
【００２１】
（２） 固定遅延時間Ｔ0 は、実際のゲートのソース抵抗が十分に大きな値とみなせなくなる時間に設定されるため、ソース抵抗が一定値に近づくよりも早い時間が設定される。結果として、固定遅延時間Ｔ0 以降の抵抗値ＲS は、実際のゲートのソース抵抗において近づく一定値よりも大きく設定されることになり、時間の経過とともにゲート遅延計算装置５３の算出する出力波形は実際のゲートの出力波形よりも下方にずれていく。その結果、ゲート遅延計算装置５３が算出した論理しきい値電圧となる時間が、実際のゲートにおける時間と異なったものとなる。
【００２２】
この問題を解決するために、ゲート遅延計算装置５３が算出する論理しきい値電圧となる時間が実際のゲートにおける時間と一致するようにＲS ，Ｔ0 をモデル化する等の工夫も考えられるが、ゲート遅延計算装置５３が算出した出力波形の形状は、実際のゲートの出力波形と著しく異なるため、配線遅延計算装置５４へ正確な出力波形を送出できないという問題点が残る。
【００２３】
また、論理しきい値を可変として遅延計算を行なうシステムには対応できないという問題点がある。
【００２４】
本発明は、上記問題点を解決するためになされたものであり、請求項１に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算装置を提供することである。
【００２５】
請求項２に記載の発明の目的は、請求項１に記載の発明の目的に加えて、実際のゲートの出力波形に近似した出力波形を算出可能なゲート遅延計算装置を提供することである。
【００２６】
請求項３に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算方法を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に記載のゲート遅延計算装置は、π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを予め格納するための格納手段と、入力波形傾き量と出力負荷モデルとから格納手段に格納されたパラメータを選択的に抽出するための抽出手段と、抽出手段によって抽出されたパラメータによって表現された関数を用いて計算したソース抵抗値と出力負荷モデルとに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含む。
【００２８】
ゲート遅延決定手段は、パラメータによって連続的な時間の関数として表現されたソース抵抗値を用いてゲート遅延を算出するので、実際のソース抵抗値を用いて算出したゲート遅延と近似した値を算出することが可能となる。
【００２９】
請求項２に記載のゲート遅延計算装置は、請求項１記載のゲート遅延計算装置であって、ゲート遅延計算装置はさらに、抽出手段によって抽出されたパラメータによって表現されたソース抵抗値と出力負荷モデルとに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む。
【００３０】
入力波形決定手段は、パラメータによって表現されたソース抵抗値を用いて入力波形を決定するため、実際のソース抵抗値を用いて決定した入力波形に近似した入力波形を求めることが可能となる。
【００３１】
請求項３に記載のゲート遅延計算方法は、π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを入力波形傾き量と出力負荷モデルとから選択的に決定するステップと、パラメータによって表現された関数を用いて計算したソース抵抗値と出力負荷モデルとに基づいてゲート遅延を算出するステップとをコンピュータに実行させる。
【００３２】
【発明の実施の形態】
図１は、本発明のゲート遅延計算装置の外観を示す図である。ゲート遅延計算装置は、コンピュータ本体１、グラフィックディスプレイ装置２、磁気テープ４が装着される磁気テープ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory ）８が装着されるＣＤ−ＲＯＭ装置７、および通信モデム９を含む。後述するようにゲート遅延計算プログラムは、磁気テープ４またはＣＤ−ＲＯＭ８等の記録媒体によって供給される。ゲート遅延計算プログラムはコンピュータ本体１によって実行され、操作者はグラフィックディスプレイ装置２を見ながらキーボード５またはマウス６を操作することによってゲート遅延計算を行なう。また、ゲート遅延計算プログラムは他のコンピュータより通信回線を経由し、通信モデム９を介してコンピュータ本体１に供給されてもよい。
【００３３】
図２は、本発明のゲート遅延計算装置の構成を示すブロック図である。図１に示すコンピュータ本体１は、ＣＰＵ（Central Processing Unit ）１０、ＲＯＭ（Read Only Memory) １１、ＲＡＭ（Random Access Memory）１２およびハードディスク１３を含む。ＣＰＵ１０は、グラフィックディスプレイ装置２、磁気テープ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行なう。磁気テープ４またはＣＤ−ＲＯＭ８に記録されたゲート遅延計算プログラムは、ＣＰＵ１０によって磁気テープ装置３またはＣＤ−ＲＯＭ装置７を介して一旦ハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜ゲート遅延計算プログラムをＲＡＭ１２にロードして実行することによってゲート遅延計算を行なう。
【００３４】
図３は、本発明の実施の形態におけるゲート遅延計算装置の構成を示すブロック図である。ゲート遅延計算装置は、ソース抵抗値ＲS を時間の関数として表現するパラメータを予め格納するためのＲS パラメータ格納ファイル２４、入力波形傾き量２５と出力負荷モデル２６とからゲート遅延計算時に必要となるソース抵抗値ＲS のパラメータをＲS パラメータ格納ファイル２４から取得するためのＲS 決定部２１、ＲS パラメータと出力負荷モデル２６とからゲート遅延を計算するためのゲート遅延決定部２２、配線遅延計算装置が配線遅延を計算する際必要となる入力波形データ２８を算出するための入力波形決定部２３を含む。
【００３５】
図４は、本実施の形態におけるゲート遅延計算装置の処理手順を示すフローチャートである。以下、その処理手順を図１０に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。ただし、本実施の形態におけるゲート遅延計算装置は、π型ＲＣモデルのスイッチ７２が常にオンになっている（固定遅延時間Ｔ0 が常に０）として説明する。
【００３６】
まず、ＲS 決定部２１は、入力波形傾き量２５と出力負荷モデル２６とからソース抵抗値ＲS のパラメータ（ＲS の関数の定数部分に相当する値）を決定し、ＲS パラメータ格納ファイル２４から読出す（Ｓ１）。ソース抵抗値の変化は、入力波形傾き量２５に大きく依存し、ゲートの種類や出力の立上がり／立下がりによっても異なるので、入力波形傾き量２５と出力負荷モデル２６とからソース抵抗値の変化を決定できるように予めＲS の関数の定数部分をパラメータ化し、ＲS パラメータ格納ファイル２４に格納しておく。
【００３７】
たとえば、このＲS パラメータから以下のようなソース抵抗値ＲS の関係が求められる。
【００３８】
ＲS （ｔ）＝３．３７８×１０-9×ｔ-1.311（０≦ｔ＜２．５ｎｓ）…（２）
ＲS （ｔ）＝−２．００８×１０11×ｔ＋１．５６９×１０3 （２．５ｎｓ≦ｔ）…（３）
この場合、ＲS パラメータ格納ファイル２４には、上記（２）式および（３）式における“３．３７８×１０-9”，“−１．３１１”，“２．５ｎｓ”，“−２．００８×１０11”，および“１．５６９×１０3 ”の５つの値がＲS パラメータとして予め格納されている。
【００３９】
次に、ゲート遅延決定部２２は時間ｔに“０”を代入し（Ｓ２）、上記（２）式あるいは（３）式を用いてＲS （ｔ）を算出する（Ｓ３）。そして、次式を用いて出力波形ｖ（ｔ）を算出する。Ｅは電源電圧とする。
【００４０】
【数２】
【００４１】
ただし、ｒ１，ｒ２およびｚ０は、（１）式に示すものと同じとする。
ゲート遅延決定部２２は、（４）式によって算出されたｖ（ｔ）がβＥ（０＜β＜１）と等しいか否かを判定する（Ｓ５）。ｖ（ｔ）とβＥとが等しくなければ（Ｓ５，Ｎｏ）、ｔを予め定めた微小時間だけ増やして（Ｓ６）、ステップＳ３へ戻り以下の処理を繰返す。また、ｖ（ｔ）とβＥとが等しければ（Ｓ５，Ｙｅｓ）、このときの時間ｔをゲート遅延データと決定する（Ｓ７）。ゲート遅延を計算する際βの値は通常０．５が用いられる。
【００４２】
図５は、本実施の形態におけるゲート遅延計算装置によって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって算出されたＲS （ｔ）のグラフ３１が、実際のソース抵抗のグラフ８２とよく一致していることがわかる。
【００４３】
また、図６は、本実施の形態におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって算出されたｖ（ｔ）のグラフ３２が、実際のゲートの出力波形のグラフ８４によく一致していることがわかる。
【００４４】
入力波形決定部２３は、図４のフローチャートに示す処理を用いることによって入力波形データ２８を決定することが可能である。すなわち、ステップＳ５におけるβの値を０．１としてゲート遅延データｔ１を決定する。そして、ステップＳ５におけるβの値を０．９としてゲート遅延データｔ２を決定した後、このｔ２とｔ１との差を求める。この差が入力波形データとなる。入力波形決定部２３は、求められた入力波形データ２８を配線遅延計算装置へ送出する。
【００４５】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出するようにしたので、実際のソース抵抗値の波形によく一致するという効果を奏する。したがって、ゲート遅延の計算精度が向上し、実際のゲートの出力波形によく一致した出力波形を配線遅延計算装置へ送出することが可能となる。
【００４６】
【発明の効果】
請求項１におけるゲート遅延計算装置によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後ゲート遅延を算出するので、計算精度の向上が可能となった。
【００４７】
請求項２におけるゲート遅延計算装置によれば、請求項１の効果に加えて、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後、出力波形を算出するので実際のゲートの出力波形に近似した出力波形を配線遅延計算装置へ送出することが可能となった。
【００４８】
請求項３におけるゲート遅延計算方法によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後ゲート遅延を算出するので、計算精度の向上が可能となった。
【図面の簡単な説明】
【図１】 本発明のゲート遅延計算装置の外観を示す図である。
【図２】 本発明のゲート遅延計算装置のハードウェア構成を示すブロック図である。
【図３】 本発明の実施の形態におけるゲート遅延計算装置の概略構成を示すブロック図である。
【図４】 本実施の形態におけるゲート遅延計算装置の処理手順を示すフローチャートである。
【図５】 本実施の形態におけるゲート遅延計算装置によって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの関係を示す図である。
【図６】 本実施の形態におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。
【図７】 従来の遅延計算装置の構成を示すブロック図である。
【図８】 遅延計算装置がゲート遅延データおよび配線遅延データを算出する回路の一例を示す模式図である。
【図９】 従来のゲート遅延計算装置の構成をより詳細に示すブロック図である。
【図１０】 出力負荷モデルとして一般に使用されているπ型ＲＣモデルの構成を示す図である。
【図１１】 従来のゲート遅延計算装置における、ソース抵抗の抵抗値ＲS と時間ｔとの関係を示す図である。
【図１２】 従来のゲート遅延計算装置における、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。
【符号の説明】
１ コンピュータ本体、２ グラフィックディスプレイ装置、３ 磁気テープ装置、４ 磁気テープ、５ キーボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３ ハードディスク装置、２１ ＲS 決定部、２２ ゲート遅延決定部、２３ 入力波形決定部、２４ ＲS パラメータ格納ファイル。
【発明の属する技術分野】
本発明は、論理シミュレーション時やタイミング解析時に使用されるゲート遅延を計算するためのゲート遅延計算装置、およびゲート遅延計算方法に関し、特に、ＲＣモデルを使用してゲート遅延を計算するためのゲート遅延計算装置、およびゲート遅延計算方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化、多機能化に伴い、その回路規模は増大する傾向にあり、半導体集積回路の開発に要する時間も長くなりつつある。この開発期間を短縮する方法の１つとして、製造された半導体集積回路の不具合による設計、開発のやり直しを極力少なくすることが挙げられる。そのためには、半導体集積回路の設計段階におけるシミュレーション結果と実際に製造された半導体集積回路内での各ゲート間における信号のタイミングとが近似している必要があり、より精度の高い遅延計算装置に対する要望が高まっている。
【０００３】
図７は、従来の遅延計算装置の構成を示すブロック図である。遅延計算装置は、ゲートの入力端子に加わる入力波形の傾きを抽出するための入力波形傾き計算装置５１、ゲートの出力端子に加わる負荷をＲＣモデル化する出力負荷モデル計算装置５２、ゲートの入力端子から出力端子に至るまでの遅延を計算するためのゲート遅延計算装置５３およびゲートの出力端子から次段のゲートの入力端子に至るまでの遅延（配線による遅延）を計算するための配線遅延計算装置５４を含む。ゲート遅延計算装置５３が算出したゲート遅延データ５５および配線遅延計算装置５４が算出した配線遅延データ５６は、シミュレータ等によって論理シミュレーション時またはタイミング解析時に使用される。
【０００４】
図８は、遅延計算装置がゲート遅延データ５５および配線遅延データ５６を計算する回路の一例を示す模式図である。この回路は、ゲート（インバータ）４１〜４４および各ゲート間の配線４５〜５０を含む。以下、遅延計算装置の処理手順を図８に示す回路図を適宜参照しながら説明する。
【０００５】
一般に、論理回路の遅延は、ゲート固有の遅延（ゲート遅延データ５５）とゲート間の配線容量による遅延（配線遅延データ５６）とから算出される。したがって、遅延計算装置が各ゲートごとのゲート遅延データ５５と配線遅延データ５６（ゲートの出力端子側）とを算出することによって、シミュレータ等による論理シミュレーションやタイミング解析が可能となる。たとえば、遅延計算装置が図８に示すゲート４２の遅延計算を行なうとする。まず、入力波形傾き計算装置５１は、前段のゲート４１の計算結果（ゲート遅延データと配線遅延データ）に基づいてゲート４２の入力端子に加わる電圧波形の傾き量を計算する。
【０００６】
出力負荷モデル計算装置５２は、ゲート４２の出力電圧が伝わる配線４８〜５０とゲート４３および４４の入力とをモデル化する。このモデル化については後述する。
【０００７】
ゲート遅延計算装置５３は、入力波形傾き計算装置５１が算出した入力波形傾き量と出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２における入力端子から出力端子に至るまでのゲート遅延を算出し、ゲート遅延データ５５を作成する。また、ゲート遅延計算装置５３は、ゲート４２の出力電圧波形の傾きを計算し、配線遅延計算装置５４へ送出する。
【０００８】
配線遅延計算装置５４は、ゲート遅延計算装置５３が算出したゲート４２の出力電圧波形と、出力負荷モデル計算装置５２が算出した出力負荷モデルとを受取り、ゲート４２の入力端子からゲート４３および４４の入力端子に至るまでの配線遅延を計算し、配線遅延データ５６を作成する。
【０００９】
図９は、図７のゲート遅延計算装置５３の構成をより詳細に示すブロック図である。ゲート遅延計算装置５３は、ソース抵抗の抵抗値ＲS および固定遅延時間Ｔ0 を格納するＲS ，Ｔ0 パラメータ格納ファイル５７と、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを使用してゲート遅延計算時に必要となるＲS およびＴ0 を決定するためのＲS ，Ｔ0 決定部５８と、ＲS およびＴ0 を用いてゲート遅延を算出するためのゲート遅延決定部５９と、配線遅延計算装置５４が配線遅延を計算する際必要となる入力波形データ６３を算出するための入力波形決定部６０とを含む。入力波形傾き量６１は入力波形傾き計算装置５１が算出した値を、出力負荷モデル６２は出力負荷モデル計算装置５２が算出した値を示している。
【００１０】
図１０は、出力負荷モデル６２として一般に使用されているπ型ＲＣモデルの構成を示す図である。このπ型ＲＣモデルは、ゲートのソース抵抗７１と、ゲートの出力端子をπ型負荷に接続するためのスイッチ７２と、容量素子７４、７５および抵抗素子７３で構成されるπ型負荷とを含む。
【００１１】
以下、ゲート遅延計算装置５３の処理手順を図１０に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。
【００１２】
ＲS ，Ｔ0 決定部５８は、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータと入力波形傾き量６１と出力負荷モデル６２とからソース抵抗７１の抵抗値ＲS および固定遅延時間Ｔ0 を決定する。固定遅延時間Ｔ0 は、スイッチ７２をオフからオンにする時間を表わしており、入力波形傾き量６１によって大きく影響される。したがって、入力波形傾き量６１から固定遅延時間Ｔ0 が決定できるようにパラメータ化され、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納されている。また、抵抗値ＲS は、入出力の状態によらない定数値としてもよいが、ゲート遅延の計算精度を上げるために、入力波形傾き量６１と出力負荷モデル６２とを考慮してパラメータ化することも可能である。この場合に、出力負荷モデル６２が参照される。このように、ＲS ，Ｔ0 決定部５８は、入力波形傾き量６１と出力負荷モデル６２とＲS ，Ｔ0 パラメータ格納ファイル５７に格納されたパラメータを参照することによって、ソース抵抗の抵抗値ＲS と固定遅延時間Ｔ0 の値を決定する。
【００１３】
なお、ＲS ，Ｔ0 パラメータは、ゲートの種類や出力の立上がり／立下がりによって異なるので、ゲートの種類と出力の変化の向きごとにパラメータ化されている。また、ゲートの立上がりとは、図１０に示すπ型ＲＣモデルのソース抵抗７１の上側端子に電源が接続されている状態を意味し、立下がりとはソース抵抗７１の上側端子が接地されている状態を意味する。ゲート遅延決定部５９は、ＲS ，Ｔ0 決定部５８で決定された抵抗値ＲS および固定遅延時間Ｔ0 と、出力負荷モデル６２とを用いてゲート遅延を計算する。ゲート遅延は、図１０に示すπ型ＲＣモデルを解析して算出される。π型ＲＣモデルの抵抗素子７３の抵抗値Ｒと容量素子７４および７５の容量値Ｃ１およびＣ２とは、出力負荷モデル計算装置５２によって算出された出力負荷モデル６２から決定される。たとえば、図８のゲート４２の出力負荷をモデル化する場合、配線４８〜５０の配線容量およびインピーダンスと、ゲート４３および４４の入力容量とから容量値Ｃ１およびＣ２と抵抗値Ｒとが決定される。π型ＲＣモデルを解析してゲートの出力波形ｖ（ｔ）を次式で算出する。Ｅは電源電圧とする。
【００１４】
【数１】
（１）式において、出力波形ｖ（ｔ）が論理しきい値電圧となる時間を求めればゲート遅延データ５５が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜１）を解けばよいことになる。βの値は、通常０．５が用いられる。
【００１６】
【発明が解決しようとする課題】
上述したように、従来のゲート遅延計算装置５３はπ型ＲＣモデルを用いてゲート遅延を算出している。すなわち、スイッチ７２がオフの間（固定遅延時間Ｔ0 まで）、抵抗値ＲS を無限大とし、スイッチ７２がオンの間（固定遅延時間Ｔ0 以降）、抵抗値ＲS をＲS ，Ｔ0 決定部５８が決定した固定値ＲS としていた。しかし、実際のゲートのソース抵抗の抵抗値ＲS は、時間とともに変化する値である。
【００１７】
図１１は、ソース抵抗の抵抗値ＲS と時間ｔとの関係を示す図である。グラフ８１は、従来のゲート遅延計算装置５３が使用するソース抵抗の抵抗値ＲS と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０ｎｓまでは抵抗値ＲS は無限大であり、固定遅延時間Ｔ0 ＝１．０ｎｓ以降は一定の値となっている。また、グラフ８２は、実際のゲートのソース抵抗の抵抗値ＲS と時間ｔとの関係を示している。グラフ８２からわかるように、実際のゲートのソース抵抗は、時間０ｎｓにおいて無限大でない所定値であり、時間とともに徐々に減少する値である。
【００１８】
図１２は、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。グラフ８３は、従来のゲート遅延計算装置５３が算出した出力電圧ｖ（ｔ）と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０ｎｓまでは出力電圧ｖ（ｔ）が０Ｖであり、固定遅延時間Ｔ0 ＝１．０ｎｓ以降は（１）式に従う曲線となっている。また、グラフ８４は、実際のゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示している。グラフ８４からわかるように、実際のゲートの出力電圧ｖ（ｔ）は、時間０ｎｓにおいて所定の値であり、時間とともに徐々に増加する値である。
【００１９】
このように、実際のゲートの出力電圧の変化と、ゲート遅延計算装置５３が算出した出力電圧の変化との間に違いが生じるのは以下の理由によるものである。
【００２０】
（１） ゲート遅延計算装置５３においては、π型ＲＣモデルの容量素子Ｃ１およびＣ２は、固定遅延時間Ｔ0 まで充電を行なわず、固定遅延時間Ｔ0 を過ぎたときに充電を開始する。しかし、実際のゲートにおいては、時間０ｎｓから充電が開始される。
【００２１】
（２） 固定遅延時間Ｔ0 は、実際のゲートのソース抵抗が十分に大きな値とみなせなくなる時間に設定されるため、ソース抵抗が一定値に近づくよりも早い時間が設定される。結果として、固定遅延時間Ｔ0 以降の抵抗値ＲS は、実際のゲートのソース抵抗において近づく一定値よりも大きく設定されることになり、時間の経過とともにゲート遅延計算装置５３の算出する出力波形は実際のゲートの出力波形よりも下方にずれていく。その結果、ゲート遅延計算装置５３が算出した論理しきい値電圧となる時間が、実際のゲートにおける時間と異なったものとなる。
【００２２】
この問題を解決するために、ゲート遅延計算装置５３が算出する論理しきい値電圧となる時間が実際のゲートにおける時間と一致するようにＲS ，Ｔ0 をモデル化する等の工夫も考えられるが、ゲート遅延計算装置５３が算出した出力波形の形状は、実際のゲートの出力波形と著しく異なるため、配線遅延計算装置５４へ正確な出力波形を送出できないという問題点が残る。
【００２３】
また、論理しきい値を可変として遅延計算を行なうシステムには対応できないという問題点がある。
【００２４】
本発明は、上記問題点を解決するためになされたものであり、請求項１に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算装置を提供することである。
【００２５】
請求項２に記載の発明の目的は、請求項１に記載の発明の目的に加えて、実際のゲートの出力波形に近似した出力波形を算出可能なゲート遅延計算装置を提供することである。
【００２６】
請求項３に記載の発明の目的は、ゲート遅延データの計算精度の向上が可能なゲート遅延計算方法を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に記載のゲート遅延計算装置は、π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを予め格納するための格納手段と、入力波形傾き量と出力負荷モデルとから格納手段に格納されたパラメータを選択的に抽出するための抽出手段と、抽出手段によって抽出されたパラメータによって表現された関数を用いて計算したソース抵抗値と出力負荷モデルとに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含む。
【００２８】
ゲート遅延決定手段は、パラメータによって連続的な時間の関数として表現されたソース抵抗値を用いてゲート遅延を算出するので、実際のソース抵抗値を用いて算出したゲート遅延と近似した値を算出することが可能となる。
【００２９】
請求項２に記載のゲート遅延計算装置は、請求項１記載のゲート遅延計算装置であって、ゲート遅延計算装置はさらに、抽出手段によって抽出されたパラメータによって表現されたソース抵抗値と出力負荷モデルとに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む。
【００３０】
入力波形決定手段は、パラメータによって表現されたソース抵抗値を用いて入力波形を決定するため、実際のソース抵抗値を用いて決定した入力波形に近似した入力波形を求めることが可能となる。
【００３１】
請求項３に記載のゲート遅延計算方法は、π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを入力波形傾き量と出力負荷モデルとから選択的に決定するステップと、パラメータによって表現された関数を用いて計算したソース抵抗値と出力負荷モデルとに基づいてゲート遅延を算出するステップとをコンピュータに実行させる。
【００３２】
【発明の実施の形態】
図１は、本発明のゲート遅延計算装置の外観を示す図である。ゲート遅延計算装置は、コンピュータ本体１、グラフィックディスプレイ装置２、磁気テープ４が装着される磁気テープ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ（Compact Disk-Read Only Memory ）８が装着されるＣＤ−ＲＯＭ装置７、および通信モデム９を含む。後述するようにゲート遅延計算プログラムは、磁気テープ４またはＣＤ−ＲＯＭ８等の記録媒体によって供給される。ゲート遅延計算プログラムはコンピュータ本体１によって実行され、操作者はグラフィックディスプレイ装置２を見ながらキーボード５またはマウス６を操作することによってゲート遅延計算を行なう。また、ゲート遅延計算プログラムは他のコンピュータより通信回線を経由し、通信モデム９を介してコンピュータ本体１に供給されてもよい。
【００３３】
図２は、本発明のゲート遅延計算装置の構成を示すブロック図である。図１に示すコンピュータ本体１は、ＣＰＵ（Central Processing Unit ）１０、ＲＯＭ（Read Only Memory) １１、ＲＡＭ（Random Access Memory）１２およびハードディスク１３を含む。ＣＰＵ１０は、グラフィックディスプレイ装置２、磁気テープ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行なう。磁気テープ４またはＣＤ−ＲＯＭ８に記録されたゲート遅延計算プログラムは、ＣＰＵ１０によって磁気テープ装置３またはＣＤ−ＲＯＭ装置７を介して一旦ハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜ゲート遅延計算プログラムをＲＡＭ１２にロードして実行することによってゲート遅延計算を行なう。
【００３４】
図３は、本発明の実施の形態におけるゲート遅延計算装置の構成を示すブロック図である。ゲート遅延計算装置は、ソース抵抗値ＲS を時間の関数として表現するパラメータを予め格納するためのＲS パラメータ格納ファイル２４、入力波形傾き量２５と出力負荷モデル２６とからゲート遅延計算時に必要となるソース抵抗値ＲS のパラメータをＲS パラメータ格納ファイル２４から取得するためのＲS 決定部２１、ＲS パラメータと出力負荷モデル２６とからゲート遅延を計算するためのゲート遅延決定部２２、配線遅延計算装置が配線遅延を計算する際必要となる入力波形データ２８を算出するための入力波形決定部２３を含む。
【００３５】
図４は、本実施の形態におけるゲート遅延計算装置の処理手順を示すフローチャートである。以下、その処理手順を図１０に示すπ型ＲＣモデルの構成図を適宜参照しながら説明する。ただし、本実施の形態におけるゲート遅延計算装置は、π型ＲＣモデルのスイッチ７２が常にオンになっている（固定遅延時間Ｔ0 が常に０）として説明する。
【００３６】
まず、ＲS 決定部２１は、入力波形傾き量２５と出力負荷モデル２６とからソース抵抗値ＲS のパラメータ（ＲS の関数の定数部分に相当する値）を決定し、ＲS パラメータ格納ファイル２４から読出す（Ｓ１）。ソース抵抗値の変化は、入力波形傾き量２５に大きく依存し、ゲートの種類や出力の立上がり／立下がりによっても異なるので、入力波形傾き量２５と出力負荷モデル２６とからソース抵抗値の変化を決定できるように予めＲS の関数の定数部分をパラメータ化し、ＲS パラメータ格納ファイル２４に格納しておく。
【００３７】
たとえば、このＲS パラメータから以下のようなソース抵抗値ＲS の関係が求められる。
【００３８】
ＲS （ｔ）＝３．３７８×１０-9×ｔ-1.311（０≦ｔ＜２．５ｎｓ）…（２）
ＲS （ｔ）＝−２．００８×１０11×ｔ＋１．５６９×１０3 （２．５ｎｓ≦ｔ）…（３）
この場合、ＲS パラメータ格納ファイル２４には、上記（２）式および（３）式における“３．３７８×１０-9”，“−１．３１１”，“２．５ｎｓ”，“−２．００８×１０11”，および“１．５６９×１０3 ”の５つの値がＲS パラメータとして予め格納されている。
【００３９】
次に、ゲート遅延決定部２２は時間ｔに“０”を代入し（Ｓ２）、上記（２）式あるいは（３）式を用いてＲS （ｔ）を算出する（Ｓ３）。そして、次式を用いて出力波形ｖ（ｔ）を算出する。Ｅは電源電圧とする。
【００４０】
【数２】
ただし、ｒ１，ｒ２およびｚ０は、（１）式に示すものと同じとする。
ゲート遅延決定部２２は、（４）式によって算出されたｖ（ｔ）がβＥ（０＜β＜１）と等しいか否かを判定する（Ｓ５）。ｖ（ｔ）とβＥとが等しくなければ（Ｓ５，Ｎｏ）、ｔを予め定めた微小時間だけ増やして（Ｓ６）、ステップＳ３へ戻り以下の処理を繰返す。また、ｖ（ｔ）とβＥとが等しければ（Ｓ５，Ｙｅｓ）、このときの時間ｔをゲート遅延データと決定する（Ｓ７）。ゲート遅延を計算する際βの値は通常０．５が用いられる。
【００４２】
図５は、本実施の形態におけるゲート遅延計算装置によって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって算出されたＲS （ｔ）のグラフ３１が、実際のソース抵抗のグラフ８２とよく一致していることがわかる。
【００４３】
また、図６は、本実施の形態におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。本実施の形態におけるゲート遅延計算装置によって算出されたｖ（ｔ）のグラフ３２が、実際のゲートの出力波形のグラフ８４によく一致していることがわかる。
【００４４】
入力波形決定部２３は、図４のフローチャートに示す処理を用いることによって入力波形データ２８を決定することが可能である。すなわち、ステップＳ５におけるβの値を０．１としてゲート遅延データｔ１を決定する。そして、ステップＳ５におけるβの値を０．９としてゲート遅延データｔ２を決定した後、このｔ２とｔ１との差を求める。この差が入力波形データとなる。入力波形決定部２３は、求められた入力波形データ２８を配線遅延計算装置へ送出する。
【００４５】
以上説明したように、本実施の形態におけるゲート遅延計算装置によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出するようにしたので、実際のソース抵抗値の波形によく一致するという効果を奏する。したがって、ゲート遅延の計算精度が向上し、実際のゲートの出力波形によく一致した出力波形を配線遅延計算装置へ送出することが可能となる。
【００４６】
【発明の効果】
請求項１におけるゲート遅延計算装置によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後ゲート遅延を算出するので、計算精度の向上が可能となった。
【００４７】
請求項２におけるゲート遅延計算装置によれば、請求項１の効果に加えて、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後、出力波形を算出するので実際のゲートの出力波形に近似した出力波形を配線遅延計算装置へ送出することが可能となった。
【００４８】
請求項３におけるゲート遅延計算方法によれば、ＲＣモデルのソース抵抗値を時間の関数として表現するためのパラメータを用いて算出した後ゲート遅延を算出するので、計算精度の向上が可能となった。
【図面の簡単な説明】
【図１】 本発明のゲート遅延計算装置の外観を示す図である。
【図２】 本発明のゲート遅延計算装置のハードウェア構成を示すブロック図である。
【図３】 本発明の実施の形態におけるゲート遅延計算装置の概略構成を示すブロック図である。
【図４】 本実施の形態におけるゲート遅延計算装置の処理手順を示すフローチャートである。
【図５】 本実施の形態におけるゲート遅延計算装置によって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの関係を示す図である。
【図６】 本実施の形態におけるゲート遅延計算装置によって算出された出力波形ｖ（ｔ）と時間ｔとの関係を示す図である。
【図７】 従来の遅延計算装置の構成を示すブロック図である。
【図８】 遅延計算装置がゲート遅延データおよび配線遅延データを算出する回路の一例を示す模式図である。
【図９】 従来のゲート遅延計算装置の構成をより詳細に示すブロック図である。
【図１０】 出力負荷モデルとして一般に使用されているπ型ＲＣモデルの構成を示す図である。
【図１１】 従来のゲート遅延計算装置における、ソース抵抗の抵抗値ＲS と時間ｔとの関係を示す図である。
【図１２】 従来のゲート遅延計算装置における、ゲートの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図である。
【符号の説明】
１ コンピュータ本体、２ グラフィックディスプレイ装置、３ 磁気テープ装置、４ 磁気テープ、５ キーボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯＭ、１２ ＲＡＭ、１３ ハードディスク装置、２１ ＲS 決定部、２２ ゲート遅延決定部、２３ 入力波形決定部、２４ ＲS パラメータ格納ファイル。
Claims (4)
- π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを予め格納するための格納手段と、
入力波形傾き量と出力負荷モデルとから前記格納手段に格納されたパラメータを選択的に抽出するための抽出手段と、
前記抽出手段によって抽出されたパラメータによって表現された前記関数を用いて計算したソース抵抗値と前記出力負荷モデルとに基づいてゲート遅延を算出するためのゲート遅延決定手段とを含むゲート遅延計算装置。 - 前記ゲート遅延計算装置はさらに、前記抽出手段によって抽出されたパラメータによって表現されたソース抵抗値と前記出力負荷モデルとに基づいて配線遅延計算装置への入力波形を決定するための入力波形決定手段を含む、請求項１記載のゲート遅延計算装置。
- π型ＲＣモデルのソース抵抗値を連続的な時間の関数として表現するパラメータを入力波形傾き量と出力負荷モデルとから選択的に決定するステップと、
前記パラメータによって表現された前記関数を用いて計算したソース抵抗値と前記出力負荷モデルとに基づいてゲート遅延を算出するステップとをコンピュータに実行させる、ゲート遅延計算方法。 - 前記パラメータが５つの定数ａ〜ｅを含むとすると、ソース抵抗値Ｒｓは次式によって表わされる、請求項１記載のゲート遅延計算装置。
Ｒｓ（ｔ）＝ａ×ｔ ｂ （０≦ｔ＜ｃ ｎｓ）…（５）
Ｒｓ（ｔ）＝ｄ×ｔ＋ｅ（ｃ ｎｓ≦ｔ）…（６）
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04908697A JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
| US08/915,079 US6510404B1 (en) | 1997-03-04 | 1997-08-20 | Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value |
| US10/133,672 US20020156610A1 (en) | 1997-03-04 | 2002-04-29 | Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04908697A JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247205A JPH10247205A (ja) | 1998-09-14 |
| JP3925980B2 true JP3925980B2 (ja) | 2007-06-06 |
Family
ID=12821295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04908697A Expired - Fee Related JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6510404B1 (ja) |
| JP (1) | JP3925980B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001101258A (ja) * | 1999-10-04 | 2001-04-13 | Hitachi Ltd | 配線部における有効負荷容量算出方法及び電子回路の遅延時間算出方法 |
| JP3628973B2 (ja) * | 2001-03-21 | 2005-03-16 | 株式会社日立製作所 | 半導体装置の設計方法 |
| US20040073418A1 (en) * | 2002-10-10 | 2004-04-15 | International Business Machines Corporation | Method and system for modeling of effective capacitance in logic circuits |
| US7043709B2 (en) * | 2003-08-11 | 2006-05-09 | Synopsys, Inc. | Method and apparatus for determining gate-level delays in an integrated circuit |
| US7254788B2 (en) * | 2004-10-29 | 2007-08-07 | Synopsys, Inc. | Nonlinear driver model for multi-driver systems |
| JP5262985B2 (ja) * | 2009-05-19 | 2013-08-14 | 富士通株式会社 | 遅延故障検査プログラム、遅延故障検査装置、および遅延故障検査方法 |
| CN108802262B (zh) * | 2018-06-19 | 2020-08-07 | 南开大学 | 基于在线多组分数据的目标因子转换-pmf源解析方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617325A (en) * | 1990-06-22 | 1997-04-01 | Vlsi Technology, Inc. | Method for estimating interconnect delays in integrated circuits |
| JP2854733B2 (ja) * | 1991-08-23 | 1999-02-03 | 三菱電機株式会社 | 遅延時間計算装置及び遅延時間計算方法 |
| JPH05108753A (ja) | 1991-10-21 | 1993-04-30 | Oki Electric Ind Co Ltd | 論理シミユレーシヨン方式 |
| US5548526A (en) * | 1992-03-11 | 1996-08-20 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits |
| US5559715A (en) * | 1992-03-11 | 1996-09-24 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits which takes into account process, temperature and power supply variations |
| US5379231A (en) * | 1992-05-29 | 1995-01-03 | University Of Texas System | Method and apparatus for simulating a microelectric interconnect circuit |
| US5475605A (en) | 1994-05-26 | 1995-12-12 | Cadence Design Systems, Inc. | Timing analysis for logic optimization using target library delay values |
| US5841672A (en) * | 1996-02-13 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for verifying signal timing of electrical circuits |
| JPH1049561A (ja) * | 1996-08-07 | 1998-02-20 | Mitsubishi Electric Corp | 信号遅延計算方法 |
-
1997
- 1997-03-04 JP JP04908697A patent/JP3925980B2/ja not_active Expired - Fee Related
- 1997-08-20 US US08/915,079 patent/US6510404B1/en not_active Expired - Fee Related
-
2002
- 2002-04-29 US US10/133,672 patent/US20020156610A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020156610A1 (en) | 2002-10-24 |
| JPH10247205A (ja) | 1998-09-14 |
| US6510404B1 (en) | 2003-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |