JPH10247205A - ゲート遅延計算装置およびゲート遅延計算方法 - Google Patents
ゲート遅延計算装置およびゲート遅延計算方法Info
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- JPH10247205A JPH10247205A JP9049086A JP4908697A JPH10247205A JP H10247205 A JPH10247205 A JP H10247205A JP 9049086 A JP9049086 A JP 9049086A JP 4908697 A JP4908697 A JP 4908697A JP H10247205 A JPH10247205 A JP H10247205A
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- delay
- gate delay
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Abstract
(57)【要約】
【課題】 ゲート遅延データの計算精度を向上でき、実
際のゲートの出力波形に近似した出力波形を算出可能な
ゲート遅延計算装置を提供すること。 【解決手段】 ゲート遅延計算装置は、ＲＣモデルのソ
ース抵抗値を連続的な時間の関数として表現するための
パラメータを予め格納するためのＲS パラメータ格納フ
ァイル２４と、入力波形傾き量２５と出力負荷モデル２
６とからＲS パラメータ格納ファイル２４に格納された
パラメータを選択的に抽出するためのＲS決定部２１
と、ＲS 決定部２１によって抽出されたパラメータによ
って表現されたソース抵抗値と出力負荷モデル２６とに
基づいてゲート遅延を算出するためのゲート遅延決定部
２２とを含む。
際のゲートの出力波形に近似した出力波形を算出可能な
ゲート遅延計算装置を提供すること。 【解決手段】 ゲート遅延計算装置は、ＲＣモデルのソ
ース抵抗値を連続的な時間の関数として表現するための
パラメータを予め格納するためのＲS パラメータ格納フ
ァイル２４と、入力波形傾き量２５と出力負荷モデル２
６とからＲS パラメータ格納ファイル２４に格納された
パラメータを選択的に抽出するためのＲS決定部２１
と、ＲS 決定部２１によって抽出されたパラメータによ
って表現されたソース抵抗値と出力負荷モデル２６とに
基づいてゲート遅延を算出するためのゲート遅延決定部
２２とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、論理シミュレーシ
ョン時やタイミング解析時に使用されるゲート遅延を計
算するためのゲート遅延計算装置、およびゲート遅延計
算方法に関し、特に、ＲＣモデルを使用してゲート遅延
を計算するためのゲート遅延計算装置、およびゲート遅
延計算方法に関する。
ョン時やタイミング解析時に使用されるゲート遅延を計
算するためのゲート遅延計算装置、およびゲート遅延計
算方法に関し、特に、ＲＣモデルを使用してゲート遅延
を計算するためのゲート遅延計算装置、およびゲート遅
延計算方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化、多機
能化に伴い、その回路規模は増大する傾向にあり、半導
体集積回路の開発に要する時間も長くなりつつある。こ
の開発期間を短縮する方法の１つとして、製造された半
導体集積回路の不具合による設計、開発のやり直しを極
力少なくすることが挙げられる。そのためには、半導体
集積回路の設計段階におけるシミュレーション結果と実
際に製造された半導体集積回路内での各ゲート間におけ
る信号のタイミングとが近似している必要があり、より
精度の高い遅延計算装置に対する要望が高まっている。
能化に伴い、その回路規模は増大する傾向にあり、半導
体集積回路の開発に要する時間も長くなりつつある。こ
の開発期間を短縮する方法の１つとして、製造された半
導体集積回路の不具合による設計、開発のやり直しを極
力少なくすることが挙げられる。そのためには、半導体
集積回路の設計段階におけるシミュレーション結果と実
際に製造された半導体集積回路内での各ゲート間におけ
る信号のタイミングとが近似している必要があり、より
精度の高い遅延計算装置に対する要望が高まっている。
【０００３】図７は、従来の遅延計算装置の構成を示す
ブロック図である。遅延計算装置は、ゲートの入力端子
に加わる入力波形の傾きを抽出するための入力波形傾き
計算装置５１、ゲートの出力端子に加わる負荷をＲＣモ
デル化する出力負荷モデル計算装置５２、ゲートの入力
端子から出力端子に至るまでの遅延を計算するためのゲ
ート遅延計算装置５３およびゲートの出力端子から次段
のゲートの入力端子に至るまでの遅延（配線による遅
延）を計算するための配線遅延計算装置５４を含む。ゲ
ート遅延計算装置５３が算出したゲート遅延データ５５
および配線遅延計算装置５４が算出した配線遅延データ
５６は、シミュレータ等によって論理シミュレーション
時またはタイミング解析時に使用される。
ブロック図である。遅延計算装置は、ゲートの入力端子
に加わる入力波形の傾きを抽出するための入力波形傾き
計算装置５１、ゲートの出力端子に加わる負荷をＲＣモ
デル化する出力負荷モデル計算装置５２、ゲートの入力
端子から出力端子に至るまでの遅延を計算するためのゲ
ート遅延計算装置５３およびゲートの出力端子から次段
のゲートの入力端子に至るまでの遅延（配線による遅
延）を計算するための配線遅延計算装置５４を含む。ゲ
ート遅延計算装置５３が算出したゲート遅延データ５５
および配線遅延計算装置５４が算出した配線遅延データ
５６は、シミュレータ等によって論理シミュレーション
時またはタイミング解析時に使用される。
【０００４】図８は、遅延計算装置がゲート遅延データ
５５および配線遅延データ５６を計算する回路の一例を
示す模式図である。この回路は、ゲート（インバータ）
４１〜４４および各ゲート間の配線４５〜５０を含む。
以下、遅延計算装置の処理手順を図８に示す回路図を適
宜参照しながら説明する。
５５および配線遅延データ５６を計算する回路の一例を
示す模式図である。この回路は、ゲート（インバータ）
４１〜４４および各ゲート間の配線４５〜５０を含む。
以下、遅延計算装置の処理手順を図８に示す回路図を適
宜参照しながら説明する。
【０００５】一般に、論理回路の遅延は、ゲート固有の
遅延（ゲート遅延データ５５）とゲート間の配線容量に
よる遅延（配線遅延データ５６）とから算出される。し
たがって、遅延計算装置が各ゲートごとのゲート遅延デ
ータ５５と配線遅延データ５６（ゲートの出力端子側）
とを算出することによって、シミュレータ等による論理
シミュレーションやタイミング解析が可能となる。たと
えば、遅延計算装置が図８に示すゲート４２の遅延計算
を行なうとする。まず、入力波形傾き計算装置５１は、
前段のゲート４１の計算結果（ゲート遅延データと配線
遅延データ）に基づいてゲート４２の入力端子に加わる
電圧波形の傾き量を計算する。
遅延（ゲート遅延データ５５）とゲート間の配線容量に
よる遅延（配線遅延データ５６）とから算出される。し
たがって、遅延計算装置が各ゲートごとのゲート遅延デ
ータ５５と配線遅延データ５６（ゲートの出力端子側）
とを算出することによって、シミュレータ等による論理
シミュレーションやタイミング解析が可能となる。たと
えば、遅延計算装置が図８に示すゲート４２の遅延計算
を行なうとする。まず、入力波形傾き計算装置５１は、
前段のゲート４１の計算結果（ゲート遅延データと配線
遅延データ）に基づいてゲート４２の入力端子に加わる
電圧波形の傾き量を計算する。
【０００６】出力負荷モデル計算装置５２は、ゲート４
２の出力電圧が伝わる配線４８〜５０とゲート４３およ
び４４の入力とをモデル化する。このモデル化について
は後述する。
２の出力電圧が伝わる配線４８〜５０とゲート４３およ
び４４の入力とをモデル化する。このモデル化について
は後述する。
【０００７】ゲート遅延計算装置５３は、入力波形傾き
計算装置５１が算出した入力波形傾き量と出力負荷モデ
ル計算装置５２が算出した出力負荷モデルとを受取り、
ゲート４２における入力端子から出力端子に至るまでの
ゲート遅延を算出し、ゲート遅延データ５５を作成す
る。また、ゲート遅延計算装置５３は、ゲート４２の出
力電圧波形の傾きを計算し、配線遅延計算装置５４へ送
出する。
計算装置５１が算出した入力波形傾き量と出力負荷モデ
ル計算装置５２が算出した出力負荷モデルとを受取り、
ゲート４２における入力端子から出力端子に至るまでの
ゲート遅延を算出し、ゲート遅延データ５５を作成す
る。また、ゲート遅延計算装置５３は、ゲート４２の出
力電圧波形の傾きを計算し、配線遅延計算装置５４へ送
出する。
【０００８】配線遅延計算装置５４は、ゲート遅延計算
装置５３が算出したゲート４２の出力電圧波形と、出力
負荷モデル計算装置５２が算出した出力負荷モデルとを
受取り、ゲート４２の入力端子からゲート４３および４
４の入力端子に至るまでの配線遅延を計算し、配線遅延
データ５６を作成する。
装置５３が算出したゲート４２の出力電圧波形と、出力
負荷モデル計算装置５２が算出した出力負荷モデルとを
受取り、ゲート４２の入力端子からゲート４３および４
４の入力端子に至るまでの配線遅延を計算し、配線遅延
データ５６を作成する。
【０００９】図９は、図７のゲート遅延計算装置５３の
構成をより詳細に示すブロック図である。ゲート遅延計
算装置５３は、ソース抵抗の抵抗値ＲS および固定遅延
時間Ｔ0 を格納するＲS ，Ｔ0 パラメータ格納ファイル
５７と、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納
されたパラメータを使用してゲート遅延計算時に必要と
なるＲS およびＴ0 を決定するためのＲS ，Ｔ0 決定部
５８と、ＲS およびＴ 0 を用いてゲート遅延を算出する
ためのゲート遅延決定部５９と、配線遅延計算装置５４
が配線遅延を計算する際必要となる入力波形データ６３
を算出するための入力波形決定部６０とを含む。入力波
形傾き量６１は入力波形傾き計算装置５１が算出した値
を、出力負荷モデル６２は出力負荷モデル計算装置５２
が算出した値を示している。
構成をより詳細に示すブロック図である。ゲート遅延計
算装置５３は、ソース抵抗の抵抗値ＲS および固定遅延
時間Ｔ0 を格納するＲS ，Ｔ0 パラメータ格納ファイル
５７と、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納
されたパラメータを使用してゲート遅延計算時に必要と
なるＲS およびＴ0 を決定するためのＲS ，Ｔ0 決定部
５８と、ＲS およびＴ 0 を用いてゲート遅延を算出する
ためのゲート遅延決定部５９と、配線遅延計算装置５４
が配線遅延を計算する際必要となる入力波形データ６３
を算出するための入力波形決定部６０とを含む。入力波
形傾き量６１は入力波形傾き計算装置５１が算出した値
を、出力負荷モデル６２は出力負荷モデル計算装置５２
が算出した値を示している。
【００１０】図１０は、出力負荷モデル６２として一般
に使用されているπ型ＲＣモデルの構成を示す図であ
る。このπ型ＲＣモデルは、ゲートのソース抵抗７１
と、ゲートの出力端子をπ型負荷に接続するためのスイ
ッチ７２と、容量素子７４、７５および抵抗素子７３で
構成されるπ型負荷とを含む。
に使用されているπ型ＲＣモデルの構成を示す図であ
る。このπ型ＲＣモデルは、ゲートのソース抵抗７１
と、ゲートの出力端子をπ型負荷に接続するためのスイ
ッチ７２と、容量素子７４、７５および抵抗素子７３で
構成されるπ型負荷とを含む。
【００１１】以下、ゲート遅延計算装置５３の処理手順
を図１０に示すπ型ＲＣモデルの構成図を適宜参照しな
がら説明する。
を図１０に示すπ型ＲＣモデルの構成図を適宜参照しな
がら説明する。
【００１２】ＲS ，Ｔ0 決定部５８は、ＲS ，Ｔ0 パラ
メータ格納ファイル５７に格納されたパラメータと入力
波形傾き量６１と出力負荷モデル６２とからソース抵抗
７１の抵抗値ＲS および固定遅延時間Ｔ0 を決定する。
固定遅延時間Ｔ0 は、スイッチ７２をオフからオンにす
る時間を表わしており、入力波形傾き量６１によって大
きく影響される。したがって、入力波形傾き量６１から
固定遅延時間Ｔ0 が決定できるようにパラメータ化さ
れ、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納され
ている。また、抵抗値ＲS は、入出力の状態によらない
定数値としてもよいが、ゲート遅延の計算精度を上げる
ために、入力波形傾き量６１と出力負荷モデル６２とを
考慮してパラメータ化することも可能である。この場合
に、出力負荷モデル６２が参照される。このように、Ｒ
S ，Ｔ0 決定部５８は、入力波形傾き量６１と出力負荷
モデル６２とＲS ，Ｔ0 パラメータ格納ファイル５７に
格納されたパラメータを参照することによって、ソース
抵抗の抵抗値ＲS と固定遅延時間Ｔ0 の値を決定する。
メータ格納ファイル５７に格納されたパラメータと入力
波形傾き量６１と出力負荷モデル６２とからソース抵抗
７１の抵抗値ＲS および固定遅延時間Ｔ0 を決定する。
固定遅延時間Ｔ0 は、スイッチ７２をオフからオンにす
る時間を表わしており、入力波形傾き量６１によって大
きく影響される。したがって、入力波形傾き量６１から
固定遅延時間Ｔ0 が決定できるようにパラメータ化さ
れ、ＲS ，Ｔ0 パラメータ格納ファイル５７に格納され
ている。また、抵抗値ＲS は、入出力の状態によらない
定数値としてもよいが、ゲート遅延の計算精度を上げる
ために、入力波形傾き量６１と出力負荷モデル６２とを
考慮してパラメータ化することも可能である。この場合
に、出力負荷モデル６２が参照される。このように、Ｒ
S ，Ｔ0 決定部５８は、入力波形傾き量６１と出力負荷
モデル６２とＲS ，Ｔ0 パラメータ格納ファイル５７に
格納されたパラメータを参照することによって、ソース
抵抗の抵抗値ＲS と固定遅延時間Ｔ0 の値を決定する。
【００１３】なお、ＲS ，Ｔ0 パラメータは、ゲートの
種類や出力の立上がり／立下がりによって異なるので、
ゲートの種類と出力の変化の向きごとにパラメータ化さ
れている。また、ゲートの立上がりとは、図１０に示す
π型ＲＣモデルのソース抵抗７１の上側端子に電源が接
続されている状態を意味し、立下がりとはソース抵抗７
１の上側端子が接地されている状態を意味する。ゲート
遅延決定部５９は、Ｒ S ，Ｔ0 決定部５８で決定された
抵抗値ＲS および固定遅延時間Ｔ0 と、出力負荷モデル
６２とを用いてゲート遅延を計算する。ゲート遅延は、
図１０に示すπ型ＲＣモデルを解析して算出される。π
型ＲＣモデルの抵抗素子７３の抵抗値Ｒと容量素子７４
および７５の容量値Ｃ１およびＣ２とは、出力負荷モデ
ル計算装置５２によって算出された出力負荷モデル６２
から決定される。たとえば、図８のゲート４２の出力負
荷をモデル化する場合、配線４８〜５０の配線容量およ
びインピーダンスと、ゲート４３および４４の入力容量
とから容量値Ｃ１およびＣ２と抵抗値Ｒとが決定され
る。π型ＲＣモデルを解析してゲートの出力波形ｖ
（ｔ）を次式で算出する。Ｅは電源電圧とする。
種類や出力の立上がり／立下がりによって異なるので、
ゲートの種類と出力の変化の向きごとにパラメータ化さ
れている。また、ゲートの立上がりとは、図１０に示す
π型ＲＣモデルのソース抵抗７１の上側端子に電源が接
続されている状態を意味し、立下がりとはソース抵抗７
１の上側端子が接地されている状態を意味する。ゲート
遅延決定部５９は、Ｒ S ，Ｔ0 決定部５８で決定された
抵抗値ＲS および固定遅延時間Ｔ0 と、出力負荷モデル
６２とを用いてゲート遅延を計算する。ゲート遅延は、
図１０に示すπ型ＲＣモデルを解析して算出される。π
型ＲＣモデルの抵抗素子７３の抵抗値Ｒと容量素子７４
および７５の容量値Ｃ１およびＣ２とは、出力負荷モデ
ル計算装置５２によって算出された出力負荷モデル６２
から決定される。たとえば、図８のゲート４２の出力負
荷をモデル化する場合、配線４８〜５０の配線容量およ
びインピーダンスと、ゲート４３および４４の入力容量
とから容量値Ｃ１およびＣ２と抵抗値Ｒとが決定され
る。π型ＲＣモデルを解析してゲートの出力波形ｖ
（ｔ）を次式で算出する。Ｅは電源電圧とする。
【００１４】
【数１】
【００１５】（１）式において、出力波形ｖ（ｔ）が論
理しきい値電圧となる時間を求めればゲート遅延データ
５５が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜
１）を解けばよいことになる。βの値は、通常０．５が
用いられる。
理しきい値電圧となる時間を求めればゲート遅延データ
５５が得られる。すなわち、ｖ（ｔ）＝βＥ（０＜β＜
１）を解けばよいことになる。βの値は、通常０．５が
用いられる。
【００１６】
【発明が解決しようとする課題】上述したように、従来
のゲート遅延計算装置５３はπ型ＲＣモデルを用いてゲ
ート遅延を算出している。すなわち、スイッチ７２がオ
フの間（固定遅延時間Ｔ 0 まで）、抵抗値ＲS を無限大
とし、スイッチ７２がオンの間（固定遅延時間Ｔ 0 以
降）、抵抗値ＲS をＲS ，Ｔ0 決定部５８が決定した固
定値ＲS としていた。しかし、実際のゲートのソース抵
抗の抵抗値ＲS は、時間とともに変化する値である。
のゲート遅延計算装置５３はπ型ＲＣモデルを用いてゲ
ート遅延を算出している。すなわち、スイッチ７２がオ
フの間（固定遅延時間Ｔ 0 まで）、抵抗値ＲS を無限大
とし、スイッチ７２がオンの間（固定遅延時間Ｔ 0 以
降）、抵抗値ＲS をＲS ，Ｔ0 決定部５８が決定した固
定値ＲS としていた。しかし、実際のゲートのソース抵
抗の抵抗値ＲS は、時間とともに変化する値である。
【００１７】図１１は、ソース抵抗の抵抗値ＲS と時間
ｔとの関係を示す図である。グラフ８１は、従来のゲー
ト遅延計算装置５３が使用するソース抵抗の抵抗値ＲS
と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝
１．０ｎｓまでは抵抗値ＲS は無限大であり、固定遅延
時間Ｔ0 ＝１．０ｎｓ以降は一定の値となっている。ま
た、グラフ８２は、実際のゲートのソース抵抗の抵抗値
ＲS と時間ｔとの関係を示している。グラフ８２からわ
かるように、実際のゲートのソース抵抗は、時間０ｎｓ
において無限大でない所定値であり、時間とともに徐々
に減少する値である。
ｔとの関係を示す図である。グラフ８１は、従来のゲー
ト遅延計算装置５３が使用するソース抵抗の抵抗値ＲS
と時間ｔとの関係を示している。固定遅延時間Ｔ0 ＝
１．０ｎｓまでは抵抗値ＲS は無限大であり、固定遅延
時間Ｔ0 ＝１．０ｎｓ以降は一定の値となっている。ま
た、グラフ８２は、実際のゲートのソース抵抗の抵抗値
ＲS と時間ｔとの関係を示している。グラフ８２からわ
かるように、実際のゲートのソース抵抗は、時間０ｎｓ
において無限大でない所定値であり、時間とともに徐々
に減少する値である。
【００１８】図１２は、ゲートの出力電圧ｖ（ｔ）と時
間ｔとの関係を示す図である。グラフ８３は、従来のゲ
ート遅延計算装置５３が算出した出力電圧ｖ（ｔ）と時
間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０
ｎｓまでは出力電圧ｖ（ｔ）が０Ｖであり、固定遅延時
間Ｔ0 ＝１．０ｎｓ以降は（１）式に従う曲線となって
いる。また、グラフ８４は、実際のゲートの出力電圧ｖ
（ｔ）と時間ｔとの関係を示している。グラフ８４から
わかるように、実際のゲートの出力電圧ｖ（ｔ）は、時
間０ｎｓにおいて所定の値であり、時間とともに徐々に
増加する値である。
間ｔとの関係を示す図である。グラフ８３は、従来のゲ
ート遅延計算装置５３が算出した出力電圧ｖ（ｔ）と時
間ｔとの関係を示している。固定遅延時間Ｔ0 ＝１．０
ｎｓまでは出力電圧ｖ（ｔ）が０Ｖであり、固定遅延時
間Ｔ0 ＝１．０ｎｓ以降は（１）式に従う曲線となって
いる。また、グラフ８４は、実際のゲートの出力電圧ｖ
（ｔ）と時間ｔとの関係を示している。グラフ８４から
わかるように、実際のゲートの出力電圧ｖ（ｔ）は、時
間０ｎｓにおいて所定の値であり、時間とともに徐々に
増加する値である。
【００１９】このように、実際のゲートの出力電圧の変
化と、ゲート遅延計算装置５３が算出した出力電圧の変
化との間に違いが生じるのは以下の理由によるものであ
る。
化と、ゲート遅延計算装置５３が算出した出力電圧の変
化との間に違いが生じるのは以下の理由によるものであ
る。
【００２０】（１） ゲート遅延計算装置５３において
は、π型ＲＣモデルの容量素子Ｃ１およびＣ２は、固定
遅延時間Ｔ0 まで充電を行なわず、固定遅延時間Ｔ0 を
過ぎたときに充電を開始する。しかし、実際のゲートに
おいては、時間０ｎｓから充電が開始される。
は、π型ＲＣモデルの容量素子Ｃ１およびＣ２は、固定
遅延時間Ｔ0 まで充電を行なわず、固定遅延時間Ｔ0 を
過ぎたときに充電を開始する。しかし、実際のゲートに
おいては、時間０ｎｓから充電が開始される。
【００２１】（２） 固定遅延時間Ｔ0 は、実際のゲー
トのソース抵抗が十分に大きな値とみなせなくなる時間
に設定されるため、ソース抵抗が一定値に近づくよりも
早い時間が設定される。結果として、固定遅延時間Ｔ0
以降の抵抗値ＲS は、実際のゲートのソース抵抗におい
て近づく一定値よりも大きく設定されることになり、時
間の経過とともにゲート遅延計算装置５３の算出する出
力波形は実際のゲートの出力波形よりも下方にずれてい
く。その結果、ゲート遅延計算装置５３が算出した論理
しきい値電圧となる時間が、実際のゲートにおける時間
と異なったものとなる。
トのソース抵抗が十分に大きな値とみなせなくなる時間
に設定されるため、ソース抵抗が一定値に近づくよりも
早い時間が設定される。結果として、固定遅延時間Ｔ0
以降の抵抗値ＲS は、実際のゲートのソース抵抗におい
て近づく一定値よりも大きく設定されることになり、時
間の経過とともにゲート遅延計算装置５３の算出する出
力波形は実際のゲートの出力波形よりも下方にずれてい
く。その結果、ゲート遅延計算装置５３が算出した論理
しきい値電圧となる時間が、実際のゲートにおける時間
と異なったものとなる。
【００２２】この問題を解決するために、ゲート遅延計
算装置５３が算出する論理しきい値電圧となる時間が実
際のゲートにおける時間と一致するようにＲS ，Ｔ0 を
モデル化する等の工夫も考えられるが、ゲート遅延計算
装置５３が算出した出力波形の形状は、実際のゲートの
出力波形と著しく異なるため、配線遅延計算装置５４へ
正確な出力波形を送出できないという問題点が残る。
算装置５３が算出する論理しきい値電圧となる時間が実
際のゲートにおける時間と一致するようにＲS ，Ｔ0 を
モデル化する等の工夫も考えられるが、ゲート遅延計算
装置５３が算出した出力波形の形状は、実際のゲートの
出力波形と著しく異なるため、配線遅延計算装置５４へ
正確な出力波形を送出できないという問題点が残る。
【００２３】また、論理しきい値を可変として遅延計算
を行なうシステムには対応できないという問題点があ
る。
を行なうシステムには対応できないという問題点があ
る。
【００２４】本発明は、上記問題点を解決するためにな
されたものであり、請求項１に記載の発明の目的は、ゲ
ート遅延データの計算精度の向上が可能なゲート遅延計
算装置を提供することである。
されたものであり、請求項１に記載の発明の目的は、ゲ
ート遅延データの計算精度の向上が可能なゲート遅延計
算装置を提供することである。
【００２５】請求項２に記載の発明の目的は、請求項１
に記載の発明の目的に加えて、実際のゲートの出力波形
に近似した出力波形を算出可能なゲート遅延計算装置を
提供することである。
に記載の発明の目的に加えて、実際のゲートの出力波形
に近似した出力波形を算出可能なゲート遅延計算装置を
提供することである。
【００２６】請求項３に記載の発明の目的は、ゲート遅
延データの計算精度の向上が可能なゲート遅延計算方法
を提供することである。
延データの計算精度の向上が可能なゲート遅延計算方法
を提供することである。
【００２７】
【課題を解決するための手段】請求項１に記載のゲート
遅延計算装置は、ＲＣモデルのソース抵抗値を連続的な
時間の関数として表現するパラメータを予め格納するた
めの格納手段と、入力波形傾き量と出力負荷モデルとか
ら格納手段に格納されたパラメータを選択的に抽出する
ための抽出手段と、抽出手段によって抽出されたパラメ
ータによって表現されたソース抵抗値と出力負荷モデル
とに基づいてゲート遅延を算出するためのゲート遅延決
定手段とを含む。
遅延計算装置は、ＲＣモデルのソース抵抗値を連続的な
時間の関数として表現するパラメータを予め格納するた
めの格納手段と、入力波形傾き量と出力負荷モデルとか
ら格納手段に格納されたパラメータを選択的に抽出する
ための抽出手段と、抽出手段によって抽出されたパラメ
ータによって表現されたソース抵抗値と出力負荷モデル
とに基づいてゲート遅延を算出するためのゲート遅延決
定手段とを含む。
【００２８】ゲート遅延決定手段は、パラメータによっ
て連続的な時間の関数として表現されたソース抵抗値を
用いてゲート遅延を算出するので、実際のソース抵抗値
を用いて算出したゲート遅延と近似した値を算出するこ
とが可能となる。
て連続的な時間の関数として表現されたソース抵抗値を
用いてゲート遅延を算出するので、実際のソース抵抗値
を用いて算出したゲート遅延と近似した値を算出するこ
とが可能となる。
【００２９】請求項２に記載のゲート遅延計算装置は、
請求項１記載のゲート遅延計算装置であって、ゲート遅
延計算装置はさらに、抽出手段によって抽出されたパラ
メータによって表現されたソース抵抗値と出力負荷モデ
ルとに基づいて配線遅延計算装置への入力波形を決定す
るための入力波形決定手段を含む。
請求項１記載のゲート遅延計算装置であって、ゲート遅
延計算装置はさらに、抽出手段によって抽出されたパラ
メータによって表現されたソース抵抗値と出力負荷モデ
ルとに基づいて配線遅延計算装置への入力波形を決定す
るための入力波形決定手段を含む。
【００３０】入力波形決定手段は、パラメータによって
表現されたソース抵抗値を用いて入力波形を決定するた
め、実際のソース抵抗値を用いて決定した入力波形に近
似した入力波形を求めることが可能となる。
表現されたソース抵抗値を用いて入力波形を決定するた
め、実際のソース抵抗値を用いて決定した入力波形に近
似した入力波形を求めることが可能となる。
【００３１】請求項３に記載のゲート遅延計算方法は、
ＲＣモデルのソース抵抗値を連続的な時間の関数として
表現するパラメータを入力波形傾き量と出力負荷モデル
とから選択的に決定するステップと、パラメータによっ
て表現されたソース抵抗値と出力負荷モデルとに基づい
てゲート遅延を算出するステップとを含む。
ＲＣモデルのソース抵抗値を連続的な時間の関数として
表現するパラメータを入力波形傾き量と出力負荷モデル
とから選択的に決定するステップと、パラメータによっ
て表現されたソース抵抗値と出力負荷モデルとに基づい
てゲート遅延を算出するステップとを含む。
【００３２】
【発明の実施の形態】図１は、本発明のゲート遅延計算
装置の外観を示す図である。ゲート遅延計算装置は、コ
ンピュータ本体１、グラフィックディスプレイ装置２、
磁気テープ４が装着される磁気テープ装置３、キーボー
ド５、マウス６、ＣＤ−ＲＯＭ（Compact Disk-Read On
ly Memory ）８が装着されるＣＤ−ＲＯＭ装置７、およ
び通信モデム９を含む。後述するようにゲート遅延計算
プログラムは、磁気テープ４またはＣＤ−ＲＯＭ８等の
記録媒体によって供給される。ゲート遅延計算プログラ
ムはコンピュータ本体１によって実行され、操作者はグ
ラフィックディスプレイ装置２を見ながらキーボード５
またはマウス６を操作することによってゲート遅延計算
を行なう。また、ゲート遅延計算プログラムは他のコン
ピュータより通信回線を経由し、通信モデム９を介して
コンピュータ本体１に供給されてもよい。
装置の外観を示す図である。ゲート遅延計算装置は、コ
ンピュータ本体１、グラフィックディスプレイ装置２、
磁気テープ４が装着される磁気テープ装置３、キーボー
ド５、マウス６、ＣＤ−ＲＯＭ（Compact Disk-Read On
ly Memory ）８が装着されるＣＤ−ＲＯＭ装置７、およ
び通信モデム９を含む。後述するようにゲート遅延計算
プログラムは、磁気テープ４またはＣＤ−ＲＯＭ８等の
記録媒体によって供給される。ゲート遅延計算プログラ
ムはコンピュータ本体１によって実行され、操作者はグ
ラフィックディスプレイ装置２を見ながらキーボード５
またはマウス６を操作することによってゲート遅延計算
を行なう。また、ゲート遅延計算プログラムは他のコン
ピュータより通信回線を経由し、通信モデム９を介して
コンピュータ本体１に供給されてもよい。
【００３３】図２は、本発明のゲート遅延計算装置の構
成を示すブロック図である。図１に示すコンピュータ本
体１は、ＣＰＵ（Central Processing Unit ）１０、Ｒ
ＯＭ（Read Only Memory) １１、ＲＡＭ（Random Acces
s Memory）１２およびハードディスク１３を含む。ＣＰ
Ｕ１０は、グラフィックディスプレイ装置２、磁気テー
プ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置
７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２またはハー
ドディスク１３との間でデータを入出力しながら処理を
行なう。磁気テープ４またはＣＤ−ＲＯＭ８に記録され
たゲート遅延計算プログラムは、ＣＰＵ１０によって磁
気テープ装置３またはＣＤ−ＲＯＭ装置７を介して一旦
ハードディスク１３に格納される。ＣＰＵ１０は、ハー
ドディスク１３から適宜ゲート遅延計算プログラムをＲ
ＡＭ１２にロードして実行することによってゲート遅延
計算を行なう。
成を示すブロック図である。図１に示すコンピュータ本
体１は、ＣＰＵ（Central Processing Unit ）１０、Ｒ
ＯＭ（Read Only Memory) １１、ＲＡＭ（Random Acces
s Memory）１２およびハードディスク１３を含む。ＣＰ
Ｕ１０は、グラフィックディスプレイ装置２、磁気テー
プ装置３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置
７、通信モデム９、ＲＯＭ１１、ＲＡＭ１２またはハー
ドディスク１３との間でデータを入出力しながら処理を
行なう。磁気テープ４またはＣＤ−ＲＯＭ８に記録され
たゲート遅延計算プログラムは、ＣＰＵ１０によって磁
気テープ装置３またはＣＤ−ＲＯＭ装置７を介して一旦
ハードディスク１３に格納される。ＣＰＵ１０は、ハー
ドディスク１３から適宜ゲート遅延計算プログラムをＲ
ＡＭ１２にロードして実行することによってゲート遅延
計算を行なう。
【００３４】図３は、本発明の実施の形態におけるゲー
ト遅延計算装置の構成を示すブロック図である。ゲート
遅延計算装置は、ソース抵抗値ＲS を時間の関数として
表現するパラメータを予め格納するためのＲS パラメー
タ格納ファイル２４、入力波形傾き量２５と出力負荷モ
デル２６とからゲート遅延計算時に必要となるソース抵
抗値ＲS のパラメータをＲS パラメータ格納ファイル２
４から取得するためのＲS 決定部２１、ＲS パラメータ
と出力負荷モデル２６とからゲート遅延を計算するため
のゲート遅延決定部２２、配線遅延計算装置が配線遅延
を計算する際必要となる入力波形データ２８を算出する
ための入力波形決定部２３を含む。
ト遅延計算装置の構成を示すブロック図である。ゲート
遅延計算装置は、ソース抵抗値ＲS を時間の関数として
表現するパラメータを予め格納するためのＲS パラメー
タ格納ファイル２４、入力波形傾き量２５と出力負荷モ
デル２６とからゲート遅延計算時に必要となるソース抵
抗値ＲS のパラメータをＲS パラメータ格納ファイル２
４から取得するためのＲS 決定部２１、ＲS パラメータ
と出力負荷モデル２６とからゲート遅延を計算するため
のゲート遅延決定部２２、配線遅延計算装置が配線遅延
を計算する際必要となる入力波形データ２８を算出する
ための入力波形決定部２３を含む。
【００３５】図４は、本実施の形態におけるゲート遅延
計算装置の処理手順を示すフローチャートである。以
下、その処理手順を図１０に示すπ型ＲＣモデルの構成
図を適宜参照しながら説明する。ただし、本実施の形態
におけるゲート遅延計算装置は、π型ＲＣモデルのスイ
ッチ７２が常にオンになっている（固定遅延時間Ｔ0 が
常に０）として説明する。
計算装置の処理手順を示すフローチャートである。以
下、その処理手順を図１０に示すπ型ＲＣモデルの構成
図を適宜参照しながら説明する。ただし、本実施の形態
におけるゲート遅延計算装置は、π型ＲＣモデルのスイ
ッチ７２が常にオンになっている（固定遅延時間Ｔ0 が
常に０）として説明する。
【００３６】まず、ＲS 決定部２１は、入力波形傾き量
２５と出力負荷モデル２６とからソース抵抗値ＲS のパ
ラメータ（ＲS の関数の定数部分に相当する値）を決定
し、ＲS パラメータ格納ファイル２４から読出す（Ｓ
１）。ソース抵抗値の変化は、入力波形傾き量２５に大
きく依存し、ゲートの種類や出力の立上がり／立下がり
によっても異なるので、入力波形傾き量２５と出力負荷
モデル２６とからソース抵抗値の変化を決定できるよう
に予めＲS の関数の定数部分をパラメータ化し、ＲS パ
ラメータ格納ファイル２４に格納しておく。
２５と出力負荷モデル２６とからソース抵抗値ＲS のパ
ラメータ（ＲS の関数の定数部分に相当する値）を決定
し、ＲS パラメータ格納ファイル２４から読出す（Ｓ
１）。ソース抵抗値の変化は、入力波形傾き量２５に大
きく依存し、ゲートの種類や出力の立上がり／立下がり
によっても異なるので、入力波形傾き量２５と出力負荷
モデル２６とからソース抵抗値の変化を決定できるよう
に予めＲS の関数の定数部分をパラメータ化し、ＲS パ
ラメータ格納ファイル２４に格納しておく。
【００３７】たとえば、このＲS パラメータから以下の
ようなソース抵抗値ＲS の関係が求められる。
ようなソース抵抗値ＲS の関係が求められる。
【００３８】 ＲS （ｔ）＝３．３７８×１０-9×ｔ-1.311（０≦ｔ＜２．５ｎｓ）…（２） ＲS （ｔ）＝−２．００８×１０11×ｔ＋１．５６９×１０3 （２．５ｎｓ≦ ｔ）…（３） この場合、ＲS パラメータ格納ファイル２４には、上記
（２）式および（３）式における“３．３７８×１
０-9”，“−１．３１１”，“２．５ｎｓ”，“−２．
００８×１０11”，および“１．５６９×１０3 ”の５
つの値がＲS パラメータとして予め格納されている。
（２）式および（３）式における“３．３７８×１
０-9”，“−１．３１１”，“２．５ｎｓ”，“−２．
００８×１０11”，および“１．５６９×１０3 ”の５
つの値がＲS パラメータとして予め格納されている。
【００３９】次に、ゲート遅延決定部２２は時間ｔに
“０”を代入し（Ｓ２）、上記（２）式あるいは（３）
式を用いてＲS （ｔ）を算出する（Ｓ３）。そして、次
式を用いて出力波形ｖ（ｔ）を算出する。Ｅは電源電圧
とする。
“０”を代入し（Ｓ２）、上記（２）式あるいは（３）
式を用いてＲS （ｔ）を算出する（Ｓ３）。そして、次
式を用いて出力波形ｖ（ｔ）を算出する。Ｅは電源電圧
とする。
【００４０】
【数２】
【００４１】ただし、ｒ１，ｒ２およびｚ０は、（１）
式に示すものと同じとする。ゲート遅延決定部２２は、
（４）式によって算出されたｖ（ｔ）がβＥ（０＜β＜
１）と等しいか否かを判定する（Ｓ５）。ｖ（ｔ）とβ
Ｅとが等しくなければ（Ｓ５，Ｎｏ）、ｔを予め定めた
微小時間だけ増やして（Ｓ６）、ステップＳ３へ戻り以
下の処理を繰返す。また、ｖ（ｔ）とβＥとが等しけれ
ば（Ｓ５，Ｙｅｓ）、このときの時間ｔをゲート遅延デ
ータと決定する（Ｓ７）。ゲート遅延を計算する際βの
値は通常０．５が用いられる。
式に示すものと同じとする。ゲート遅延決定部２２は、
（４）式によって算出されたｖ（ｔ）がβＥ（０＜β＜
１）と等しいか否かを判定する（Ｓ５）。ｖ（ｔ）とβ
Ｅとが等しくなければ（Ｓ５，Ｎｏ）、ｔを予め定めた
微小時間だけ増やして（Ｓ６）、ステップＳ３へ戻り以
下の処理を繰返す。また、ｖ（ｔ）とβＥとが等しけれ
ば（Ｓ５，Ｙｅｓ）、このときの時間ｔをゲート遅延デ
ータと決定する（Ｓ７）。ゲート遅延を計算する際βの
値は通常０．５が用いられる。
【００４２】図５は、本実施の形態におけるゲート遅延
計算装置によって算出されたソース抵抗値ＲS （ｔ）と
時間ｔとの関係を示す図である。本実施の形態における
ゲート遅延計算装置によって算出されたＲS （ｔ）のグ
ラフ３１が、実際のソース抵抗のグラフ８２とよく一致
していることがわかる。
計算装置によって算出されたソース抵抗値ＲS （ｔ）と
時間ｔとの関係を示す図である。本実施の形態における
ゲート遅延計算装置によって算出されたＲS （ｔ）のグ
ラフ３１が、実際のソース抵抗のグラフ８２とよく一致
していることがわかる。
【００４３】また、図６は、本実施の形態におけるゲー
ト遅延計算装置によって算出された出力波形ｖ（ｔ）と
時間ｔとの関係を示す図である。本実施の形態における
ゲート遅延計算装置によって算出されたｖ（ｔ）のグラ
フ３２が、実際のゲートの出力波形のグラフ８４によく
一致していることがわかる。
ト遅延計算装置によって算出された出力波形ｖ（ｔ）と
時間ｔとの関係を示す図である。本実施の形態における
ゲート遅延計算装置によって算出されたｖ（ｔ）のグラ
フ３２が、実際のゲートの出力波形のグラフ８４によく
一致していることがわかる。
【００４４】入力波形決定部２３は、図４のフローチャ
ートに示す処理を用いることによって入力波形データ２
８を決定することが可能である。すなわち、ステップＳ
５におけるβの値を０．１としてゲート遅延データｔ１
を決定する。そして、ステップＳ５におけるβの値を
０．９としてゲート遅延データｔ２を決定した後、この
ｔ２とｔ１との差を求める。この差が入力波形データと
なる。入力波形決定部２３は、求められた入力波形デー
タ２８を配線遅延計算装置へ送出する。
ートに示す処理を用いることによって入力波形データ２
８を決定することが可能である。すなわち、ステップＳ
５におけるβの値を０．１としてゲート遅延データｔ１
を決定する。そして、ステップＳ５におけるβの値を
０．９としてゲート遅延データｔ２を決定した後、この
ｔ２とｔ１との差を求める。この差が入力波形データと
なる。入力波形決定部２３は、求められた入力波形デー
タ２８を配線遅延計算装置へ送出する。
【００４５】以上説明したように、本実施の形態におけ
るゲート遅延計算装置によれば、ＲＣモデルのソース抵
抗値を時間の関数として表現するためのパラメータを用
いて算出するようにしたので、実際のソース抵抗値の波
形によく一致するという効果を奏する。したがって、ゲ
ート遅延の計算精度が向上し、実際のゲートの出力波形
によく一致した出力波形を配線遅延計算装置へ送出する
ことが可能となる。
るゲート遅延計算装置によれば、ＲＣモデルのソース抵
抗値を時間の関数として表現するためのパラメータを用
いて算出するようにしたので、実際のソース抵抗値の波
形によく一致するという効果を奏する。したがって、ゲ
ート遅延の計算精度が向上し、実際のゲートの出力波形
によく一致した出力波形を配線遅延計算装置へ送出する
ことが可能となる。
【００４６】
【発明の効果】請求項１におけるゲート遅延計算装置に
よれば、ＲＣモデルのソース抵抗値を時間の関数として
表現するためのパラメータを用いて算出した後ゲート遅
延を算出するので、計算精度の向上が可能となった。
よれば、ＲＣモデルのソース抵抗値を時間の関数として
表現するためのパラメータを用いて算出した後ゲート遅
延を算出するので、計算精度の向上が可能となった。
【００４７】請求項２におけるゲート遅延計算装置によ
れば、請求項１の効果に加えて、ＲＣモデルのソース抵
抗値を時間の関数として表現するためのパラメータを用
いて算出した後、出力波形を算出するので実際のゲート
の出力波形に近似した出力波形を配線遅延計算装置へ送
出することが可能となった。
れば、請求項１の効果に加えて、ＲＣモデルのソース抵
抗値を時間の関数として表現するためのパラメータを用
いて算出した後、出力波形を算出するので実際のゲート
の出力波形に近似した出力波形を配線遅延計算装置へ送
出することが可能となった。
【００４８】請求項３におけるゲート遅延計算方法によ
れば、ＲＣモデルのソース抵抗値を時間の関数として表
現するためのパラメータを用いて算出した後ゲート遅延
を算出するので、計算精度の向上が可能となった。
れば、ＲＣモデルのソース抵抗値を時間の関数として表
現するためのパラメータを用いて算出した後ゲート遅延
を算出するので、計算精度の向上が可能となった。
【図１】 本発明のゲート遅延計算装置の外観を示す図
である。
である。
【図２】 本発明のゲート遅延計算装置のハードウェア
構成を示すブロック図である。
構成を示すブロック図である。
【図３】 本発明の実施の形態におけるゲート遅延計算
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【図４】 本実施の形態におけるゲート遅延計算装置の
処理手順を示すフローチャートである。
処理手順を示すフローチャートである。
【図５】 本実施の形態におけるゲート遅延計算装置に
よって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの
関係を示す図である。
よって算出されたソース抵抗値ＲS （ｔ）と時間ｔとの
関係を示す図である。
【図６】 本実施の形態におけるゲート遅延計算装置に
よって算出された出力波形ｖ（ｔ）と時間ｔとの関係を
示す図である。
よって算出された出力波形ｖ（ｔ）と時間ｔとの関係を
示す図である。
【図７】 従来の遅延計算装置の構成を示すブロック図
である。
である。
【図８】 遅延計算装置がゲート遅延データおよび配線
遅延データを算出する回路の一例を示す模式図である。
遅延データを算出する回路の一例を示す模式図である。
【図９】 従来のゲート遅延計算装置の構成をより詳細
に示すブロック図である。
に示すブロック図である。
【図１０】 出力負荷モデルとして一般に使用されてい
るπ型ＲＣモデルの構成を示す図である。
るπ型ＲＣモデルの構成を示す図である。
【図１１】 従来のゲート遅延計算装置における、ソー
ス抵抗の抵抗値ＲSと時間ｔとの関係を示す図である。
ス抵抗の抵抗値ＲSと時間ｔとの関係を示す図である。
【図１２】 従来のゲート遅延計算装置における、ゲー
トの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図であ
る。
トの出力電圧ｖ（ｔ）と時間ｔとの関係を示す図であ
る。
１ コンピュータ本体、２ グラフィックディスプレイ
装置、３ 磁気テープ装置、４ 磁気テープ、５ キー
ボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ
−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯ
Ｍ、１２ ＲＡＭ、１３ ハードディスク装置、２１
ＲS 決定部、２２ ゲート遅延決定部、２３ 入力波形
決定部、２４ ＲS パラメータ格納ファイル。
装置、３ 磁気テープ装置、４ 磁気テープ、５ キー
ボード、６ マウス、７ ＣＤ−ＲＯＭ装置、８ ＣＤ
−ＲＯＭ、９ 通信モデム、１０ ＣＰＵ、１１ ＲＯ
Ｍ、１２ ＲＡＭ、１３ ハードディスク装置、２１
ＲS 決定部、２２ ゲート遅延決定部、２３ 入力波形
決定部、２４ ＲS パラメータ格納ファイル。
Claims (3)
- 【請求項１】 ＲＣモデルのソース抵抗値を連続的な時
間の関数として表現するパラメータを予め格納するため
の格納手段と、 入力波形傾き量と出力負荷モデルとから前記格納手段に
格納されたパラメータを選択的に抽出するための抽出手
段と、 前記抽出手段によって抽出されたパラメータによって表
現されたソース抵抗値と前記出力負荷モデルとに基づい
てゲート遅延を算出するためのゲート遅延決定手段とを
含むゲート遅延計算装置。 - 【請求項２】 前記ゲート遅延計算装置はさらに、前記
抽出手段によって抽出されたパラメータによって表現さ
れたソース抵抗値と前記出力負荷モデルとに基づいて配
線遅延計算装置への入力波形を決定するための入力波形
決定手段を含む、請求項１記載のゲート遅延計算装置。 - 【請求項３】 ＲＣモデルのソース抵抗値を連続的な時
間の関数として表現するパラメータを入力波形傾き量と
出力負荷モデルとから選択的に決定するステップと、 前記パラメータによって表現されたソース抵抗値と前記
出力負荷モデルとに基づいてゲート遅延を算出するステ
ップとを含むゲート遅延計算方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04908697A JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
| US08/915,079 US6510404B1 (en) | 1997-03-04 | 1997-08-20 | Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value |
| US10/133,672 US20020156610A1 (en) | 1997-03-04 | 2002-04-29 | Gate delay calculation apparatus and method thereof using parameter expressing RC model source resistance value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04908697A JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10247205A true JPH10247205A (ja) | 1998-09-14 |
| JP3925980B2 JP3925980B2 (ja) | 2007-06-06 |
Family
ID=12821295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04908697A Expired - Fee Related JP3925980B2 (ja) | 1997-03-04 | 1997-03-04 | ゲート遅延計算装置およびゲート遅延計算方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6510404B1 (ja) |
| JP (1) | JP3925980B2 (ja) |
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|---|---|---|---|---|
| JP2001101258A (ja) * | 1999-10-04 | 2001-04-13 | Hitachi Ltd | 配線部における有効負荷容量算出方法及び電子回路の遅延時間算出方法 |
| JP3628973B2 (ja) * | 2001-03-21 | 2005-03-16 | 株式会社日立製作所 | 半導体装置の設計方法 |
| US20040073418A1 (en) * | 2002-10-10 | 2004-04-15 | International Business Machines Corporation | Method and system for modeling of effective capacitance in logic circuits |
| US7043709B2 (en) * | 2003-08-11 | 2006-05-09 | Synopsys, Inc. | Method and apparatus for determining gate-level delays in an integrated circuit |
| US7254788B2 (en) * | 2004-10-29 | 2007-08-07 | Synopsys, Inc. | Nonlinear driver model for multi-driver systems |
| JP5262985B2 (ja) * | 2009-05-19 | 2013-08-14 | 富士通株式会社 | 遅延故障検査プログラム、遅延故障検査装置、および遅延故障検査方法 |
| CN108802262B (zh) * | 2018-06-19 | 2020-08-07 | 南开大学 | 基于在线多组分数据的目标因子转换-pmf源解析方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617325A (en) * | 1990-06-22 | 1997-04-01 | Vlsi Technology, Inc. | Method for estimating interconnect delays in integrated circuits |
| JP2854733B2 (ja) * | 1991-08-23 | 1999-02-03 | 三菱電機株式会社 | 遅延時間計算装置及び遅延時間計算方法 |
| JPH05108753A (ja) | 1991-10-21 | 1993-04-30 | Oki Electric Ind Co Ltd | 論理シミユレーシヨン方式 |
| US5548526A (en) * | 1992-03-11 | 1996-08-20 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits |
| US5559715A (en) * | 1992-03-11 | 1996-09-24 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits which takes into account process, temperature and power supply variations |
| US5379231A (en) * | 1992-05-29 | 1995-01-03 | University Of Texas System | Method and apparatus for simulating a microelectric interconnect circuit |
| US5475605A (en) | 1994-05-26 | 1995-12-12 | Cadence Design Systems, Inc. | Timing analysis for logic optimization using target library delay values |
| US5841672A (en) * | 1996-02-13 | 1998-11-24 | Vlsi Technology, Inc. | Method and apparatus for verifying signal timing of electrical circuits |
| JPH1049561A (ja) * | 1996-08-07 | 1998-02-20 | Mitsubishi Electric Corp | 信号遅延計算方法 |
-
1997
- 1997-03-04 JP JP04908697A patent/JP3925980B2/ja not_active Expired - Fee Related
- 1997-08-20 US US08/915,079 patent/US6510404B1/en not_active Expired - Fee Related
-
2002
- 2002-04-29 US US10/133,672 patent/US20020156610A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020156610A1 (en) | 2002-10-24 |
| JP3925980B2 (ja) | 2007-06-06 |
| US6510404B1 (en) | 2003-01-21 |
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