JP3003645B2 - 論理シミュレーション方法及びその制御プログラムを記録した記録媒体 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理シミュレーショ
ン方法及びその制御プログラムを記録した記録媒体に関
し、特にプルアップ抵抗またはプルダウン抵抗を有する
場合の論理シミュレーション方法に関する。

【０００２】

【従来の技術】従来、論理シミュレーション方法では、
シミュレーションの対象となるトライステートバッファ
にプルアップ抵抗が付加されている場合、そのトライス
テート出力において、コントロール信号がオフに変化し
た時にトライステート出力の論理状態に関わらず、論理
ｗｅａｋ１（論理１近傍の値）またはハイインピーダン
ス（以下、論理Ｚとする）を出力している。

【０００３】また同様に、トライステートバッファにプ
ルダウン抵抗が付加されている場合、そのトライステー
ト出力において、コントロール信号がオフに変化した時
にトライステート出力の論理状態に関わらず、論理ｗｅ
ａｋ０（論理０近傍の値）または論理Ｚを出力してい
る。

【０００４】

【発明が解決しようとする課題】上述した従来の論理シ
ミュレーション方法では、プルアップ抵抗の付いたトラ
イステート出力端子が論理０の状態で、コントロール信
号がオフに変化した論理値が論理ｗｅａｋ１へと変化す
る場合、論理ｗｅａｋ１への遷移時間が、プルアップ抵
抗が付加されたトライステート出力端子に付加された負
荷容量に応じて増大し、通常の論理０から論理１への遅
延時間に比べて大きくなってしまう。

【０００５】しかしながら、一般的に遅延情報ファイル
あるいはシミュレーションライブラリでは論理ｗｅａｋ
１への遷移に対する遅延値を表現することができないた
め、論理シミュレータは論理１または論理１への遷移時
間を代用している。

【０００６】同様に、プルダウン抵抗の付いたトライス
テート出力端子が論理１の状態で、コントロール信号が
オフに変化した論理値が論理ｗｅａｋ０へと変化する場
合、論理ｗｅａｋ０への遷移時間は、プルダウン抵抗が
付加されたトライステート出力端子に付加された負荷容
量に応じて増大し、通常の論理１から論理０への遅延時
間に比べて大きくなってしまう。

【０００７】しかしながら、一般的に遅延情報ファイル
あるいはシミュレーションライブラリでは論理ｗｅａｋ
０への遷移に対する遅延値を表現することができないた
め、論理シミュレータは論理０または論理０への遷移時
間を代用している。

【０００８】そのため、不正な論理が回路中に伝搬さ
れ、ユーザ側で行うシミュレーションでは論理エラーを
発生しなかった回路が、製造時のテストで論理エラーを
発生し、開発納期が遅れてしまうことがある。

【０００９】すなわち、従来の論理シミュレーション方
法ではプルアップ抵抗あるいはプルダウン抵抗が付加さ
れた端子が実デバイス上で遷移する遅延時間を、シミュ
レーション上で正確に表現することが困難である。ま
た、プルアップ抵抗あるいはプルダウン抵抗が付加され
た端子が実デバイス上で遷移する間の論理を正しく表現
することが困難である。

【００１０】そこで、本発明の目的は上記の問題点を解
消し、外部負荷容量の影響を受けずに、より安全なシミ
ュレーションを実行することができ、実製品でのトラブ
ル率を低減することができる論理シミュレーション方法
及びその制御プログラムを記録した記録媒体を提供する
ことにある。

【００１１】

【課題を解決するための手段】本発明による論理シミュ
レーション方法は、プルアップ抵抗及びプルダウン抵抗
のうちの一方が接続されているトライステート出力回路
の論理シミュレーションを行う論理シミュレーション方
法であって、前記プルアップ抵抗及び前記プルダウン抵
抗のうちのいずれが付加されているかを判定するステッ
プと、前記トライステート出力回路へのコントロール信
号がオフに変化する直前の前記トライステート出力回路
の出力端子の論理値を判定するステップと、それらの判
定結果に応じて前記トライステート出力回路の出力端子
における変化後の論理値を決定するステップとを備えて
いる。

【００１２】本発明による論理シミュレーション制御プ
ログラムを記録した記録媒体は、プルアップ抵抗及びプ
ルダウン抵抗のうちの一方が接続されているトライステ
ート出力回路の論理シミュレーションを行う論理シミュ
レーション制御プログラムを記録した記録媒体であっ
て、前記論理シミュレーション制御プログラムは前記論
理シミュレーションを実行する実行手段に、前記プルア
ップ抵抗及び前記プルダウン抵抗のうちのいずれが付加
されているかを判定させ、前記トライステート出力回路
へのコントロール信号がオフに変化する直前の前記トラ
イステート出力回路の出力端子の論理値を判定させ、そ
れらの判定結果に応じて前記トライステート出力回路の
出力端子における変化後の論理値を決定させている。

【００１３】すなわち、本発明の論理シミュレーション
方法では、プルアップ抵抗が付加されている場合、コン
トロール信号がオフに変化する直前のトライステート出
力端子の論理値に応じて、トライステート出力の変化後
の論理値を決定している。

【００１４】より具体的には、コントロール信号がオフ
に変化する時のトライステート出力信号の出力論理を検
知し、コントロール信号の変化前の論理が論理１の時に
変化後の出力値を論理ｗｅａｋ１（論理１近傍の値）と
し、コントロール信号の変化前の論理が論理０の時に変
化後の出力値をハイインピーダンス（以下、論理Ｚとす
る）とする。

【００１５】また同様に、プルダウン抵抗が付加されて
いる場合、コントロール信号がオフに変化する直前のト
ライステート出力端子の論理値に応じて、トライステー
ト出力の変化後の論理値を決定する。

【００１６】より具体的には、コントロール信号がオフ
に変化する時のトライステート出力信号の出力論理を検
知し、コントロール信号の変化前の論理が論理０の時に
変化後の出力値を論理ｗｅａｋ０（論理０近傍の値）に
し、コントロール信号の変化前の論理が論理１の時、変
化後の出力値を論理Ｚとする。

【００１７】これによって、プルアップ抵抗またはプル
ダウン抵抗が付加された端子の論理が論理ｗｅａｋ１ま
たは論理ｗｅａｋ０に変化する場合、その正確な遅延時
間を遅延値として表現することなく、負荷容量に依存し
て論理シミュレーション結果が変化することを防ぐこと
が可能になる。

【００１８】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
論理シミュレーション方法の動作を示すフローチャート
である。この図１を用いて本発明の一実施例による論理
シミュレーション方法の動作について説明する。

【００１９】本発明の一実施例による論理シミュレーシ
ョン方法では、まず、論理シミュレーションを制御する
制御部（図示せず）がシミュレーションの対象ブロック
の入力信号が変化したかどうかを判定し（図１ステップ
Ｓ１）、入力信号が変化していなければ、対象ブロック
に前の値を保持させる。

【００２０】この場合、対象ブロックの入力信号が変化
していれば、制御部はその対象ブロックがプルアップ抵
抗またはプルダウン抵抗付きのブロックか否かを判定す
る（図１ステップＳ２）。制御部はその対象ブロックが
プルアップ抵抗またはプルダウン抵抗付きのブロックで
なければ、ブロック固有の論理演算を行わせる（図１ス
テップＳ９）。よって、対象ブロックの出力はその演算
結果にしたがって論理１、論理０、論理Ｘ（出力値が不
定）、ハイインピーダンス（以下、論理Ｚとする）、論
理ｗｅａｋ１（論理１近傍の値）、論理ｗｅａｋ０（論
理０近傍の値）となる。

【００２１】制御部はその対象ブロックがプルアップ抵
抗またはプルダウン抵抗付きのブロックであれば、対象
ブロックへのコントロール信号が変化したかどうかを判
定する（図１ステップＳ３）。制御部は対象ブロックへ
のコントロール信号が変化していなければ、ブロック固
有の論理演算を行わせる（図１ステップＳ９）。よっ
て、対象ブロックの出力はその演算結果にしたがって論
理１、論理０、論理Ｘ、論理Ｚ、論理ｗｅａｋ１、論理
ｗｅａｋ０となる。

【００２２】制御部は対象ブロックへのコントロール信
号が変化していれば、そのコントロール信号の論理を判
定する（図１ステップＳ４）。制御部はコントロール信
号がオンであれば、ブロック固有の論理演算を行わせる
（図１ステップＳ９）。よって、対象ブロックの出力は
その演算結果にしたがって論理１、論理０、論理Ｘ、論
理Ｚとなる。

【００２３】制御部はコントロール信号がオフであれ
ば、トライステート端子の現在の出力値を取得し（図１
ステップＳ５）、対象ブロックがプルアップ抵抗付きの
ブロックか否かを判定する（図１ステップＳ６）。制御
部は対象ブロックがプルアップ抵抗付きのブロックであ
れば、トライステート端子の論理を判定する（図１ステ
ップＳ７）。制御部はトライステート端子が論理１であ
れば、対象ブロックの出力値を論理ｗｅａｋ１とする。
また、制御部はトライステート端子が論理０であれば、
対象ブロックの出力値を論理Ｚとする。

【００２４】一方、制御部は対象ブロックがプルアップ
抵抗付きのブロックでなければ、トライステート端子の
論理を判定する（図１ステップＳ８）。制御部はトライ
ステート端子が論理１であれば、対象ブロックの出力値
を論理Ｚとする。また、制御部はトライステート端子が
論理０であれば、対象ブロックの出力値を論理ｗｅａｋ
０とする。

【００２５】ここで、上記の各処理をプログラムとして
フロッピディスクやＲＯＭ（リードオンリメモリ）等の
記録媒体に記録しておき、その記録媒体の内容を基に論
理シミュレータ（図示せず）で上記の処理動作を実行さ
せるようにすることも可能である。

【００２６】図２（ａ）はプルアップ抵抗付きトライス
テート論理出力回路の構成を示す図であり、図２（ｂ）
は図２（ａ）のトライステート論理出力回路をシミュレ
ーションした時の結果を示す図である。

【００２７】図２（ａ）において、プルアップ抵抗付き
トライステート論理出力回路はトライステート論理出力
セル１１と、次段の論理セル１２と、プルアップ抵抗１
３と、負荷容量１４とから構成されている。また、図２
（ｂ）において、Ｄはトライステート論理出力セル１１
のデータ入力端子、ＣＮＴはトライステート論理出力セ
ル１１のコントロール信号入力端子、Ｙ０はトライステ
ート出力端子、Ｙ１は出力端子を夫々示している。

【００２８】図２（ｂ）に示すシミュレーション結果に
おいて、端子Ｙ０が論理０の状態で、端子ＣＮＴがオ
フ、すなわちコントロール信号が論理０に変化した時
（パターン＃１→パターン＃２）、端子Ｙ０にはプルア
ップ抵抗１３が接続されているが、端子Ｙ０に接続され
る負荷容量１４の値によってハイインピーダンス状態か
ら論理ｗｅａｋ１に充電されるまで、数百ｎｓから数μ
ｓに渡る広い範囲で変化しうる。

【００２９】この場合、論理ｗｅａｋ１を出力すると、
周波数によっては論理シミュレーションの結果が変化す
る。そのため、負荷容量１４を無限大と仮定し、端子Ｙ
０の出力を論理Ｚとする。すなわち、制御部は対象ブロ
ックであるトライステート論理出力回路がプルアップ抵
抗付きでかつ端子ＣＮＴがオフ、端子Ｙ０が論理０の状
態なので（図１ステップＳ１〜Ｓ７）、トライステート
論理出力回路の出力値を論理Ｚとする［図２（ｂ）参
照］。

【００３０】その際、トライステート論理出力回路内部
には端子Ｙ１を通して論理Ｘが伝搬される。論理シミュ
レーションで実行する際に論理Ｘが伝搬されていても、
論理エラーが発生しない場合、このトライステート論理
出力回路の製造テストで実際には論理ｗｅａｋ１に変化
したとしても、論理エラーは発生しない。

【００３１】一方、端子Ｙ０が論理１の状態で、端子Ｃ
ＮＴがオフ、すなわちコントロール信号が論理０に変化
した時（パターン＃４→パターン＃５）、電圧レベルが
多少下がるが、閾値電圧以下に下がることはないので、
端子Ｙ０の出力値を論理ｗｅａｋ１とする。つまり、制
御部は対象ブロックであるトライステート論理出力回路
がプルアップ抵抗付きでかつ端子ＣＮＴがオフ、端子Ｙ
０が論理１の状態なので（図１ステップＳ１〜Ｓ７）、
トライステート論理出力回路の出力値を論理ｗｅａｋ１
とする［図２（ｂ）参照］。

【００３２】また、端子ＣＮＴが変化せず、端子Ｄが変
化した場合（パターン＃２→パターン＃３）（図１ステ
ップＳ１）、制御部はトライステート論理出力回路に前
の値を保持させるため、トライステート論理出力回路は
論理Ｚを保持する。

【００３３】さらに、端子ＣＮＴがオン、すなわちコン
トロール信号が論理１に変化した時（パターン＃３→パ
ターン＃４）（図１ステップＳ１〜Ｓ４）、制御部はト
ライステート論理出力回路に固有の論理演算を行わせる
ため（図１ステップＳ９）、トライステート論理出力回
路は論理１を出力する。

【００３４】図３（ａ）はプルダウン抵抗付きトライス
テート論理出力回路の構成を示す図であり、図３（ｂ）
は図３（ａ）のトライステート論理出力回路をシミュレ
ーションした時の結果を示す図である。

【００３５】図３（ａ）において、プルダウン抵抗付き
トライステート論理出力回路はトライステート論理出力
セル１１と、次段の論理セル１２と、プルダウン抵抗１
５と、負荷容量１４とから構成されている。また、図３
（ｂ）において、Ｄはトライステート論理出力セル１１
のデータ入力端子、ＣＮＴはコントロール信号入力端
子、Ｙ０はトライステート論理出力端子、Ｙ１は出力端
子を夫々示している。

【００３６】図３（ｂ）に示すシミュレーション結果に
おいて、端子Ｙ０が論理０の状態で、端子ＣＮＴがオ
フ、すなわちコントロール信号が論理０に変化した時
（パターン＃１→パターン＃２）、電圧レベルが多少上
がるが、閾値電圧以上に上がることはない。したがっ
て、この時の端子Ｙ０の出力値を論理ｗｅａｋ０とす
る。すなわち、制御部は対象ブロックであるトライステ
ート論理出力回路がプルダウン抵抗付きでかつ端子ＣＮ
Ｔがオフ、端子Ｙ０が論理０の状態なので（図１ステッ
プＳ１〜Ｓ６，Ｓ８）、トライステート論理出力回路の
出力値を論理ｗｅａｋ０とする［図３（ｂ）参照］。

【００３７】一方、端子Ｙ０が論理１の状態で、端子Ｃ
ＮＴがオフ、すなわちコントロール信号が論理０に変化
した時（パターン＃４→パターン＃５）、端子Ｙ０には
プルダウン抵抗１５が接続されているが、端子Ｙ０に接
続される負荷容量１４の値によってハイインピーダンス
状態から論理ｗｅａｋ０に変化するまで、数百ｎｓから
数μｓに渡る広い範囲で変化しうる。

【００３８】この場合、論理ｗｅａｋ０を出力すると、
周波数によっては論理シミュレーションの結果が変化す
る。そのため、負荷容量１４を無限大と仮定し、端子Ｙ
０の出力を論理Ｚとする。すなわち、制御部は対象ブロ
ックであるトライステート論理出力回路がプルダウン抵
抗付きでかつ端子ＣＮＴがオフ、端子Ｙ０が論理１の状
態なので（図１ステップＳ１〜Ｓ６，Ｓ８）、トライス
テート論理出力回路の出力値を論理Ｚとする［図３
（ｂ）参照］。

【００３９】その際、トライステート論理出力回路回路
内部には端子Ｙ１を通して論理Ｘが伝搬される。論理シ
ミュレーションで実行する際に論理Ｘが伝搬されても、
論理エラーが発生しない場合、製造テストで実際には論
理ｗｅａｋ０に変化したとしても、論理エラーは発生し
ない。

【００４０】また、端子ＣＮＴが変化せず、端子Ｄが変
化した場合（パターン＃２→パターン＃３）（図１ステ
ップＳ１）、制御部はトライステート論理出力回路に前
の値を保持させるため、トライステート論理出力回路は
論理ｗｅａｋ０を保持する。

【００４１】さらに、端子ＣＮＴがオン、すなわちコン
トロール信号が論理１に変化した時（パターン＃３→パ
ターン＃４）（図１ステップＳ１〜Ｓ４）、制御部はト
ライステート論理出力回路に固有の論理演算を行わせる
ため（図１ステップＳ９）、トライステート論理出力回
路は論理１を出力する。

【００４２】図４（ａ）はプルアップ抵抗付きトライス
テート論理出力回路のモデルを示す図であり、図４
（ｂ）は図４（ａ）のプルアップ抵抗付きトライステー
ト論理出力回路をビヘイビア記述でモデリングした例を
示す図である。

【００４３】図４（ｂ）はハードウェア記述言語の１つ
である“ＶＨＤＬ”すなわち“ＶＨＳＩＣ Ｈａｒｄｗ
ａｒｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｌａｎｇｕａｇ
ｅＩＥＥＥ Ｓｔａｎｄａｒｄ １０７６−１９８７”
に基づいて、ビヘイビア記述でプルアップ抵抗付きトラ
イステート論理出力回路のモデルを実現した例である。
図４（ａ）おいて、２１はトライステート論理出力セ
ル、２２はプルアップ抵抗を夫々示している。

【００４４】端子Ｄ及び端子ＣＴＬが変化した時に、ｂ
ｅｇｉｎ以下の処理を行う［図４（ｂ）の２３参照］。
その場合、端子ＣＴＬが論理１の場合には端子Ｄの値を
端子Ｙに出力する［図４（ｂ）の２４参照］。

【００４５】端子ＣＴＬが論理１以外の時［図４（ｂ）
の２５参照］、端子Ｙの値が論理１の場合、端子Ｙに論
理ｗｅａｋ１を出力する［図４（ｂ）の２６参照］。こ
こで、Ｈと示されている論理はＶＨＤＬの仕様上、論理
ｗｅａｋ１を示す。

【００４６】端子ＣＴＬが論理１以外で端子Ｙの論理値
が論理１以外の場合、端子Ｙに論理Ｚを出力する［図４
（ｂ）の２７参照］。

【００４７】図５（ａ）はプルダウン抵抗付きトライス
テート論理出力回路のモデルを示す図であり、図５
（ｂ）は図５（ａ）のプルダウン抵抗付きトライステー
ト論理出力回路をテーブル形式でモデリングした例を示
す図である。

【００４８】図５（ｂ）はテーブル形式でライブラリを
定義する場合の記述例で、特定のライブラリの例ではな
いが、同様の記述能力を持つライブラリに応用可能であ
る。図５（ａ）において、３１はトライステート論理出
力セル、３２はプルダウン抵抗を夫々示している。ま
た、図５（ｂ）に示すテーブル中のＤ，ＣＴＬは入力端
子、Ｙ０はトライステート端子の直前の出力値、Ｙ０＋
ｎは入力信号の変化によりＹ０が次に取り得る論理値を
示している。

【００４９】端子ＣＴＬが論理１の場合には端子Ｙ０の
直前の出力値に関わらず、端子Ｄの値を端子Ｙ０に出力
する［図５（ｂ）の３３参照］。端子Ｙ０の直前の出力
値が論理０だった場合、端子Ｙ０に論理ｗｅａｋ０を出
力する［図５（ｂ）の３４参照］。

【００５０】端子Ｙ０の直前の出力値が論理１だった場
合、端子Ｙ０に論理Ｚを出力する［図５（ｂ）の３５参
照］。端子ＣＴＬが論理０の時、端子Ｄの変化に関わら
ず、端子Ｙ０の前の値を保持する［図５（ｂ）の３６参
照］。

【００５１】上記の記述例の他にも、ａｎｄ，ｏｒ，ｂ
ｕｆ，ｉｎｖ，ｂｕｆｉｆ等の論理プリミティブまたは
論理関数を具備したシミュレーションライブラリフォー
マット、またはシミュレータそのものの機能への応用も
可能である。

【００５２】このように、プルアップ抵抗１３，２２が
付加されている場合、コントロール信号がオフに変化す
る直前のトライステート出力端子Ｙ０の論理値に応じ
て、トライステート出力の変化後の論理値を決定し、プ
ルダウン抵抗１５，３２が付加されている場合、コント
ロール信号がオフに変化する直前のトライステート出力
端子Ｙ０の論理値に応じて、トライステート出力の変化
後の論理値を決定することによって、負荷容量１４の変
化によって論理シミュレータの結果が変化しないので、
論理シミュレーション結果と製造検査時の検査結果との
不一致を防ぐことができる。これによって、原因究明の
ための調査、論理検証のやり直しによる製品の出荷の遅
れを防ぐことができる。

【００５３】

【発明の効果】以上説明したように本発明によれば、プ
ルアップ抵抗及びプルダウン抵抗のうちの一方が接続さ
れているトライステート出力回路の論理シミュレーショ
ンを行う論理シミュレーション方法において、プルアッ
プ抵抗及びプルダウン抵抗のうちのいずれが付加されて
いるかを判定するとともに、トライステート出力回路へ
のコントロール信号がオフに変化する直前のトライステ
ート出力回路の出力端子の論理値を判定し、それらの判
定結果に応じてトライステート出力回路の出力端子にお
ける変化後の論理値を決定することによって、外部負荷
容量の影響を受けずに、より安全なシミュレーションを
実行することができ、実製品でのトラブル率を低減する
ことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による論理シミュレーション
方法の動作を示すフローチャートである。

【図２】（ａ）はプルアップ抵抗付きトライステート論
理出力回路の構成を示す図、（ｂ）は（ａ）のトライス
テート論理出力回路をシミュレーションした時の結果を
示す図である。

【図３】（ａ）はプルダウン抵抗付きトライステート論
理出力回路の構成を示す図、（ｂ）は（ａ）のトライス
テート論理出力回路をシミュレーションした時の結果を
示す図である。

【図４】（ａ）はプルアップ抵抗付きトライステート論
理出力回路のモデルを示す図、（ｂ）は（ａ）のプルア
ップ抵抗付きトライステート論理出力回路をビヘイビア
記述でモデリングした例を示す図である。

【図５】（ａ）はプルダウン抵抗付きトライステート論
理出力回路のモデルを示す図、（ｂ）は（ａ）のプルダ
ウン抵抗付きトライステート論理出力回路をテーブル形
式でモデリングした例を示す図である。

【符号の説明】

１１，２１，３１ トライステート出力論理セル １２ 次段の論理セル １３，２２ プルアップ抵抗 １４ 負荷容量 １５，３２ プルダウン抵抗

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 H03K 19/00 G06F 11/25 G01R 31/28

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 プルアップ抵抗及びプルダウン抵抗のう
   ちの一方が接続されているトライステート出力回路の論
   理シミュレーションを行う論理シミュレーション方法で
   あって、前記プルアップ抵抗及び前記プルダウン抵抗の
   うちのいずれが付加されているかを判定するステップ
   と、前記トライステート出力回路へのコントロール信号
   がオフに変化する直前の前記トライステート出力回路の
   出力端子の論理値を判定するステップと、それらの判定
   結果に応じて前記トライステート出力回路の出力端子に
   おける変化後の論理値を決定するステップとを有するこ
   とを特徴とする論理シミュレーション方法。
2. 【請求項２】 前記変化後の論理値を決定するステップ
   は、前記プルアップ抵抗が付加されていると判定された
   際に、前記トライステート出力回路の出力端子の出力が
   論理０の状態でかつ前記コントロール信号がオフする時
   の論理値をハイインピーダンス状態とし、前記トライス
   テート出力回路の出力端子の出力が論理１の状態でかつ
   前記コントロール信号がオフする時の論理値を論理１近
   傍の値とするよう決定することを特徴とする請求項１記
   載の論理シミュレーション方法。
3. 【請求項３】 前記変化後の論理値を決定するステップ
   は、前記プルダウン抵抗が付加されていると判定された
   際に、前記トライステート出力回路の出力端子の出力が
   論理１の状態でかつ前記コントロール信号がオフする時
   の論理値をハイインピーダンス状態とし、前記トライス
   テート出力回路の出力端子の出力が論理０の状態でかつ
   前記コントロール信号がオフする時の論理値を論理０近
   傍の値とするよう決定することを特徴とする請求項１ま
   たは請求項２記載の論理シミュレーション方法。
4. 【請求項４】 プルアップ抵抗及びプルダウン抵抗のう
   ちの一方が接続されているトライステート出力回路の論
   理シミュレーションを行う論理シミュレーション制御プ
   ログラムを記録した記録媒体であって、前記論理シミュ
   レーション制御プログラムは前記論理シミュレーション
   を実行する実行手段に、前記プルアップ抵抗及び前記プ
   ルダウン抵抗のうちのいずれが付加されているかを判定
   させ、前記トライステート出力回路へのコントロール信
   号がオフに変化する直前の前記トライステート出力回路
   の出力端子の論理値を判定させ、それらの判定結果に応
   じて前記トライステート出力回路の出力端子における変
   化後の論理値を決定させることを特徴とする論理シミュ
   レーション制御プログラムを記録した記録媒体。
5. 【請求項５】 前記論理シミュレーション制御プログラ
   ムは前記実行手段に、前記変化後の論理値を決定させる
   際に、前記プルアップ抵抗が付加されていると判定され
   た場合、前記トライステート出力回路の出力端子の出力
   が論理０の状態でかつ前記コントロール信号がオフする
   時の論理値をハイインピーダンス状態とするように決定
   させ、前記トライステート出力回路の出力端子の出力が
   論理１の状態でかつ前記コントロール信号がオフする時
   の論理値を論理１近傍の値とするように決定させること
   を特徴とする請求項４記載の論理シミュレーション制御
   プログラムを記録した記録媒体。
6. 【請求項６】 前記論理シミュレーション制御プログラ
   ムは前記実行手段に、前記変化後の論理値を決定させる
   際に、前記プルダウン抵抗が付加されていると判定され
   た場合、前記トライステート出力回路の出力端子の出力
   が論理１の状態でかつ前記コントロール信号がオフする
   時の論理値をハイインピーダンス状態とするように決定
   させ、前記トライステート出力回路の出力端子の出力が
   論理０の状態でかつ前記コントロール信号がオフする時
   の論理値を論理０近傍の値とするように決定させること
   を特徴とする請求項４または請求項５記載の論理シミュ
   レーション制御プログラムを記録した記録媒体。