JPH06251096A - タイミング検証回路 - Google Patents
タイミング検証回路Info
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- JPH06251096A JPH06251096A JP5033865A JP3386593A JPH06251096A JP H06251096 A JPH06251096 A JP H06251096A JP 5033865 A JP5033865 A JP 5033865A JP 3386593 A JP3386593 A JP 3386593A JP H06251096 A JPH06251096 A JP H06251096A
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- G06F11/30—Monitoring
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】特定系列の論理セル使用を前提としたタイミン
グ検証システムにおいて、特定系列の論理セルの組み合
わせにより構成された機能マクロのタイミング検証を可
能とする。 【構成】第１の入力端子１に接続された信号変化検出回
路３と、この信号変化検出回路３の出力を入力とする判
定ウィンドウ発生回路４と、第２の入力端子２に接続さ
れた判定条件検出回路５と、判定ウィンドウ発生回路４
の出力と判定条件検出回路５の出力の論理積をとるＡＮ
Ｄ回路６と、このＡＮＤ回路６の出力を特定系列の論理
セルのフリップフロップ７のクロック入力端子へ接続
し、ＡＮＤ回路６の出力がある時エラーとして検証す
る。
グ検証システムにおいて、特定系列の論理セルの組み合
わせにより構成された機能マクロのタイミング検証を可
能とする。 【構成】第１の入力端子１に接続された信号変化検出回
路３と、この信号変化検出回路３の出力を入力とする判
定ウィンドウ発生回路４と、第２の入力端子２に接続さ
れた判定条件検出回路５と、判定ウィンドウ発生回路４
の出力と判定条件検出回路５の出力の論理積をとるＡＮ
Ｄ回路６と、このＡＮＤ回路６の出力を特定系列の論理
セルのフリップフロップ７のクロック入力端子へ接続
し、ＡＮＤ回路６の出力がある時エラーとして検証す
る。
Description
【０００１】
【産業上の利用分野】本発明は、特定系列の論理セル使
用を前提とした論理解析用ソフトウェアで使用するタイ
ミング検証回路に関し、特に特定系列の論理セルで構成
された機能マクロの入力タイミング規格、インターバル
規格、セットアップタイム規格等を検証するタイミング
検証モデルに関する。
用を前提とした論理解析用ソフトウェアで使用するタイ
ミング検証回路に関し、特に特定系列の論理セルで構成
された機能マクロの入力タイミング規格、インターバル
規格、セットアップタイム規格等を検証するタイミング
検証モデルに関する。
【０００２】
【従来の技術】従来、特定系列の論理セルで構成された
機能マクロのタイミング検証を行うためには、機能マク
ロの論理接続情報とタイミング検証モデルが必要であっ
た。論理接続情報は論理解析用ソフトウェアで指定され
た書式で記述した回路接続情報であり、通常、回路設計
者が任意に編集することが可能である。タイミング検証
モデルは論理解析用ソフトウェアで指定した特定言語を
使用して動作タイミングを記述したものであり、通常、
特定系列の論理セルのＦ／Ｆ系についてはライブラリと
してタイミング検証モデルが用意されている。従って、
機能マクロのタイミング検証モデルについては新たに回
路設計者が編集することになるが、動作タイミングを規
定する入力信号の全ての論理の組み合わせに対するタイ
ミング記述が必要であり、現実的にタイミング検証モデ
ルを作成することはほとんど不可能であった。
機能マクロのタイミング検証を行うためには、機能マク
ロの論理接続情報とタイミング検証モデルが必要であっ
た。論理接続情報は論理解析用ソフトウェアで指定され
た書式で記述した回路接続情報であり、通常、回路設計
者が任意に編集することが可能である。タイミング検証
モデルは論理解析用ソフトウェアで指定した特定言語を
使用して動作タイミングを記述したものであり、通常、
特定系列の論理セルのＦ／Ｆ系についてはライブラリと
してタイミング検証モデルが用意されている。従って、
機能マクロのタイミング検証モデルについては新たに回
路設計者が編集することになるが、動作タイミングを規
定する入力信号の全ての論理の組み合わせに対するタイ
ミング記述が必要であり、現実的にタイミング検証モデ
ルを作成することはほとんど不可能であった。
【０００３】そこで、従来では機能マクロのタイミング
検証モデルは作成せず、論理検証実行時に機能マクロの
切り口をモニタして測定端子の入力変化時のタイミング
を機能マクロのタイミング規格値と比較する目視でのタ
イミング検証を行っていた。
検証モデルは作成せず、論理検証実行時に機能マクロの
切り口をモニタして測定端子の入力変化時のタイミング
を機能マクロのタイミング規格値と比較する目視でのタ
イミング検証を行っていた。
【０００４】また、従来例では目視によるタイミング検
証をさけるために、図１６に示すような回路構成のタイ
ミングモデルを用いた検証を行っていた。図１６におい
て、特定系列の論理セルのフリップフロップ回路（Ｆ／
Ｆ）３５のデータ入力端子３１及びクロック入力端子３
２にバッファ回路（遅延回路）３３，３４を挿入し、論
理セルのＦ／Ｆ７としてタイミング検証を行っていた。
バッファ回路３３，３４による遅延回路（３３，３４）
に遅延値を与えることで等価的に論理セルのＦ／Ｆ７の
セットアップタイムまたはホールドタイムの検証が可能
となる。
証をさけるために、図１６に示すような回路構成のタイ
ミングモデルを用いた検証を行っていた。図１６におい
て、特定系列の論理セルのフリップフロップ回路（Ｆ／
Ｆ）３５のデータ入力端子３１及びクロック入力端子３
２にバッファ回路（遅延回路）３３，３４を挿入し、論
理セルのＦ／Ｆ７としてタイミング検証を行っていた。
バッファ回路３３，３４による遅延回路（３３，３４）
に遅延値を与えることで等価的に論理セルのＦ／Ｆ７の
セットアップタイムまたはホールドタイムの検証が可能
となる。
【０００５】今、特定系列の論理セルのＦ／Ｆ３５のセ
ットアップタイムが２ｎｓと仮定し、論理セルのＦ／Ｆ
７のセットアップタイムを５ｎｓとしてタイミング検証
を実行するには、遅延回路３４の遅延値を３ｎｓに設定
することで論理セルのＦ／Ｆ７の入力端子３２に対する
入力端子３１のセットアップタイムが５ｎｓとなり実行
可能となる。
ットアップタイムが２ｎｓと仮定し、論理セルのＦ／Ｆ
７のセットアップタイムを５ｎｓとしてタイミング検証
を実行するには、遅延回路３４の遅延値を３ｎｓに設定
することで論理セルのＦ／Ｆ７の入力端子３２に対する
入力端子３１のセットアップタイムが５ｎｓとなり実行
可能となる。
【０００６】
【発明が解決しようとする課題】上述したように機能マ
クロのタイミング検証モデルを作成することは、モデル
の記述に要する時間が膨大となり、モデル自体の正当性
の検証も必要であるため現実的には作成不可能という問
題点がある。機能マクロの切り口をモニタする検証方法
では目視による検証であるため、検証時間が膨大とな
り、見落としの可能性が高くなる問題点がある。
クロのタイミング検証モデルを作成することは、モデル
の記述に要する時間が膨大となり、モデル自体の正当性
の検証も必要であるため現実的には作成不可能という問
題点がある。機能マクロの切り口をモニタする検証方法
では目視による検証であるため、検証時間が膨大とな
り、見落としの可能性が高くなる問題点がある。
【０００７】また、図１６に示すタイミング検証方法で
は、論理セルのＦ／Ｆ７のセットアップタイムの規格値
５ｎｓは論理セルのＦ／Ｆ３５の規格値にオフセットを
与えたものであるため正確なタイミング検証ができない
問題点がある。即ち、セットアップタイムとして検証さ
れるタイミングの範囲は論理セルのＦ／Ｆ７ではクロッ
ク端子３２の立上りから手前５ｎｓの範囲で検出されな
くてはならないが、図１６の回路構成ではクロック端子
３２の立上がる手前の３ｎｓから５ｎｓの範囲でしか検
証できない。又、遅延回路３４を挿入することで論理セ
ルのＦ／Ｆ７の遅延時間も変動するため正確なタイミン
グ検証ができないという問題点がある。
は、論理セルのＦ／Ｆ７のセットアップタイムの規格値
５ｎｓは論理セルのＦ／Ｆ３５の規格値にオフセットを
与えたものであるため正確なタイミング検証ができない
問題点がある。即ち、セットアップタイムとして検証さ
れるタイミングの範囲は論理セルのＦ／Ｆ７ではクロッ
ク端子３２の立上りから手前５ｎｓの範囲で検出されな
くてはならないが、図１６の回路構成ではクロック端子
３２の立上がる手前の３ｎｓから５ｎｓの範囲でしか検
証できない。又、遅延回路３４を挿入することで論理セ
ルのＦ／Ｆ７の遅延時間も変動するため正確なタイミン
グ検証ができないという問題点がある。
【０００８】本発明の目的は、これらの問題を解決し、
特定言語によるタイミング検証モデルの作成を不要と
し、容易にタイミング検証を実行できるタイミング検証
回路を提供することにある。
特定言語によるタイミング検証モデルの作成を不要と
し、容易にタイミング検証を実行できるタイミング検証
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるタイミング
検証回路の構成は、被測定信号を入力する第１の入力端
子に接続された信号変化検出回路と、この信号変化検出
回路の出力を入力し所定幅の信号を出力する判定ウィン
ドウ発生回路と、規格判定信号を入力する第２の入力端
子に接続された判定条件検出回路と、前記判定ウィンド
ウ発生回路の出力と前記判定条件検出回路の出力とを入
力しこれらの論理積を出力する第１のＡＮＤ回路とを備
え、この第１のＡＮＤ回路の出力を特定系列の論理セル
のフリップフロップのクロック入力端子へ接続したこと
を特徴とする。
検証回路の構成は、被測定信号を入力する第１の入力端
子に接続された信号変化検出回路と、この信号変化検出
回路の出力を入力し所定幅の信号を出力する判定ウィン
ドウ発生回路と、規格判定信号を入力する第２の入力端
子に接続された判定条件検出回路と、前記判定ウィンド
ウ発生回路の出力と前記判定条件検出回路の出力とを入
力しこれらの論理積を出力する第１のＡＮＤ回路とを備
え、この第１のＡＮＤ回路の出力を特定系列の論理セル
のフリップフロップのクロック入力端子へ接続したこと
を特徴とする。
【００１０】
【実施例】図１は本発明の第１の実施例を示すブロック
図である。即ち、入力端子１に接続された信号変化検出
回路３と、信号変化検出回路３の出力を入力とする判定
ウィンドウ発生回路４と、入力端子２に接続された判定
条件検出回路５と、判定ウィンドウ発生回路４の出力と
判定条件検出回路５の出力とを入力とするＡＮＤ回路６
と、ＡＮＤ回路６の出力を特定系列の論理セルのＦ／Ｆ
７のクロック入力端子へ接続した回路構成となってい
る。特定系列の論理セルで構成した機能マクロの回路接
続情報のタイミング検証を行う端子間に、この図１のタ
イミング検証回路を追加してタイミング検証を実行す
る。
図である。即ち、入力端子１に接続された信号変化検出
回路３と、信号変化検出回路３の出力を入力とする判定
ウィンドウ発生回路４と、入力端子２に接続された判定
条件検出回路５と、判定ウィンドウ発生回路４の出力と
判定条件検出回路５の出力とを入力とするＡＮＤ回路６
と、ＡＮＤ回路６の出力を特定系列の論理セルのＦ／Ｆ
７のクロック入力端子へ接続した回路構成となってい
る。特定系列の論理セルで構成した機能マクロの回路接
続情報のタイミング検証を行う端子間に、この図１のタ
イミング検証回路を追加してタイミング検証を実行す
る。
【００１１】図１において、入力端子１はタイミング規
格被測定端子であり、入力論理レベルに変化があると信
号変化検出回路３ではその変化を検出しパルスを出力す
る。判定ウィンドウ発生回路４では入力されたパルスを
タイミング規格値に相当するパルス幅に拡大し判定ウィ
ンドウとして出力する。入力端子２はタイミング規格判
定端子であり、タイミング規格の判定条件が入力される
と判定条件検出回路５から論理検証用ソフトウェアで許
される最小幅のパルスが出力される。
格被測定端子であり、入力論理レベルに変化があると信
号変化検出回路３ではその変化を検出しパルスを出力す
る。判定ウィンドウ発生回路４では入力されたパルスを
タイミング規格値に相当するパルス幅に拡大し判定ウィ
ンドウとして出力する。入力端子２はタイミング規格判
定端子であり、タイミング規格の判定条件が入力される
と判定条件検出回路５から論理検証用ソフトウェアで許
される最小幅のパルスが出力される。
【００１２】判定ウィンドウ発生回路４での判定ウィン
ドウ出力期間内で判定条件検出回路５からのパルスが出
力された時は入力端子１と２の入力タイミング規格に違
反があった事を示し、ＡＮＤ回路６から最小幅のパルス
がＦ／Ｆ７のクロックに入力される。特定系列の論理セ
ルのＦ／Ｆ７へ供給されるクロック入力パルス幅の最小
値は予め定められており、規格値はＡＮＤ回路６からの
最小幅パルスよりは十分に大きな値となっている。従っ
て、タイミング検証実行時ＡＮＤ回路６からのパルスが
Ｆ／Ｆ７に入力された時点で、Ｆ／Ｆ７に対するアラー
ムが得られ、これにより入力端子１からの信号変化が入
力端子２でのタイミング規格判定条件に対しタイミング
違反を犯している事が検証される。
ドウ出力期間内で判定条件検出回路５からのパルスが出
力された時は入力端子１と２の入力タイミング規格に違
反があった事を示し、ＡＮＤ回路６から最小幅のパルス
がＦ／Ｆ７のクロックに入力される。特定系列の論理セ
ルのＦ／Ｆ７へ供給されるクロック入力パルス幅の最小
値は予め定められており、規格値はＡＮＤ回路６からの
最小幅パルスよりは十分に大きな値となっている。従っ
て、タイミング検証実行時ＡＮＤ回路６からのパルスが
Ｆ／Ｆ７に入力された時点で、Ｆ／Ｆ７に対するアラー
ムが得られ、これにより入力端子１からの信号変化が入
力端子２でのタイミング規格判定条件に対しタイミング
違反を犯している事が検証される。
【００１３】図２は本発明の第２の実施例を示すブロッ
ク図である。本実施例では、基準クロック入力端子８が
付加され、この入力端子８からのクロックが判定ウィン
ドウ発生回路４ａに入力される。入力端子８はサイクル
数に関わる規格値を設定する場合に使用する基準クロッ
ク入力端子である。判定ウィンドウ発生回路４ａでは信
号変化検出回路３で検出した変化を受けて、入力端子８
から供給されるクロックのサイクル数に応じたウィンド
ウを発生する。これにより、機能マクロのサイクル数に
依存した規格値に対するタイミング検証が可能になる。
ク図である。本実施例では、基準クロック入力端子８が
付加され、この入力端子８からのクロックが判定ウィン
ドウ発生回路４ａに入力される。入力端子８はサイクル
数に関わる規格値を設定する場合に使用する基準クロッ
ク入力端子である。判定ウィンドウ発生回路４ａでは信
号変化検出回路３で検出した変化を受けて、入力端子８
から供給されるクロックのサイクル数に応じたウィンド
ウを発生する。これにより、機能マクロのサイクル数に
依存した規格値に対するタイミング検証が可能になる。
【００１４】図３は本発明による第３の実施例の回路
図、図４は図３の動作例を示すタイミングチャートであ
る。この回路は、入力端子１の信号変化時刻から入力端
子２の立上りまでのセットアップタイムを検証する。即
ち、入力端子１に接続されたバッファ回路１２と、この
バッファ回路１２の出力と入力端子１の信号を入力する
ＥＸ／ＯＲ回路１３Ａと、入力端子２の信号を反転する
インバータ１０と、このインバータ１０の出力と入力端
子２の信号とを入力するＡＮＤ回路１１と、このＡＮＤ
回路１１の出力とＥＸ−ＯＲ回路１３Ａの出力とを入力
するＡＮＤ回路６と、このＡＮＤ回路６の出力を特定系
列の論理セルのフリップフロップ回路７のクロック入力
端子へ接続した回路構成となっている。ここでＥＸ−Ｏ
Ｒ回路１３Ａの立上り時間を１，立下り時間を規格値と
し、これ以外の回路１０，１１，１２の遅延時間を１と
する。
図、図４は図３の動作例を示すタイミングチャートであ
る。この回路は、入力端子１の信号変化時刻から入力端
子２の立上りまでのセットアップタイムを検証する。即
ち、入力端子１に接続されたバッファ回路１２と、この
バッファ回路１２の出力と入力端子１の信号を入力する
ＥＸ／ＯＲ回路１３Ａと、入力端子２の信号を反転する
インバータ１０と、このインバータ１０の出力と入力端
子２の信号とを入力するＡＮＤ回路１１と、このＡＮＤ
回路１１の出力とＥＸ−ＯＲ回路１３Ａの出力とを入力
するＡＮＤ回路６と、このＡＮＤ回路６の出力を特定系
列の論理セルのフリップフロップ回路７のクロック入力
端子へ接続した回路構成となっている。ここでＥＸ−Ｏ
Ｒ回路１３Ａの立上り時間を１，立下り時間を規格値と
し、これ以外の回路１０，１１，１２の遅延時間を１と
する。
【００１５】図３において、入力端子１はセットアップ
タイム規格の被測定端子であり、入力論理レベルに変化
があるとＥＸ−ＯＲ回路１３Ａから一定期間パルスを出
力する。入力端子２はセットアップタイム規格判定端子
で、セットアップタイム規格の判定条件が入力されると
ＡＮＤ回路１１から論理検証用ソフトウェアで許される
最小幅のパルスが出力される。ＥＸ−ＯＲ１３Ａのパル
ス出力期間でＡＮＤ回路１１からパルスが出力された場
合は、入力端子１，２の入力タイミング規格に違反があ
ったことを示し、ＡＮＤ回路６から最小幅のパルスがフ
リップフロップ回路７のクロックに入力される。特定系
列の論理セルのフリップフロップ回路７へ供給されるク
ロック入力パルス幅の最小値は定められており、規格値
はＡＮＤ回路６からの最小幅パルスよりは十分に大きな
値となっている。従って、セットアップタイム検証実行
時ＡＮＤ回路６からのパルスがフリップフロップ回路７
に入力された時点で、フリップフロップ回路７に対する
アラームが得られ、これにより入力端子１からの信号変
化が入力端子２でのセットアップタイム規格判定条件に
対しタイミング違反を犯している事が検証される。
タイム規格の被測定端子であり、入力論理レベルに変化
があるとＥＸ−ＯＲ回路１３Ａから一定期間パルスを出
力する。入力端子２はセットアップタイム規格判定端子
で、セットアップタイム規格の判定条件が入力されると
ＡＮＤ回路１１から論理検証用ソフトウェアで許される
最小幅のパルスが出力される。ＥＸ−ＯＲ１３Ａのパル
ス出力期間でＡＮＤ回路１１からパルスが出力された場
合は、入力端子１，２の入力タイミング規格に違反があ
ったことを示し、ＡＮＤ回路６から最小幅のパルスがフ
リップフロップ回路７のクロックに入力される。特定系
列の論理セルのフリップフロップ回路７へ供給されるク
ロック入力パルス幅の最小値は定められており、規格値
はＡＮＤ回路６からの最小幅パルスよりは十分に大きな
値となっている。従って、セットアップタイム検証実行
時ＡＮＤ回路６からのパルスがフリップフロップ回路７
に入力された時点で、フリップフロップ回路７に対する
アラームが得られ、これにより入力端子１からの信号変
化が入力端子２でのセットアップタイム規格判定条件に
対しタイミング違反を犯している事が検証される。
【００１６】以下図４に示すタイミング図を用いてこの
回路動作を示す。今、タイミング規格被測定信号ＩＮ
（１）、バッファ回路１２の出力信号ＢＵ１２，ＥＸ−
ＯＲ回路１３Ａの出力信号，タイミング規格判定信号Ｉ
Ｎ（２），ＡＮＤ回路１１の出力信号及びＡＮＤ回路６
の出力信号は低電位状態（以下低レベルという）であ
り、インバータ１０の出力信号は高電位状態（以下高レ
ベルという）とする。
回路動作を示す。今、タイミング規格被測定信号ＩＮ
（１）、バッファ回路１２の出力信号ＢＵ１２，ＥＸ−
ＯＲ回路１３Ａの出力信号，タイミング規格判定信号Ｉ
Ｎ（２），ＡＮＤ回路１１の出力信号及びＡＮＤ回路６
の出力信号は低電位状態（以下低レベルという）であ
り、インバータ１０の出力信号は高電位状態（以下高レ
ベルという）とする。
【００１７】時刻ｔ０において、入力信号ＩＮ（１）が
高レベルになると、時刻ｔ１においてバッファ１２の出
力信号が高レベルとなり、入力信号の変化を検出する。
時刻ｔ２において、バッファ出力信号が高レベルになる
と、ＥＸ−ＯＲ１３Ａの出力信号は低レベルとなる。
高レベルになると、時刻ｔ１においてバッファ１２の出
力信号が高レベルとなり、入力信号の変化を検出する。
時刻ｔ２において、バッファ出力信号が高レベルになる
と、ＥＸ−ＯＲ１３Ａの出力信号は低レベルとなる。
【００１８】時刻ｔ３において、入力信号ＩＮ（２）が
高レベルになると、時刻ｔ４においてＡＮＤ１１の出力
信号が高レベルになり、セットアップタイム規格判定を
行なうが、ＥＸ−ＯＲ出力信号は既に低レベルとなって
おり、ＡＮＤ６出力信号は低レベルを維持し、つまりタ
イミング違反がなかったことを示す。
高レベルになると、時刻ｔ４においてＡＮＤ１１の出力
信号が高レベルになり、セットアップタイム規格判定を
行なうが、ＥＸ−ＯＲ出力信号は既に低レベルとなって
おり、ＡＮＤ６出力信号は低レベルを維持し、つまりタ
イミング違反がなかったことを示す。
【００１９】また、時刻ｔ５において、入力信号ＩＮ１
（１）が低レベルになり、時刻ｔ６においてＥＸ−ＯＲ
１３Ａの出力信号が高レベルになる。時刻ｔ７におい
て、入力信号ＩＮ（２）が高レベルになると、時刻ｔ８
においてＡＮＤ１１の出力信号が高レベルになる。この
時ＥＸ−ＯＲ信号は高レベルであるため、時刻ｔ９にお
いてＡＮＤ６の出力信号が高レベルになり、タイミング
違反があったことを検出し、時刻ｔ１０において、ＡＮ
Ｄ６の出力信号φ３１が低レベルに戻る。
（１）が低レベルになり、時刻ｔ６においてＥＸ−ＯＲ
１３Ａの出力信号が高レベルになる。時刻ｔ７におい
て、入力信号ＩＮ（２）が高レベルになると、時刻ｔ８
においてＡＮＤ１１の出力信号が高レベルになる。この
時ＥＸ−ＯＲ信号は高レベルであるため、時刻ｔ９にお
いてＡＮＤ６の出力信号が高レベルになり、タイミング
違反があったことを検出し、時刻ｔ１０において、ＡＮ
Ｄ６の出力信号φ３１が低レベルに戻る。
【００２０】図５は本発明の第４の実施例の回路図、図
６は図５の動作例のタイミングチャートである。即ち、
入力端子１に接続されたインバータ１０と、インバータ
１０の出力と入力端子１とを入力するＡＮＤ回路１１Ａ
と、入力端子２に接続されたインバータ１４と、このイ
ンバータ１４の出力と入力端子２とを入力するＡＮＤ回
路１５と、このＡＮＤ回路１５の出力とＡＮＤ回路１１
Ａの出力とをＡＮＤ回路６に入力している。この回路で
は、ＡＮＤ回路１１Ａの立上り時間を１，立下り時間を
規格値とし、その他の回路１０，１４，１５の遅延時間
を１とする。
６は図５の動作例のタイミングチャートである。即ち、
入力端子１に接続されたインバータ１０と、インバータ
１０の出力と入力端子１とを入力するＡＮＤ回路１１Ａ
と、入力端子２に接続されたインバータ１４と、このイ
ンバータ１４の出力と入力端子２とを入力するＡＮＤ回
路１５と、このＡＮＤ回路１５の出力とＡＮＤ回路１１
Ａの出力とをＡＮＤ回路６に入力している。この回路で
は、ＡＮＤ回路１１Ａの立上り時間を１，立下り時間を
規格値とし、その他の回路１０，１４，１５の遅延時間
を１とする。
【００２１】以下図６に示すタイミング図を用いてこの
回路動作を説明する。今、セットアップタイム規格被判
定信号ＩＮ（１），ＡＮＤ回路１１Ａの出力信号，セッ
トアップタイム規格判定信号ＩＮ（２），ＡＮＤ回路１
５の出力信号及び、ＡＮＤ回路６の出力信号は低レベル
とすると、インバータ１０及びインバータ１４の出力信
号は高レベルである。
回路動作を説明する。今、セットアップタイム規格被判
定信号ＩＮ（１），ＡＮＤ回路１１Ａの出力信号，セッ
トアップタイム規格判定信号ＩＮ（２），ＡＮＤ回路１
５の出力信号及び、ＡＮＤ回路６の出力信号は低レベル
とすると、インバータ１０及びインバータ１４の出力信
号は高レベルである。
【００２２】時刻ｔ０において、信号ＩＮ（１）が高レ
ベルになると、時刻ｔ１においてＡＮＤ１１Ａの出力信
号が高レベルになる。時刻ｔ２において、インバータ１
０の出力信号が低レベルになると、ＡＮＤ１１Ａの出力
信号も低レベルとなる。時刻ｔ３において、入力信号Ｉ
Ｎ（２）が高レベルになると、時刻ｔ４においてＡＮＤ
１５の出力信号が高レベルになるが、既にＡＮＤ１１Ａ
の出力信号は低レベルであるため、ＡＮＤ６の出力信号
は低レベルを維持する。
ベルになると、時刻ｔ１においてＡＮＤ１１Ａの出力信
号が高レベルになる。時刻ｔ２において、インバータ１
０の出力信号が低レベルになると、ＡＮＤ１１Ａの出力
信号も低レベルとなる。時刻ｔ３において、入力信号Ｉ
Ｎ（２）が高レベルになると、時刻ｔ４においてＡＮＤ
１５の出力信号が高レベルになるが、既にＡＮＤ１１Ａ
の出力信号は低レベルであるため、ＡＮＤ６の出力信号
は低レベルを維持する。
【００２３】時刻ｔ５において、インバータ１４の出力
信号が低レベルになると、ＡＮＤ１５の出力信号は低レ
ベルになる。時刻ｔ６において、入力信号ＩＮ（１）が
低レベルになると、インバータ１０の出力信号は高レベ
ルになる。時刻ｔ７において、入力信号ＩＮ（２）が低
レベルになるとインバータ１４の出力信号は高レベルに
なる。時刻ｔ８において、入力信号ＩＮ（１）及びＩＮ
（２）が高レベルになると、時刻ｔ９において、ＡＮＤ
１１Ａ，ＡＮＤ１５の出力信号が高レベルとなり、時刻
ｔ１０において、ＡＮＤ６の出力信号が高レベルにな
り、タイミング違反があったことを検出できる。
信号が低レベルになると、ＡＮＤ１５の出力信号は低レ
ベルになる。時刻ｔ６において、入力信号ＩＮ（１）が
低レベルになると、インバータ１０の出力信号は高レベ
ルになる。時刻ｔ７において、入力信号ＩＮ（２）が低
レベルになるとインバータ１４の出力信号は高レベルに
なる。時刻ｔ８において、入力信号ＩＮ（１）及びＩＮ
（２）が高レベルになると、時刻ｔ９において、ＡＮＤ
１１Ａ，ＡＮＤ１５の出力信号が高レベルとなり、時刻
ｔ１０において、ＡＮＤ６の出力信号が高レベルにな
り、タイミング違反があったことを検出できる。
【００２４】図７は本発明の第５の実施例を示す回路
図、図８は図７のタイミングチャートである。この回路
は、規格判定入力端子２の信号変化時刻から被測定入力
端子１の立上りまでのホールド時間を検証する。即ち入
力端子１に接続されたＮＯＴ回路１０と、その出力と入
力端子１とを入力とするＡＮＤ回路１１Ａと、入力端子
２に接続されたバッファ回路１２と、その出力と入力端
子２とを入力とするＥＸＯＲ回路１３と、ＡＮＤ回路１
１Ａの出力とＥＸＯＲ回路１３の出力とを入力とするＡ
ＮＤ回路６と、その出力をＣＬＫ入力とする特定系列の
論理セルのＦ／Ｆ７とで構成され、入力端子２の入力端
子１に対するホールドタイムを検証する。
図、図８は図７のタイミングチャートである。この回路
は、規格判定入力端子２の信号変化時刻から被測定入力
端子１の立上りまでのホールド時間を検証する。即ち入
力端子１に接続されたＮＯＴ回路１０と、その出力と入
力端子１とを入力とするＡＮＤ回路１１Ａと、入力端子
２に接続されたバッファ回路１２と、その出力と入力端
子２とを入力とするＥＸＯＲ回路１３と、ＡＮＤ回路１
１Ａの出力とＥＸＯＲ回路１３の出力とを入力とするＡ
ＮＤ回路６と、その出力をＣＬＫ入力とする特定系列の
論理セルのＦ／Ｆ７とで構成され、入力端子２の入力端
子１に対するホールドタイムを検証する。
【００２５】図７において、ＡＮＤ回路１１Ａは、立下
がり遅延のある回路で、その遅延時間が判定ウィンドウ
を決定する。図８はＡＮＤ回路１１Ａの立下がり遅延時
間を３とした場合の動作例を示し、時刻１５で入力端子
１が立上がり、時刻１７で入力端子２の変化が判定ウィ
ンドウ内であるためＡＮＤ回路６出力よりパルスが出力
され、これによりエラーを判定できる。
がり遅延のある回路で、その遅延時間が判定ウィンドウ
を決定する。図８はＡＮＤ回路１１Ａの立下がり遅延時
間を３とした場合の動作例を示し、時刻１５で入力端子
１が立上がり、時刻１７で入力端子２の変化が判定ウィ
ンドウ内であるためＡＮＤ回路６出力よりパルスが出力
され、これによりエラーを判定できる。
【００２６】図９は本発明の第６の実施例を示す回路図
である。この回路は、規格入力として変化禁止範囲を入
力し、この範囲にデータ入力の変化がないことを検証す
る。即ち、入力端子１に接続されたバッファ回路１２
と、この回路１２の出力と入力端子１からの信号とのＥ
ＸＯＲをとるＥＸＯＲ回路１３と、入力端子２に接続さ
れたバッファ回路１６と、ＥＸＯＲ回路１３の出力とバ
ッファ回路１６の出力とのＡＮＤをとるＡＮＤ回路６
と、このＡＮＤ回路６の出力を特定系列の論理セルのＦ
／Ｆ７のクロック入力端子へ接続した回路構成となって
いる。このバッファ回路１６の立上り遅延時間が規格値
に１を加えた値になっている。特定系列の論理セルで構
成した機能マクロでのタイミング検証を行う場合、機能
マクロの論理接続情報におけるタイミング検証を行う端
子間に図８で示したタイミング検証モデルを追加してタ
イミング検証を実行する。
である。この回路は、規格入力として変化禁止範囲を入
力し、この範囲にデータ入力の変化がないことを検証す
る。即ち、入力端子１に接続されたバッファ回路１２
と、この回路１２の出力と入力端子１からの信号とのＥ
ＸＯＲをとるＥＸＯＲ回路１３と、入力端子２に接続さ
れたバッファ回路１６と、ＥＸＯＲ回路１３の出力とバ
ッファ回路１６の出力とのＡＮＤをとるＡＮＤ回路６
と、このＡＮＤ回路６の出力を特定系列の論理セルのＦ
／Ｆ７のクロック入力端子へ接続した回路構成となって
いる。このバッファ回路１６の立上り遅延時間が規格値
に１を加えた値になっている。特定系列の論理セルで構
成した機能マクロでのタイミング検証を行う場合、機能
マクロの論理接続情報におけるタイミング検証を行う端
子間に図８で示したタイミング検証モデルを追加してタ
イミング検証を実行する。
【００２７】図９において、タイミング規格被測定端子
１からの入力論理レベルに変化があるとＥＸＯＲ回路１
３ではその変化を検出しパルスを出力する。タイミング
規格判定端子２は、この回路では入力端子２のアクティ
ブレベルが「１」の時に入力端子１の信号変化を検出す
ることができる。すなわち、入力端子２がアクティブレ
ベルの時に入力端子１に変化があると、ＡＮＤ回路６か
らの最小幅のパルスがＦ／Ｆ７のクロックに入力され、
特定系列の論理セルのＦ／Ｆ７へ供給されるクロック入
力パルス幅の最小値は予め定められており、規格値はＡ
ＮＤ回路６からの最小幅パルスよりは十分に大きな値と
なっている。従って、タイミング検証実行時ＡＮＤ回路
６からのパルスがＦ／Ｆ７に入力された時点で、Ｆ／Ｆ
７に対するアラームが得られ、これにより入力端子１か
らの信号変化が入力端子２でのタイミング規格判定条件
に対しタイミング違反を犯している事が検証される。
１からの入力論理レベルに変化があるとＥＸＯＲ回路１
３ではその変化を検出しパルスを出力する。タイミング
規格判定端子２は、この回路では入力端子２のアクティ
ブレベルが「１」の時に入力端子１の信号変化を検出す
ることができる。すなわち、入力端子２がアクティブレ
ベルの時に入力端子１に変化があると、ＡＮＤ回路６か
らの最小幅のパルスがＦ／Ｆ７のクロックに入力され、
特定系列の論理セルのＦ／Ｆ７へ供給されるクロック入
力パルス幅の最小値は予め定められており、規格値はＡ
ＮＤ回路６からの最小幅パルスよりは十分に大きな値と
なっている。従って、タイミング検証実行時ＡＮＤ回路
６からのパルスがＦ／Ｆ７に入力された時点で、Ｆ／Ｆ
７に対するアラームが得られ、これにより入力端子１か
らの信号変化が入力端子２でのタイミング規格判定条件
に対しタイミング違反を犯している事が検証される。
【００２８】図１０は図９の動作例を示すタイミングチ
ャートである。図１０において、時刻１５までは正常動
作でエラー出力がないが、時刻１７で入力端子１が変化
し、この時の入力端子２が基準論理レベル「１」である
ためＡＮＤ回路６出力よりパルスが出力されエラーと判
定される。
ャートである。図１０において、時刻１５までは正常動
作でエラー出力がないが、時刻１７で入力端子１が変化
し、この時の入力端子２が基準論理レベル「１」である
ためＡＮＤ回路６出力よりパルスが出力されエラーと判
定される。
【００２９】図１１は本発明の第７の実施例を示す回路
図である。本実施例は、図９のバッファ回路１６の代り
にＮＯＴ回路（インバータ）１０を用いたものである。
この場合は、図１０の入力端子ＩＮ２の基準論理レベル
を「０」とした時の入力端子１での信号変化の有無を検
出することができる。
図である。本実施例は、図９のバッファ回路１６の代り
にＮＯＴ回路（インバータ）１０を用いたものである。
この場合は、図１０の入力端子ＩＮ２の基準論理レベル
を「０」とした時の入力端子１での信号変化の有無を検
出することができる。
【００３０】図１２は本発明の第８の実施例を示す回路
図、図１３は図１２の動作例のタイミングチャートであ
る。この回路は、入力データ（規格）の立上りから入力
規格（データ）の立下り時刻まで、または入力データ
（規格）の立上りから入力規格（データ）の立下り時刻
までのハイレベルインターバル時間を検証する。
図、図１３は図１２の動作例のタイミングチャートであ
る。この回路は、入力データ（規格）の立上りから入力
規格（データ）の立下り時刻まで、または入力データ
（規格）の立上りから入力規格（データ）の立下り時刻
までのハイレベルインターバル時間を検証する。
【００３１】この回路は、入力端子１の信号を入力する
バッファ１２と、入力端子２の信号を入力するバッファ
１６と、バッファ１２とバッファ１６の出力を入力する
ＮＯＲ回路１７と、このＮＯＲ回路１７の出力を入力す
るインバータ回路１８と、ＮＯＲ回路１７の出力とイン
バータ回路１８の出力を入力するＡＮＤ回路２１と、バ
ッファ１２の出力を入力するインバータ回路１９と、バ
ッファ１２の出力を入力するＮＯＲ回路２２と、バッフ
ァ１６の出力とインバータ回路２０の出力を入力するＡ
ＮＤ回路２３Ａと、バッファ１６の出力とインバータ回
路２０の出力を入力するＮＯＲ回路２４と、ＡＮＤ回路
２３ＡとＮＯＲ回路２４の出力を入力するＡＮＤ回路２
６と、バッファ１２の出力とインバータ回路１９の出力
を入力するＡＮＤ回路２５Ａと、ＮＯＲ回路２４とＡＮ
Ｄ回路２５Ａの出力を入力するＡＮＤ回路２７と、ＡＮ
Ｄ回路２１とＡＮＤ回路２６とＡＮＤ回路２７の出力を
入力するＯＲ回路２８と、このＯＲ回路２８の出力を入
力とするフリップフロップ回路７とを有する構成であ
る。
バッファ１２と、入力端子２の信号を入力するバッファ
１６と、バッファ１２とバッファ１６の出力を入力する
ＮＯＲ回路１７と、このＮＯＲ回路１７の出力を入力す
るインバータ回路１８と、ＮＯＲ回路１７の出力とイン
バータ回路１８の出力を入力するＡＮＤ回路２１と、バ
ッファ１２の出力を入力するインバータ回路１９と、バ
ッファ１２の出力を入力するＮＯＲ回路２２と、バッフ
ァ１６の出力とインバータ回路２０の出力を入力するＡ
ＮＤ回路２３Ａと、バッファ１６の出力とインバータ回
路２０の出力を入力するＮＯＲ回路２４と、ＡＮＤ回路
２３ＡとＮＯＲ回路２４の出力を入力するＡＮＤ回路２
６と、バッファ１２の出力とインバータ回路１９の出力
を入力するＡＮＤ回路２５Ａと、ＮＯＲ回路２４とＡＮ
Ｄ回路２５Ａの出力を入力するＡＮＤ回路２７と、ＡＮ
Ｄ回路２１とＡＮＤ回路２６とＡＮＤ回路２７の出力を
入力するＯＲ回路２８と、このＯＲ回路２８の出力を入
力とするフリップフロップ回路７とを有する構成であ
る。
【００３２】次に、特定系列の論理セルで構成した機能
マクロの回路接続情報のタイミング検証を行う端子間
に、このタイミング検証回路を追加して端子１と端子２
のインターバル時間のタイミング検証を実行する動作を
図１３により説明する。図１３において、インターバル
時間の規格値を「５」とし、ＡＮＤ回路２３Ａ，２５Ａ
の遅延時間を「規格値＋１」とし、他の論理回路の遅延
値は「１」とする。
マクロの回路接続情報のタイミング検証を行う端子間
に、このタイミング検証回路を追加して端子１と端子２
のインターバル時間のタイミング検証を実行する動作を
図１３により説明する。図１３において、インターバル
時間の規格値を「５」とし、ＡＮＤ回路２３Ａ，２５Ａ
の遅延時間を「規格値＋１」とし、他の論理回路の遅延
値は「１」とする。
【００３３】入力端子２は、時刻１０−１１に示すよう
に入力論理レベルが“Ｈ”から“Ｌ”に変化すると、Ａ
ＮＤ回路２３Ａでは時刻１２−１８に示すように「規格
値＋１」に相当するパルス幅で“Ｌ”から“Ｈ”へ変化
する。入力端子１は時刻１５−１６に示すように“Ｈ”
から“Ｌ”に変化すると、ＮＯＲ回路２２より時刻１７
−１８に示すようにパルス幅「１」で“Ｌ”から“Ｈ”
へ変化する。
に入力論理レベルが“Ｈ”から“Ｌ”に変化すると、Ａ
ＮＤ回路２３Ａでは時刻１２−１８に示すように「規格
値＋１」に相当するパルス幅で“Ｌ”から“Ｈ”へ変化
する。入力端子１は時刻１５−１６に示すように“Ｈ”
から“Ｌ”に変化すると、ＮＯＲ回路２２より時刻１７
−１８に示すようにパルス幅「１」で“Ｌ”から“Ｈ”
へ変化する。
【００３４】ＡＮＤ回路２３Ａより出力される“Ｈ”の
パルス幅出力期間内で、ＮＯＲ回路２２より“Ｈ”のパ
ルスが出力された時は、入力端子１，２のインターバル
時間の規格に違反があった事を示し、ＡＮＤ回路２６か
ら、時刻１８−１９に示すようにパルス幅「１」で
“Ｌ”から“Ｈ”へ変化し、ＯＲ回路２８より時刻１９
−２０に示すようにパルス幅１で“Ｌ”から“Ｈ”へ変
化し、これがＦ／Ｆ７に入力される。
パルス幅出力期間内で、ＮＯＲ回路２２より“Ｈ”のパ
ルスが出力された時は、入力端子１，２のインターバル
時間の規格に違反があった事を示し、ＡＮＤ回路２６か
ら、時刻１８−１９に示すようにパルス幅「１」で
“Ｌ”から“Ｈ”へ変化し、ＯＲ回路２８より時刻１９
−２０に示すようにパルス幅１で“Ｌ”から“Ｈ”へ変
化し、これがＦ／Ｆ７に入力される。
【００３５】特定系列の論理セルＦ／Ｆ７へ供給される
クロック入力パルス幅は「１」で、規格値のパルス幅は
「５」となっている。従って、タイミング検証実行時に
インターバル時間検証においてＯＲ回路２８からのパル
スが、Ｆ／Ｆ７に入力された時点でＦ／Ｆ７に対するア
ラームが得られ、これにより入力端子２からの信号変化
が入力端子１でのインターバル時間の規格判定条件に対
し、タイミング違反を犯していることが検証される。
クロック入力パルス幅は「１」で、規格値のパルス幅は
「５」となっている。従って、タイミング検証実行時に
インターバル時間検証においてＯＲ回路２８からのパル
スが、Ｆ／Ｆ７に入力された時点でＦ／Ｆ７に対するア
ラームが得られ、これにより入力端子２からの信号変化
が入力端子１でのインターバル時間の規格判定条件に対
し、タイミング違反を犯していることが検証される。
【００３６】同様に、入力端子１と入力端子２が、時刻
２１−２２に示すように同時に“Ｈ”から“Ｌ”へ変化
すると、ＮＯＲ回路２２より時刻２３−２４に示すよう
にパルス幅で“Ｌ”から“Ｈ”へ変化する。また、ＡＮ
Ｄ回路２３Ａでは「規格値＋１」に相当するパルス幅で
“Ｌ”から“Ｈ”へ変化する。このＡＮＤ回路２３Ａよ
り出力される“Ｈ”のパルス幅出力期間内で、ＮＯＲ回
路２２より“Ｈ”のパルスが出力された時は、入力端子
１と入力端子２のインターバル時間がないことを示し、
ＯＲ回路２８からのパルスがＦ／Ｆ７に入力された時点
でＦ／Ｆ７に対するアラームが得られ、これより入力端
子１と入力端子２のインターバル時間の規格条件に対し
タイミング違反を犯していることが検証される。
２１−２２に示すように同時に“Ｈ”から“Ｌ”へ変化
すると、ＮＯＲ回路２２より時刻２３−２４に示すよう
にパルス幅で“Ｌ”から“Ｈ”へ変化する。また、ＡＮ
Ｄ回路２３Ａでは「規格値＋１」に相当するパルス幅で
“Ｌ”から“Ｈ”へ変化する。このＡＮＤ回路２３Ａよ
り出力される“Ｈ”のパルス幅出力期間内で、ＮＯＲ回
路２２より“Ｈ”のパルスが出力された時は、入力端子
１と入力端子２のインターバル時間がないことを示し、
ＯＲ回路２８からのパルスがＦ／Ｆ７に入力された時点
でＦ／Ｆ７に対するアラームが得られ、これより入力端
子１と入力端子２のインターバル時間の規格条件に対し
タイミング違反を犯していることが検証される。
【００３７】図１４は本発明の第９の実施例を示す回路
図、図１５は図１４の動作例を示すタイムチャートであ
る。本実施例は、図９に対し、入力端子３０を付加し、
バッファ１２をＯＲ回路２９に変更したものである。こ
の回路は、入力端子１，３０の信号立上り時刻から入力
端子２の信号立下り時刻までのインターバル時間のタイ
ミング検証を実行する。
図、図１５は図１４の動作例を示すタイムチャートであ
る。本実施例は、図９に対し、入力端子３０を付加し、
バッファ１２をＯＲ回路２９に変更したものである。こ
の回路は、入力端子１，３０の信号立上り時刻から入力
端子２の信号立下り時刻までのインターバル時間のタイ
ミング検証を実行する。
【００３８】図１４において、入力端子１，３０の入力
信号ＩＮ（１），（３）のＯＲ回路２９によりＯＲをと
ると、図１２のＯＲ２９出力のタイミングチャートで表
される。これは図１０の入力信号１のタイミングチャー
トと同じであり、第６の実施例と同等の効果を有する。
従って、入力端子１と入力端子３０に対する入力端子２
のインターバル時間の規格条件に対し、タイミング違反
が検証される。
信号ＩＮ（１），（３）のＯＲ回路２９によりＯＲをと
ると、図１２のＯＲ２９出力のタイミングチャートで表
される。これは図１０の入力信号１のタイミングチャー
トと同じであり、第６の実施例と同等の効果を有する。
従って、入力端子１と入力端子３０に対する入力端子２
のインターバル時間の規格条件に対し、タイミング違反
が検証される。
【００３９】
【発明の効果】以上説明したように本発明によるタイミ
ング検証回路は、機能マクロの回路接続情報に付加する
ことでタイミング検証が可能となるため、従来に比較し
て特定言語でのタイミング検証モデルの作成が不要とな
り、容易にタイミング検証が実行できる。また、機能マ
クロの中身が不完全でも切り口でのタイミング検証が実
行可能となり、従来では検証不可能であったサイクルタ
イムに依存するタイミング検証も実行可能となる等の利
点がある。
ング検証回路は、機能マクロの回路接続情報に付加する
ことでタイミング検証が可能となるため、従来に比較し
て特定言語でのタイミング検証モデルの作成が不要とな
り、容易にタイミング検証が実行できる。また、機能マ
クロの中身が不完全でも切り口でのタイミング検証が実
行可能となり、従来では検証不可能であったサイクルタ
イムに依存するタイミング検証も実行可能となる等の利
点がある。
【図１】本発明の第１の実施例を示すブロック図。
【図２】本発明の第２の実施例を示すブロック図。
【図３】本発明の第３の実施例を示す回路図。
【図４】図３の動作例を示すタイミングチャート。
【図５】本発明の第４の実施例の回路図。
【図６】図５の動作例を示すタイミングチャート。
【図７】本発明の第５の実施例の回路図。
【図８】図７の動作例を示すタイミングチャート。
【図９】本発明の第６の実施例の回路図。
【図１０】図９の動作例を示すタイミングチャート。
【図１１】本発明の第７の実施例の回路図。
【図１２】本発明の第８の実施例の回路図。
【図１３】図１２の動作例を示すタイミングチャート。
【図１４】本発明の第９の実施例の回路図。
【図１５】図１４の実施例を示すタイミングチャート。
【図１６】従来例のタイミング検証回路の回路図。
１，２，８，３０，３１，３２ 入力端子 ３ 信号変化検出回路 ４，４ａ 判定ウィンドウ発生回路 ５ 判定条件検出回路 ６，１１，１５，２１，２３，２５〜２７ ＡＮＤ回
路 １１Ａ，２３Ａ，２５Ａ 遅延ＡＮＤ回路 ７ 特定系列の論理セルのＦ／Ｆ １０，１４，１８〜２０ ＮＯＴ回路（インバータ回
路） １２，１３，３３，３４ バッファ回路 １３ ＥＸＯＲ回路 １３Ａ 遅延ＥＸＯＲ回路 １７，２２，２４ ＮＯＲ回路 ２８，２９ ＯＲ回路 ３５ 論理セルのフリップフロップ回路 ３６ データ出力端子
路 １１Ａ，２３Ａ，２５Ａ 遅延ＡＮＤ回路 ７ 特定系列の論理セルのＦ／Ｆ １０，１４，１８〜２０ ＮＯＴ回路（インバータ回
路） １２，１３，３３，３４ バッファ回路 １３ ＥＸＯＲ回路 １３Ａ 遅延ＥＸＯＲ回路 １７，２２，２４ ＮＯＲ回路 ２８，２９ ＯＲ回路 ３５ 論理セルのフリップフロップ回路 ３６ データ出力端子
フロントページの続き (72)発明者 大山 純一郎 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内 (72)発明者 村山 伸吾 神奈川県川崎市中原区小杉町一丁目403番 53日本電気アイシーマイコンシステム株式 会社内
Claims (7)
- 【請求項１】 被測定信号を入力する第１の入力端子に
接続された信号変化検出回路と、この信号変化検出回路
の出力を入力し所定幅の信号を出力する判定ウィンドウ
発生回路と、規格判定信号を入力する第２の入力端子に
接続された判定条件検出回路と、前記判定ウィンドウ発
生回路の出力と前記判定条件検出回路の出力とを入力し
これらの論理積を出力する第１のＡＮＤ回路とを備え、
この第１のＡＮＤ回路の出力を特定系列の論理セルのフ
リップフロップのクロック入力端子へ接続したことを特
徴とするタイミング検証回路。 - 【請求項２】 判定ウィンドウ発生回路が、第３の入力
端子に供給される基準クロック信号に対応したサイクル
数の時間幅の判定ウィンドウを出力するものである請求
項１記載のタイミング検証回路。 - 【請求項３】 信号変化検出回路および判定ウィンドウ
発生回路が、第１の入力信号とそのバッファ出力との排
他的論理和をとる排他的論理和回路、または前記第１の
入力信号とその反転出力との論理積をとる論理積回路か
らなる請求項１記載のタイミング検証回路。 - 【請求項４】 判定条件検出回路が、第２の入力信号と
その反転出力との論理積をとる論理積回路、または前記
第２の入力信号とそのバッファ出力との排他的論理和を
とる排他的論理和回路からなる請求項１記載のタイミン
グ検証回路。 - 【請求項５】 論理積回路が論理積出力を遅延させたウ
ィンドウ信号を出力する請求項３記載のタイミング検証
回路。 - 【請求項６】 判定条件検出回路が、第２の入力信号を
反転または増幅する反転回路またはバッファ回路からな
る請求項１記載のタイミング検証回路。 - 【請求項７】 第１の入力端子からの入力信号立下りを
検出する立下り検出回路と、前記第１の入力端子の入力
信号によりハイレベルの幅判定期間を発生するハイレベ
ル幅判定期間発生回路と、第２の入力信号端子からの入
力信号立上りを検出する立上り検出回路と、前記第２の
入力信号端子の入力信号によりロウレベルの幅判定期間
を発生するロウレベル幅判定期間発生回路と、前記立下
り検出回路の出力と前記ハイレベル幅判定期間発生回路
の出力とによりハイレベル幅を判定するハイレベル幅判
定回路と、前記立上り検出回路の出力と前記ロウレベル
幅判定期間発生回路の出力とによりロウレベル幅を判定
するロウレベル幅判定回路と、このロウレベル幅判定回
路の出力と前記ハイレベル幅判定回路の出力との論理和
を出力し特定系列の論理セルのフリップフロップのクロ
ック入力端子に接続するＯＲ回路とを備えることを特徴
とするタイミング検証回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033865A JPH06251096A (ja) | 1993-02-24 | 1993-02-24 | タイミング検証回路 |
| US08/200,000 US5422896A (en) | 1993-02-24 | 1994-02-22 | Timing check circuit for a functional macro |
| KR1019940003318A KR970007763B1 (ko) | 1993-02-24 | 1994-02-24 | 타이밍 검증 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5033865A JPH06251096A (ja) | 1993-02-24 | 1993-02-24 | タイミング検証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251096A true JPH06251096A (ja) | 1994-09-09 |
Family
ID=12398400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5033865A Pending JPH06251096A (ja) | 1993-02-24 | 1993-02-24 | タイミング検証回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5422896A (ja) |
| JP (1) | JPH06251096A (ja) |
| KR (1) | KR970007763B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2690688B2 (ja) * | 1994-06-03 | 1997-12-10 | 日本電気アイシーマイコンシステム株式会社 | 接続検証方法 |
| JP3880811B2 (ja) * | 2001-05-31 | 2007-02-14 | 株式会社日立製作所 | 試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231173A (ja) * | 1990-02-06 | 1991-10-15 | Nec Corp | ハザード検出方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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