JP2674142B2 - 論理回路の動作検証方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路の動作検証方法に関し、特にLSI論
理回路内の各素子の最大および最小遅延時間による論理
動作およびその時間的動作の検証を論理シミュレーショ
ン方法によって行なう論理回路の動作検証方法に関す
る。

〔従来の技術〕

従来、ゲートレベルの論理設計の終了後に論理回路の
動作解析を行なう方法としては、論理動作の真理値表も
しくは機能記述ならびにその論理動作に対する遅延時間
情報を用いて、電子計算機上で論理回路のモデルをデー
タ構造として表現し、与えられた印加テストベクトルに
対して論理シミュレーション手段を用いて論理動作の検
証を行っている。特にフリップ・フロップ素子（以下F/
F素子という）に対しては、そのデータ信号の確定時と
クロック動作時との時間間隔（セットアップタイム）お
よびクロック動作終了後にデータ信号を変化させること
のできるまでの時間間隔（ホールドタイム）は、規定時
間以上なければフリップ・フロップの動作が実回路上で
保証されないため、従来の論理シミュレーションにおい
ても論理回路内の各F/F素子に対して指定されたセット
アップタイムおよびホールドタイムのチェックも行なっ
ている。

第８図は従来技術による論理回路の動作検証方法のフ
ローチャートである。なお論理回路は第７図に示す電子
計算機上のデータ構造と同様のものが与えられているも
のとしている。動作検証用の論理シミュレーションは第
８図の中のステップ801から開始される。またこのシミ
ュレーションは予め設定された適当な時間単位を用いて
進められる。ステップ810はこの論理シミュレーション
における時刻制御を行なう手段であり、図中に示す繰返
しの制御をも行なうものであり、ステップ811によって
論理シミュレーションの終了時刻の判断を行なう。終了
時刻に達していない場合には、ステップ810で指定され
た時刻に対する印加テストベクトルによりイベントを生
成して論理回路に与える手段がステップ820である。こ
のテストベクトルを基に予め指定された各論理素子に対
する遅延時間によって、その出力状態の評価をステップ
830で行ない論理回路中にそのイベントを伝播させる。
ステップ860ではこの論理シミュレーションの結果に基
づいて各種動作検証を行ない、必要な検証結果情報をリ
スト等によって電子計算機から出力する。次いで再びス
テップ810へ戻り時刻を次の単位に進め論理シミュレー
ションを続行する。終了時刻に達した場合には、ステッ
プ811からステップ870へ分枝して必要な終了処理を行な
いステップ880においてこの論理シミュレーションを終
了する。

〔発明が解決しようとする課題〕

上述した従来の論理シミュレーションによる論理回路
の動作解析においては、各素子に対しその遅延時間の最
小値，最大値あるいは典型値を与えられるように便宜を
はかってはいるが、論理シミュレーション実行時におい
ては与えた遅延時間の一種のみを各素子に持たせること
が通常である。このため例えば最小遅延時間でシミュレ
ーションした結果と最大遅延時間でシミュレーションし
た結果とは、論理回路内での信号伝播のタイミィングの
違いによって一致するとは限らない。特に順次回路を含
む論理回路はこのタイミィングずれによるシミュレーシ
ョン結果の不一致が発生すると、以降のシミュレーショ
ンにおいてもこの不一致の影響を大きく受けて、シミュ
レーション結果の信頼性を下げる原因ともなっている。
この誤動作は実回路中において発生する可能性があり、
その原因の究明のために同じシミュレーション方法を用
いることもできるが、単に各遅延時間による単独のシミ
ュレーション結果を比較検討する場合には人手に頼るこ
ととなり、大規模論理回路においては多大の労力を要す
ると云う問題点がある。

また、min−max遅延シミュレーション方法では、与え
られた最小遅延時間と最大遅延時間とを用いて論理回路
のシミュレーションを行なう。この場合は各素子の出力
状態が変化する際に、最小遅延時間から最大遅延時間ま
での遷移時間域に対する論理値を０または１に確定でき
ないため、不確定値（通常Ｘで表わされる）状態を用い
てシミュレーションが行なわれ、遷移状態と不確定状態
とを明確に区別することが不可能である。従ってこの手
段では最小遅延と最大遅延とのタイミィングずれによる
回路の誤動作も不確定状態となるが、誤動作個所を論理
回路上で特定することは難かしいと云う問題点がある。

さらに状態値として論理値０から１、または１から０
への遷移に対し立上り（Ｒ），立下り（Ｆ）の状態を加
える論理シミュレーション方法も存在するが、論理素子
の動作を定義する真理値表の作成等においては、実回路
と対応のとれた明確な定義づけを行なうことができず、
専ら論理的な整合性を重視するに止まっている。

本発明の目的は、論理回路中の論理シミュレーション
部分の各素子に対して最小遅延時間および最大遅延時間
を与え、両遅延時間に対する論理シミュレーションを同
時に行なうことにより、各論理素子の出力状態遷移の明
確な取扱いおよびタイミィングずれによる誤動作個所の
検出を可能とし、さらに遷移状態,R,F等に対する論理素
子の不明確な動作定義を不要とする論理回路の動作検証
方法を提供することにある。

〔課題を解決するための手段〕

本発明の論理回路の動作検証方法は、ゲートレベルの
論理設計終了後の論理回路における論理動作の解析にお
いて、論理回路中の各素子の接続関係および前記各素子
の動作速度の指標となる最小遅延時間と最大遅延時間と
の情報を電子計算機上の記憶領域中にデータ構造として
構築し、前記論理回路に印加されるテストベクトル情報
に基づき前記最小遅延時間による論理シミュレーション
と前記最大遅延時間による論理シミュレーションとを同
時に行なう論理シミュレーション手段と、この２つの論
理シミュレーションから前記論理回路中の各素子の典型
値を算出する典型値算出手段とを有して、前記典型値算
出手段から得られた典型値から前記論理回路中の各素子
に対する論理動作の解析とその時間的動作の解析を行な
うことにより構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明のフローチャートである。回論回路は
後述する第７図に示すデータ構造等によってあらかじめ
電子計算機上に構築してあるものとする。第１図中のス
テップ101から論理シミュレーションを開始する。ステ
ップ110,111によりシミュレーション時刻の制御を行な
い、図中の繰返しの制御もあわせて行なう。ステップ12
0は印加テストベクトルにより後述するイベント対を生
成して論理回路の入力ピンに与える手段である。論理シ
ミュレーションはこの情報に基づいて入力ピンから論理
回路中にイベントを伝播させてゆく。このイベントの伝
播は論理回路中の各素子に対して与えられた最大遅延情
報および最大遅延情報に基づき、ステップ130および140
に示す素子評価手段によって行なわれる。両遅延による
論理シミュレーションから典型値の評価を行なう手段が
ステップ150である。ステップ160は以上の評価に基づき
論理回路内での各種検証、およびその検証結果等のリス
ト出力処理を行なう手段である。上記のステップ120,13
0,140,150,160はステップ110および111によつて論理シ
ミュレーションの終了時刻まで繰返され、ステップ170
によって必要な終了処理を行ないステップ180で終了す
る。

次に、詳細な説明に用いる用語を次のように定義す
る。イベントとは論理回論中のある素子の出力ピンに生
じる論理状態の遷移と云う通常の意味で用いる。なお第
１図に示すように本論理回路の動作検証方法では最小遅
延論理シミュレーションおよび最大遅延論理シミュレー
ションを同時に行うため、各論理素子から発生するイベ
ントは両論理シミュレーションから対となって生じるこ
とが通常である。

１）イベント対とは最小および最大遅延論理シミュレー
ションの双方で、ある論理素子から同一の原因によって
生じるイベントを云う。

２）正則イベント対とはある論理素子から生じるイベン
ト対の両イベントが同一の論理状態への遷移を示すもの
を云う。

３）非正則イベント対とは正則以外のイベント対を云
う。即ち異なる論理状態への遷移を示すイベント対であ
る。なお最小遅延，最大遅延の両論理シミュレーション
ではタイミングずれが生じるため常にイベント対が発生
するとは限らない。

４）孤立イベントとはイベント対をなさないイベントを
云う。

５）最小側孤立イベントとは最小遅延論理シミュレーシ
ョンで生じる孤立イベントを云う。

６）遷移時間域とはイベント対の最小側のイベントの発
生から最大側のイベントの発生までの時間域を云う。ま
たこの時間域の時間間隔を遷移時間と呼ぶ。

７）最小および最大遅延論理シミュレーションにおい
て、ある素子の出力状態が等しい時間域をその素子の正
則時間域と呼ぶ。

８）非正則時間域とは正則時間域および正則イベントの
遷移時間域以外の時間域を云う。

第２図はバッファを例にしたイベントと遅延時間との
関係図である。第２図（ａ）はバッファのシンボル図
で、バッファ201には最小遅延時間および最大遅延時間
が与えられており、それらはさらにこの論理素子の出力
状態の立上がりおよび立下りの２つの遅延時間をもつ。
第２図（ａ）においてはこれをγ_min,f_min,γ_max,f_max
で表わしていて、それぞれを最小立上り遅延時間，最小
立下り遅延時間，最大立上り遅延時間，最大立下り遅延
時間と呼ぶ。第２図（ｂ）はバッファ201の入力ピンIN
にイベント対を印加した際の出力ピンOUTの状態変化と
上記遅延時間との対応を示したタイムチャートである。
イベント対210は最小遅延論理シミュレーションに入力
されるイベント211および最大遅延論理シミュレーショ
ンに入力されるイベント212よりなる。これらのイベン
トはともに論理値０から１への立上りを示したものであ
り、前述した正則イベント対に相当する。このイベント
対がバッファ201に印加されることによりバッファ201の
出力ピンOUTからイベント対220が発生する。最小遅延論
理シミュレーションではイベント211からγ_minおくれて
イベント221が出力ピンOUTに発生し、最大遅延論理シミ
ュレーションではイベント212からγ_maxだけおくれて出
力ピンOUTにイベント222が発生する。イベント対230に
よって発生するイベント240は立下り時間f_min,f_maxによ
るものである。また第２図（ｂ）に示すタイムチャート
中に、各イベント対中の両イベントによってはさまれて
いる時間域213,223,233,243がこれらのイベント対に対
する遷移時間域であり、第２図（ｂ）の他の時間域は全
て正則となっている。

第３図はある素子の出力ピンの論理状態の時間的変化
の様子に注目した最小遅延論理シミュレーション結果
（min）と最大論理シミュレーション結果（max）のタイ
ムチャートである。第３図を参照して最大遅延論理シミ
ュレーションおよび最大論理シミュレーションにより得
られた結果から論理回路中の各素子の論理状態の典型値
を決定する方法を説明する。minおよびmaxの下に示して
あるのが典型値である。minおよびmaxでの論理シミュレ
ーション結果が一致する正則時間域での典型値は、その
論理シミュレーション結果による状態値をそのまま典型
値とする。このとき論理状態は正則値にあると呼ぶ。こ
のほかに論理状態の遷移を主に表わす状態値Ｔおよび両
論理シミュレーション結果の不一致、すなわち非正則時
間域を主に表わす状態値Ｃの２状態を定義する。この２
つの典型値ＴおよびＣの詳細が第３図に示されている。

第３図（ａ）は第２図に示した出力状態の変化と同様
のものである。時間域311,313,315のそれぞれは正則で
ある。このためその典型値はそれぞれ0,1,0となる。正
則イベント対301および302に対する遷移時間域はそれぞ
れ単独に存在している。この場合その典型値はＴである
と定義する。特に301の正則イベント対は論理状態の立
上りを、302の正則イベント対は論理状態の立下りを表
現しているため、それぞれ典型値としてＲおよびＦを与
えて区別することも可能であるが説明が煩雑になるため
以下ではあえて区別せずともに典型値Ｔをもつものとす
る。

第３図（ｂ）は最大側孤立イベントによって非正則時
間域が発生する場合を示したもので、孤立イベント320
の発生によって典型値はＣとなる。第３図（ｃ）は最小
側孤立イベントによって非正則時間域が発生する場合で
あり、孤立イベント330の発生によって典型値はＣとな
る。特に第３図（ｂ）において最大側孤立イベント320
はその前にイベント対321が存在しても、この遷移時間
域で320が発生することはあり得ないが、第３図（ｃ）
の最小側孤立イベントはその前に存在するイベント対33
1の遷移時間域で発生する可能性がある。この場合最小
孤立イベントの発生と同時に典型値Ｃとなるものとす
る。典型値がＣへ変化するのは上記のように孤立イベン
トの発生によるものである。この他に非正則イベント対
が正則時間域から発生する際（例えばmin0→1,max0→
Ｘ）でも典型値Ｃが発生する。

第３図（ｄ）は典型値Ｃをもつ非正則時間域中に非正
則イベント対340が発生した場合を示している。この場
合典型値は変化させずＣのままとする。さらに最小側孤
立イベント341が発生して、同図の状態は正則状態343に
変化している。

第３図（ｅ）は第３図（ｄ）における最小側孤立イベ
ントが非正則イベント対の遷移時間域中に発生している
もので、この場合には遷移時間域452が終るまで典型値
Ｃをもちその後正則値353をもつ。典型値がＣから正則
値へ変化する場合は第３図（ｄ）、第３図（ｅ）の孤立
イベントによるほかに、非正則時間域から正則イベント
対（たとえばmin0→1,maxX→１）による場合も存在し、
典型値Ｃから正則イベント対により典型値Ｔに移った後
ちに正則値へと変化する。

第３図（ｆ）は正則イベント対の遷移時間361および3
62が重なった場合の典型値の変化を示したものである。
時間域363の正則値からまず時間域364の典型値Ｔに変化
する遷移時間域が重なる時間域365では初めに現われた
イベント対による論理状態へ典型値を変化させる。遷移
時間域が重ならなくなった時間域366では典型値をＴと
し時間域367で正則値へ戻る。

第４図は２入力AND素子を例にした典型値の算出を示
すタイムチャートで、第４図（ａ）は２入力AND素子の
シンボル図、第４図（ｂ）〜第４図（ｆ）は２入力AND
素子401についてその入力ピンIN1,IN2にイベント対が入
力された場合の出力ピンOUTの状態変化を例示したもの
である。入力ピンでは簡単のためminおよびmaxの値とそ
の典型値とを重ねて示してあり、出力ピンOUTではmin,m
axおよび典型値を分けて示してある。本図は典型値の算
出法を例示するためのものであるため、AND素子の遅延
時間は全て０として示してある。遅延を考慮した場合に
おいても典型値の算出方法には大きな差はない。

第４図（ｂ）はIN1およびIN2の入力イベント対の遷移
時間域に重なりがない場合でイベント対421および425は
出力に伝播せず、入力イベント対422および424がそのま
ま出力OUTにそれぞれイベント対423および426として伝
播する様子を示したものである。

第４図（ｃ）から第４図（ｆ）までは入力ピンIN1お
よびIN2の入力イベント対の遷移時間域が重なっている
場合を例示したものである。

第４図（ｃ）においては第４図（ｂ）と本質的な違い
はなく、イベント対432および434は出力に伝播せず、イ
ベント対431はイベント対433として、イベント対435は
イベント対436としてそのまま出力に伝播される。

第４図（ｄ）においてはイベント対441および442は出
力へ伝播しない。２つのイベント対443および444はそれ
ぞれイベント対445および446として出力へ伝播し、第４
図（ｄ）に示した出力での遷移時間の重なりをもつイベ
ント対を発生する。

第４図（ｅ）では入力された２つのイベント対から新
らたに１つのイベント対が出力から発生する場合を示し
てある。イベント対452の最小側（min）のイベントおよ
びイベント対451の最大側（max）のイベントが出力ピン
OUTへ伝播しており、単に一方の入力に加えられたイベ
ント対がそのまま出力へ伝播されたものとは異なる。こ
の場合入力ピンIN1およびIN2のイベント対が相互に作用
し合って出力にイベント対453を発生させたと見て、そ
れぞれを孤立イベントとしては見倣さない。イベント対
454および455によるイベント対456の発生も同様であ
る。

第４図（ｆ）においては孤立イベントが発生する場合
を示したものであり、イベント対461および462からは最
小側（min）のイベント対464および456からは最大側（m
ax）に孤立イベントが発生し、非正則時間域463および4
66が現われる。

以上AND素子について、イベント対が入力された場合
の出力の論理状態の変化を例示してきた。同様に多入力
および他の論理素子（OR,INV,NAND等）に対してもその
動作を上記のように定義して典型値の算出がなされる。

第５図はエッジタイプのＤ型F/F素子におけるセット
アップタイムおよびホールタイムの検証のためのタイム
チャートで,D型F/F素子501に正則イベント対が入力され
た場合のデータ線Ｄおよびクロック線CLKの状態変化の
様子を、クロック線CLKの正則イベントを基準にして示
してある。Ｄ型F/F素子にラッチされるデータはクロッ
ク線CLKが動作する前にデータ線に与えてやる必要があ
る。データが用意されてからクロック線CLKが動作させ
ることのできる最小時間間隔をセットアップタイム、ク
ロック線CLKが動作して次のデータを与えることができ
るようになるまでの最小時間間隔をホールドタイムと呼
ぶ。クロック線CLKでのイベント対510とデータ線でのイ
ベント対520との関係はセットアップタイムの検証を行
なう様子を示したものである。指定されたセットアップ
タイムに対しては第５図（ｂ）の時間間隔531,532,533,
534に対する４種の検証が同時に行なえる。時間間隔53
1,532または533,534は順に大きくなってゆく性質があ
る。これを用いて検証によって不適当とされた各ケース
に対してタイミングエラーのレベル付けが可能となり、
エラーの分類が可能となる。時間間隔531から534までの
検証を行ない、531によって不適当となったものをレベ
ル1,532または533によって不適当となったものをレベル
２、534によって不適当となったものをレベル３と定義
すると、レベル３のエラーが最も重大なものとなる。ホ
ールドタイムの検証もクロック線CLKとデータ線Ｄのイ
ベント対の時間順序が逆になったもので、同様に行なう
ことが可能である。なお、データ線Ｄのイベント対の遷
移時間域がクロック線CLKのイベント対の遷移時間域に
重さなるイベント対521,523,524の各ケースは、セット
アップタイムおよびホールドタイムの検証において最も
レベルの高いエラーとなる。また、このタイミング検証
を全く行なわない場合にイベント対521,522のケースで
はＤ型F/F素子501の出力Ｑまたはの論理状態は正則状
態となるが、523,524では非正則状態となる。このため
イベント対521,522のケースをレベル４、イベント対52
3,524のケースをレベル５とすれば、特にタイミングに
ついて厳しく検証を行なっていない設計の初期段階にお
いても、タイミングエラーを指摘することが可能とな
る。

第６図（ａ）はイベント駆動方式の論理シミュレーシ
ョン方法に対して本発明を適用した場合の電子計算機上
の記憶領域上に構築されるイベント・リストの構造図で
ある。610は各時刻での最小遅延論理シミュレーション
に対するイベントリスト620,640,660等に対するポイン
タおよび最大遅延論理シミュレーションに対するイベン
トリスト630,650,670等に対するポインタを格納する領
域である。最小遅延論理シミュレーションに対するイベ
ント・リストの基本単位621の構造を第６図（ｂ）の622
に、最大遅延論理シミュレーションに対するイベント・
リストの基本単位651の構造を第６図（ｂ）の652に詳細
に示してある。基本単位622および652は基本単位をリン
クするためのリンクポインタ，イベントが発生した素子
番号およびその出力ピン番号，イベントによる遷移状態
の他に、本発明の論理シミュレーションを制御するため
に、このイベントが孤立イベントか正則または非正則イ
ベント対を成すかのイベント種別，イベント対をなす場
合にはその対となる相手先のイベントを指すための対イ
ベントポインタを持っている。特にイベント対となって
いる場合には、対イベントポインタによって結合されて
いる２つの基本単位のもつ素子番号と出力ピン番号は同
じものとなる。第６図（ａ）においては素子ｇが時刻ｓ
から時刻ｕまでの遷移時間域をもつイベント対して表現
されており、このときの遷移時間はｕ−ｓとなる。第６
図（ａ）中690はイベントリストの終端を示すものであ
る。

第７図は論理回路の構造を電子計算機上の記憶領域上
にデータ構造として構築した一例の割付図である。素子
テーブル701は論理回路の全素子に対して適当な手段に
よって与えられた素子番号に対して、その論理素子の動
作を決定するための素子タイプ、ファンインテーブルポ
インタおよび出力状態テーブルポインタを含む。素子タ
イプ・テーブル705には、その素子タイプがもつ入力ピ
ン数、出力ピン数およびその素子タイプの論理動作を決
定する真理表あるいは評価関数へのポインタをもつ。出
力状態テーブル702は各素子の出力ピンごとの出力状態
を格納する領域をもつ。これには最小遅延論理シミュレ
ーション結果の格納領域、最大遅延論理シミュレーショ
ン結果の格納領域およびこれらより算出された典型値の
格納領域をもつ。さらにこれに加えてその出力ピンに対
して与えられる４つの遅延時間を格納する領域、その出
力ピンのファンアウト数およびファンアウトテーブルへ
のポインタを含ませることができる。ファンインテーブ
ル703は各素子の入力ピンがどの素子の出力ピンに接続
されているかを示すためのものである。ファンアウトテ
ーブル704は各素子の出力ピンがどの素子の入力ピンに
接続されているかを示している。上記データ構造中で出
力状態テーブル702の出力状態値を格納する記憶領域の
みが、第６図に示した論理シミュレーション手段によっ
て、各時刻ごとに書換えられ、その他の領域は当該論理
シミュレーションの開始以前に適当な手段によって与え
られているものである。

〔発明の効果〕

以上説明したように本発明は、最小遅延論理シミュレ
ーションおよび最大論理シミュレーションを同時に行な
うことにより、論理回路の各素子の遷移状態を明確に取
扱い、タイミングずれによる誤動作個所を容易かつ正確
に検出することが可能となる。特にフリップフロップ素
子のセットアップタイムおよびホールドタイムの検証に
対してはその検証結果の分類を容易に行なうことができ
る効果がある。

【図面の簡単な説明】

第１図は本発明のフローチャート、第２図は本方法にお
けるイベントと最小遅延時間γ_min,f_minおよび最大遅延
時間γ_max,f_maxとの定義を示した関係図、第３図は最小
遅延論理シミュレーション（min）および最大論理シミ
ュレーション（max）からその典型値を算出する方法を
説明するタイムチャート、第４図は２入力のAND素子に
おける典型値の算出のタイムチャート、第５図はエッジ
タイプのＤ型F/F素子に対するセットアップタイムおよ
びホールドタイム検証の説明するためのタイムチャー
ト、第６図は本発明をイベント駆動方式の論理シミュレ
ーションに適用した場合のイベント・リストの構造図、
第７図は電子計算機上に構築される論理回路のデータ構
造の一例の割付図、第８図は従来の論理シミュレーショ
ン方法のフローチャートである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ゲートレベルの論理設計終了後の論理回路
   における論理動作の解析において、論理回路中の各素子
   の接続関係および前記各素子の動作速度の指標となる最
   小遅延時間と最大遅延時間との情報を電子計算機上の記
   憶領域中にデータ構造として構築し、前記論理回路に印
   加されるテストベクトル情報に基づき前記最小遅延時間
   による論理シミュレーションと前記最大遅延時間による
   論理シミュレーションとを同時に行なう論理シミュレー
   ション手段と、この２つの論理シミュレーションから前
   記論理回路中の各素子の典型値を算出する典型値算出手
   段とを有して、前記典型値算出手段から得られた典型値
   から前記論理回路中の各素子に対する論理動作の解析と
   その時間的動作の解析を行なうことを特徴とする論理回
   路の動作検証方法。