JP2578014B2 - タイミング検証方法 - Google Patents
タイミング検証方法Info
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- JP2578014B2 JP2578014B2 JP2223100A JP22310090A JP2578014B2 JP 2578014 B2 JP2578014 B2 JP 2578014B2 JP 2223100 A JP2223100 A JP 2223100A JP 22310090 A JP22310090 A JP 22310090A JP 2578014 B2 JP2578014 B2 JP 2578014B2
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- timing
- level
- data signal
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は夫々異なる固有のレベルを有する多相クロッ
クを使用して同期動作する電子回路のタイミングを検証
する方法に関する。
クを使用して同期動作する電子回路のタイミングを検証
する方法に関する。
ラッチ回路を含み、同期動作する半導体集積回路を設
計する場合、タイミングの検証が重要である。タイミン
グ検証は一般に論理設計が終了した段階と、その論理設
計に対してレイアウトが終了した段階とで実行される。
前者では、レイアウトが済んでいないため、仮想配線長
に基づく仮想遅延値を用いて検証を行い、後者では、実
際の配線長に基づく実遅延値を用いて正確な検証を行
う。このように２段階で検証を行うのは、レイアウトが
済んでからタイミング上の問題が見つかった場合、その
修正に必要な手間が大きすぎるからである。
計する場合、タイミングの検証が重要である。タイミン
グ検証は一般に論理設計が終了した段階と、その論理設
計に対してレイアウトが終了した段階とで実行される。
前者では、レイアウトが済んでいないため、仮想配線長
に基づく仮想遅延値を用いて検証を行い、後者では、実
際の配線長に基づく実遅延値を用いて正確な検証を行
う。このように２段階で検証を行うのは、レイアウトが
済んでからタイミング上の問題が見つかった場合、その
修正に必要な手間が大きすぎるからである。
第５図は検証対象の回路15の構成を示すブロック図で
あり、回路15は伝播回路であるラッチ回路16a,16b間に
オア回路等の組合せ回路17を挟んで構成されている。回
路15ではデータ信号線18に与えられたデータがラッチ回
路16aによりクロック信号線22に与えられたクロックC1
のタイミングでラッチされ、そのラッチ出力S1がデータ
信号線19を介して組合せ回路17に与えられ、その出力S2
がデータ信号線20を介してラッチ回路16bによりクロッ
ク信号線23に与えられたクロックC2のタイミングでラッ
チされ、ラッチ出力S3がデータ信号線21に出力される。
あり、回路15は伝播回路であるラッチ回路16a,16b間に
オア回路等の組合せ回路17を挟んで構成されている。回
路15ではデータ信号線18に与えられたデータがラッチ回
路16aによりクロック信号線22に与えられたクロックC1
のタイミングでラッチされ、そのラッチ出力S1がデータ
信号線19を介して組合せ回路17に与えられ、その出力S2
がデータ信号線20を介してラッチ回路16bによりクロッ
ク信号線23に与えられたクロックC2のタイミングでラッ
チされ、ラッチ出力S3がデータ信号線21に出力される。
ここで各信号線を伝播する信号の特性について以下に
説明する。クロックC1,C2は位相情報を含む入力順に関
連する情報としてレベルT1,T2（Ｔ≠T2）を各別に持
ち、その周期は同一である。またデータ信号S1,S2,S3は
タイミング情報としてタイミングt1,t2,t3を、また入力
順に関連する情報としてレベルT1,T1,T2を各別に持って
いる。
説明する。クロックC1,C2は位相情報を含む入力順に関
連する情報としてレベルT1,T2（Ｔ≠T2）を各別に持
ち、その周期は同一である。またデータ信号S1,S2,S3は
タイミング情報としてタイミングt1,t2,t3を、また入力
順に関連する情報としてレベルT1,T1,T2を各別に持って
いる。
ここでレベルとは、クロック毎に定義された整数値で
あり、その値の大小関係により１周期内でのクロックの
供給順を示すものであり、データ信号においてはレベル
はそれを出力するラッチ回路のクロックのレベルに相当
する。ここでレベルが小さい場合、クロックが早く供給
されることを示している。
あり、その値の大小関係により１周期内でのクロックの
供給順を示すものであり、データ信号においてはレベル
はそれを出力するラッチ回路のクロックのレベルに相当
する。ここでレベルが小さい場合、クロックが早く供給
されることを示している。
また、タイミングとは基準時刻から測った相当時間で
あり、後述する最大又は最小遅延モードにより対応する
信号が安定する又は変化する時刻を示すものである。
あり、後述する最大又は最小遅延モードにより対応する
信号が安定する又は変化する時刻を示すものである。
次にこのような回路に対する従来のタイミング検証方
法について説明する。
法について説明する。
第６図は回路15の動作のタイミングチャートを示して
いる。回路15に対してタイミングトレースを行う場合、
データ信号線18,19,20,21を枝、ラッチ回路16a,16b及び
組合せ回路17をノードと考え、ノードに注目してトレー
スを行う。またタイミングトレースにはフォワードトレ
ース及びバックワードトレース並びに最大遅延モード及
び最小遅延モードがある。ここでフォワードトレースと
は、実際の信号の流れに沿った方向（入力側から出力側
への方向）に行うトレースのことである。これとは逆の
バックワードトレースは、逆に実際の信号の流れとは逆
方向（出力側から入力側への方向）に行うトレースのこ
とである。タイミング検証においてこの両方向のトレー
スを行うが、その理由は可及的に多くのタイミングエラ
ーを見つけるためである。
いる。回路15に対してタイミングトレースを行う場合、
データ信号線18,19,20,21を枝、ラッチ回路16a,16b及び
組合せ回路17をノードと考え、ノードに注目してトレー
スを行う。またタイミングトレースにはフォワードトレ
ース及びバックワードトレース並びに最大遅延モード及
び最小遅延モードがある。ここでフォワードトレースと
は、実際の信号の流れに沿った方向（入力側から出力側
への方向）に行うトレースのことである。これとは逆の
バックワードトレースは、逆に実際の信号の流れとは逆
方向（出力側から入力側への方向）に行うトレースのこ
とである。タイミング検証においてこの両方向のトレー
スを行うが、その理由は可及的に多くのタイミングエラ
ーを見つけるためである。
また最大遅延モードとは、信号変化の伝播が最大に遅
れた場合（最も遅く到着する場合）を仮定してトレース
を行うモードであり、タイミングが最大値をとるときを
最悪タイミングとし、このモードでは例えばラッチ回路
のセットアップタイム条件を満たしているか否かをチェ
ックする。これとは逆の最小遅延モードは、信号変化の
伝播が最小に遅れた場合（最も早く到着する場合）を仮
定してトレースを行うモードであり、タイミングが最小
値をとるときを最悪タイミングとし、このモードでは例
えばラッチ回路のホールドタイム条件を満たしているか
否かをチェックする。またセットアップタイムとはラッ
チ回路に入力されるクロックが変化する何秒前にデータ
信号の信号状態が安定していればラッチ回路が規定のラ
ッチ動作を行うかということを示す時間であり、ホール
ドタイムとはラッチ回路に入力するクロックが変化して
から何秒後までデータ信号の信号状態が安定であり続け
ればラッチ回路が規定の動作を行うかということを示す
時間である。
れた場合（最も遅く到着する場合）を仮定してトレース
を行うモードであり、タイミングが最大値をとるときを
最悪タイミングとし、このモードでは例えばラッチ回路
のセットアップタイム条件を満たしているか否かをチェ
ックする。これとは逆の最小遅延モードは、信号変化の
伝播が最小に遅れた場合（最も早く到着する場合）を仮
定してトレースを行うモードであり、タイミングが最小
値をとるときを最悪タイミングとし、このモードでは例
えばラッチ回路のホールドタイム条件を満たしているか
否かをチェックする。またセットアップタイムとはラッ
チ回路に入力されるクロックが変化する何秒前にデータ
信号の信号状態が安定していればラッチ回路が規定のラ
ッチ動作を行うかということを示す時間であり、ホール
ドタイムとはラッチ回路に入力するクロックが変化して
から何秒後までデータ信号の信号状態が安定であり続け
ればラッチ回路が規定の動作を行うかということを示す
時間である。
以下フォワードトレース，最大遅延モードでのタイミ
ングトレースについて説明する。
ングトレースについて説明する。
組合せ回路17にはデータ信号S1が入力しており、その
タイミングt1に組合せ回路17の内部遅延を加えて、次段
のノードであるラッチ回路16bにタイミングt2を伝播す
ることによりタイミングトレースを行う。ここでは組合
せ回路17に１つの信号S1が入力しているだけであるが、
通常はノードには複数の信号が入力しているので、その
うちの最大又は最小遅延モードに応じた最悪タイミング
を選択して、それに内部遅延を加えている。
タイミングt1に組合せ回路17の内部遅延を加えて、次段
のノードであるラッチ回路16bにタイミングt2を伝播す
ることによりタイミングトレースを行う。ここでは組合
せ回路17に１つの信号S1が入力しているだけであるが、
通常はノードには複数の信号が入力しているので、その
うちの最大又は最小遅延モードに応じた最悪タイミング
を選択して、それに内部遅延を加えている。
前述した如くタイミングt1,t2,t3は一点鎖線で示すク
ロックC1の立下がりエッジを基準時刻とし、そこからの
相対時間で表現され、レベルT1を持つデータ信号S2をそ
れより小さいレベルT2を持つクロックC2が入るラッチ回
路16bで取込む場合は、データ信号S1の入力タイミングt
1に組合せ回路17の内部遅延を単純に加算して得られた
値t2aからクロックC1の１クロックの時間を引いた値t2
を使ってタイミングトレースを行い、ラッチ回路16bで
のタイミング検証を行なう。これはタイミング検証は全
て１周期内の基準時刻からのタイミングにて行うからで
あり、この場合、次の周期の基準時刻を値t2aが超えて
いるので値t2を使ってタイミング検証を行う。そしてタ
イミングt2がラッチ回路16のセットアップタイムを満足
するか否かをチェックする。
ロックC1の立下がりエッジを基準時刻とし、そこからの
相対時間で表現され、レベルT1を持つデータ信号S2をそ
れより小さいレベルT2を持つクロックC2が入るラッチ回
路16bで取込む場合は、データ信号S1の入力タイミングt
1に組合せ回路17の内部遅延を単純に加算して得られた
値t2aからクロックC1の１クロックの時間を引いた値t2
を使ってタイミングトレースを行い、ラッチ回路16bで
のタイミング検証を行なう。これはタイミング検証は全
て１周期内の基準時刻からのタイミングにて行うからで
あり、この場合、次の周期の基準時刻を値t2aが超えて
いるので値t2を使ってタイミング検証を行う。そしてタ
イミングt2がラッチ回路16のセットアップタイムを満足
するか否かをチェックする。
一般にあるレベルを持ったデータ信号を、それと異な
るレベルのクロックで取込む場合は、トレースの方向
（フォワードトレース又はバックワードトレース）、ト
レースのモード（最大遅延モード、最小遅延モード）及
びレベルの大小によりデータ信号のタイミングに１クロ
ック加えるか又は１クロック減ずる処理を行い、タイミ
ングチェックを行う。
るレベルのクロックで取込む場合は、トレースの方向
（フォワードトレース又はバックワードトレース）、ト
レースのモード（最大遅延モード、最小遅延モード）及
びレベルの大小によりデータ信号のタイミングに１クロ
ック加えるか又は１クロック減ずる処理を行い、タイミ
ングチェックを行う。
以下このような基準時刻を超えた場合に行う処理のこ
とを日付変更処理という。
とを日付変更処理という。
第６図に示す如く最大遅延モードでフォワードトレー
スの場合は、レベル（T1）の大きいデータ信号（S2）を
ラッチ回路16bによりレベル（T2＜T1）の小さなクロッ
ク（C2）で取り込むとき、データ信号S2を次の基準時刻
以降のクロックで取り込むことになるので、日付変更処
理により単純に加算したタイミングt2aから１クロック
の時間を減ずる必要が生じる。逆にレベルの小さなデー
タをレベルの大きなクロックで取り込むときは（T1＜T
2）、１周期で取込むが完了するので日付変更処理は不
要となる。
スの場合は、レベル（T1）の大きいデータ信号（S2）を
ラッチ回路16bによりレベル（T2＜T1）の小さなクロッ
ク（C2）で取り込むとき、データ信号S2を次の基準時刻
以降のクロックで取り込むことになるので、日付変更処
理により単純に加算したタイミングt2aから１クロック
の時間を減ずる必要が生じる。逆にレベルの小さなデー
タをレベルの大きなクロックで取り込むときは（T1＜T
2）、１周期で取込むが完了するので日付変更処理は不
要となる。
日付変更処理と前述の各モードとの関係を表１に示
す。
す。
ここで“不要”とは日付変更処理が不要であることを
示し、“小→大",“大→小”はレベルの関係を示し、矢
符の前は伝播するデータのレベルを、また矢符の後は伝
播されたデータを取込むラッチ回路のクロックのレベル
を示している。
示し、“小→大",“大→小”はレベルの関係を示し、矢
符の前は伝播するデータのレベルを、また矢符の後は伝
播されたデータを取込むラッチ回路のクロックのレベル
を示している。
上述の如くして行われるタイミング検証において、あ
る組合せ回路で互いに異なるレベルを持つデータ信号の
合流が起こる場合がある。従来、レベルが異なるデータ
信号の合流が起こっと時点では組合せ回路から出力され
るデータ信号を後続するラッチ回路でどのレベルのクロ
ックで取込むかわからないので、日付変更処理の要否が
判明せず組合せ回路に入力されるデータ信号の最悪タイ
ミングの選択ができなかった。即ち、第５図の組合せ回
路17にレベルT1を有するデータ信号S1の他にレベルT1と
異なるレベルを有するデータ信号が合流する場合、合流
が生じた時点では後続するラッチのクロックのレベルが
不明であり、日付変更処理の要否が判明しないので、ど
のレベルのデータが最悪タイミングとなるのか判明しな
かった。
る組合せ回路で互いに異なるレベルを持つデータ信号の
合流が起こる場合がある。従来、レベルが異なるデータ
信号の合流が起こっと時点では組合せ回路から出力され
るデータ信号を後続するラッチ回路でどのレベルのクロ
ックで取込むかわからないので、日付変更処理の要否が
判明せず組合せ回路に入力されるデータ信号の最悪タイ
ミングの選択ができなかった。即ち、第５図の組合せ回
路17にレベルT1を有するデータ信号S1の他にレベルT1と
異なるレベルを有するデータ信号が合流する場合、合流
が生じた時点では後続するラッチのクロックのレベルが
不明であり、日付変更処理の要否が判明しないので、ど
のレベルのデータが最悪タイミングとなるのか判明しな
かった。
従って従来は人手によりレベル毎のタイミングの指定
を行い、指定されたタイミングのデータ信号だけにより
タイミングトレースを行い、チェックを行うか、又はレ
ベルを無視してタイミングの大小関係を用いて最悪タイ
ミングを決定し、不正確なタイミング検証を行なってい
た。
を行い、指定されたタイミングのデータ信号だけにより
タイミングトレースを行い、チェックを行うか、又はレ
ベルを無視してタイミングの大小関係を用いて最悪タイ
ミングを決定し、不正確なタイミング検証を行なってい
た。
本発明は斯かる事情に鑑みなされたものであり、レベ
ル毎の最悪タイミングを伝播回路へ伝播することによ
り、レベルが異なるデータ信号の合流が起こるような電
子回路であっても取込む伝播回路のクロックのレベルに
応じて必要な日付変更処理がなされ、正確なタイミング
検証を行えるタイミング検証方法を提供することを目的
にする。
ル毎の最悪タイミングを伝播回路へ伝播することによ
り、レベルが異なるデータ信号の合流が起こるような電
子回路であっても取込む伝播回路のクロックのレベルに
応じて必要な日付変更処理がなされ、正確なタイミング
検証を行えるタイミング検証方法を提供することを目的
にする。
本発明に係るタイミング検証方法は、組合せ回路及び
該組合せ回路にデータ信号を入力し、またこれから出力
されたデータ信号を取り込むラッチで構成された伝播回
路を含み、多相クロックを用いて同期動作する電子回路
の動作タイミングを、データ信号の伝播方向、又は伝播
方向とは逆方向にトレースしつつ、前記伝播回路へのデ
ータ信号到着時間を求めて検証するタイミング検証方法
において、前記電子回路に入力される複数のデータ信号
に対して、そのデータ信号が同期しているクロックの相
に関連して決まるレベルと、該レベル毎に最大値又は最
小値に定めたタイミングとを組にして前記電子回路にデ
ータ信号を伝播し、伝播されたデータ信号が持つ前記レ
ベル、データ信号を取り込む前記ラッチのクロックのレ
ベル及び前記トレースの方向に基づき、前記レベル毎に
定めたタイミングに対し１クロックを加算又は減算する
処理を施すことを特徴とする。
該組合せ回路にデータ信号を入力し、またこれから出力
されたデータ信号を取り込むラッチで構成された伝播回
路を含み、多相クロックを用いて同期動作する電子回路
の動作タイミングを、データ信号の伝播方向、又は伝播
方向とは逆方向にトレースしつつ、前記伝播回路へのデ
ータ信号到着時間を求めて検証するタイミング検証方法
において、前記電子回路に入力される複数のデータ信号
に対して、そのデータ信号が同期しているクロックの相
に関連して決まるレベルと、該レベル毎に最大値又は最
小値に定めたタイミングとを組にして前記電子回路にデ
ータ信号を伝播し、伝播されたデータ信号が持つ前記レ
ベル、データ信号を取り込む前記ラッチのクロックのレ
ベル及び前記トレースの方向に基づき、前記レベル毎に
定めたタイミングに対し１クロックを加算又は減算する
処理を施すことを特徴とする。
本発明においては、組合せ回路にレベルの異なる複数
のデータが入力されるとレベル毎に、タイミングとして
最大の値、または最小の値を定め、定められたレベル毎
のタイミングでデータ信号を電子回路へ伝播し、タイミ
ング検証のトレースの方向、及びデータ信号が持つレベ
ル及びデータ信号を取り込むラッチのクロックのレベル
に基づき、１クロックを加算又は減算する処理を施すこ
とで、正確なタイミングのチェックが行われる。
のデータが入力されるとレベル毎に、タイミングとして
最大の値、または最小の値を定め、定められたレベル毎
のタイミングでデータ信号を電子回路へ伝播し、タイミ
ング検証のトレースの方向、及びデータ信号が持つレベ
ル及びデータ信号を取り込むラッチのクロックのレベル
に基づき、１クロックを加算又は減算する処理を施すこ
とで、正確なタイミングのチェックが行われる。
以下、本発明をその実施例を示す図面に基づいて説明
する。
する。
第１図は本発明に係るタイミング検証方法の実施に用
いるタイミング検証装置の機能構成を示すブロック図で
ある。図において30は初期設定部であり、例えばフォワ
ードモードのときは入力ピンに入力されるデータ信号の
レベル及びタイミング並びに各クロックのレベルを設定
する。設定されたデータ信号及びクロックはタイミング
トレース部31に与えられる。タイミングトレース部31は
タイミングトレースを行うところであり、レベル伝播部
312、遅延計算部313及び最悪ケース決定部314で定めら
れたレベル毎のタイミングデータに基づきタイミング計
算を行い、レベル毎の最悪タイミングを求めるタイミン
グ計算部311を備えている。
いるタイミング検証装置の機能構成を示すブロック図で
ある。図において30は初期設定部であり、例えばフォワ
ードモードのときは入力ピンに入力されるデータ信号の
レベル及びタイミング並びに各クロックのレベルを設定
する。設定されたデータ信号及びクロックはタイミング
トレース部31に与えられる。タイミングトレース部31は
タイミングトレースを行うところであり、レベル伝播部
312、遅延計算部313及び最悪ケース決定部314で定めら
れたレベル毎のタイミングデータに基づきタイミング計
算を行い、レベル毎の最悪タイミングを求めるタイミン
グ計算部311を備えている。
レベル伝播部312は最悪タイミングデータにレベルデ
ータを付加し、遅延計算部313はタイミングトレースに
従って線路遅延を加算する。また最悪ケース決定部314
は各組合せ回路において入力の到着時間とその内部遅延
とからその組合せ回路の出力の最悪タイミングを計算す
る。タイミングトレース部31にてタイミングトレースさ
れたレベル毎のタイミングデータはタイミングチェック
部32に与えられる。タイミングチェック部32は日付変更
処理部321及びチェック部322を備え、そこでトレースの
方向，モード及びレベルに従い与えられたレベル毎の最
悪タイミングデータに日付変更処理がなされ、それによ
りラッチ回路のセットアップタイム条件及びホールドタ
イム条件を満たすか否かをチェックする。
ータを付加し、遅延計算部313はタイミングトレースに
従って線路遅延を加算する。また最悪ケース決定部314
は各組合せ回路において入力の到着時間とその内部遅延
とからその組合せ回路の出力の最悪タイミングを計算す
る。タイミングトレース部31にてタイミングトレースさ
れたレベル毎のタイミングデータはタイミングチェック
部32に与えられる。タイミングチェック部32は日付変更
処理部321及びチェック部322を備え、そこでトレースの
方向，モード及びレベルに従い与えられたレベル毎の最
悪タイミングデータに日付変更処理がなされ、それによ
りラッチ回路のセットアップタイム条件及びホールドタ
イム条件を満たすか否かをチェックする。
次に本発明のタイミングトレース手順について説明す
る。
る。
第２図はフォワードトレースにおけるタイミングトレ
ース手順の概略を示す図である。第２図において１は組
合せ回路としてのオアゲートであり、オアゲート１には
T1レベルを持つ入力信号がnT1本、夫々t1 T1,t2 T1…tnT1
T1のタイミングで入力している。またT2レベルを持つ入
力信号がnT2本、夫々t1 T2,t2 T2…tnT2 T2のタイミングで
入力している。同様な考え方でオアゲート１にはｍ種の
異なるレベルを持つ信号が入力している。このときオア
ゲート１から出力されるデータ信号には、T1レベルを持
つタイミングtT1、T2レベルを持つタイミングtT2…、Tm
レベルを持つタイミングtTmとｍ種の各レベル毎に１つ
ずつタイミングtT1,tT1…tTmを伝播させる。タイミング
tT1はT1レベルを持つ入力タイミングt1 T1〜tnT1 T1中の
最悪なもの＝worst（t1 T1,t2 T1…tnT1 T1）にオアゲート
１の内部遅延を加えたものである。ここでworst（t1 T1,
t2 T1…tnT1 T1）は最大遅延モードのときは入力タイミン
グt1 T1〜tnT1 T1中の最大のものであり、逆に最小遅延モ
ードのときは入力タイミングt1 T1〜tnT1 T1中の最小のも
のである。
ース手順の概略を示す図である。第２図において１は組
合せ回路としてのオアゲートであり、オアゲート１には
T1レベルを持つ入力信号がnT1本、夫々t1 T1,t2 T1…tnT1
T1のタイミングで入力している。またT2レベルを持つ入
力信号がnT2本、夫々t1 T2,t2 T2…tnT2 T2のタイミングで
入力している。同様な考え方でオアゲート１にはｍ種の
異なるレベルを持つ信号が入力している。このときオア
ゲート１から出力されるデータ信号には、T1レベルを持
つタイミングtT1、T2レベルを持つタイミングtT2…、Tm
レベルを持つタイミングtTmとｍ種の各レベル毎に１つ
ずつタイミングtT1,tT1…tTmを伝播させる。タイミング
tT1はT1レベルを持つ入力タイミングt1 T1〜tnT1 T1中の
最悪なもの＝worst（t1 T1,t2 T1…tnT1 T1）にオアゲート
１の内部遅延を加えたものである。ここでworst（t1 T1,
t2 T1…tnT1 T1）は最大遅延モードのときは入力タイミン
グt1 T1〜tnT1 T1中の最大のものであり、逆に最小遅延モ
ードのときは入力タイミングt1 T1〜tnT1 T1中の最小のも
のである。
以上の処理で信号が伝播回路たるラッチ回路２まで伝
播してきたら、そのラッチ回路２がデータを取込むクロ
ックのレベルとオアゲート１から出力されたデータ信号
のレベルとに応じてデータ信号の最悪タイミングに日付
変更処理を施し、タイミングのチェックを行う。
播してきたら、そのラッチ回路２がデータを取込むクロ
ックのレベルとオアゲート１から出力されたデータ信号
のレベルとに応じてデータ信号の最悪タイミングに日付
変更処理を施し、タイミングのチェックを行う。
第３図はフォワードトレースにより各ゲートでタイミ
ングを伝播するときの処理内容を示すフローチャートで
ある。最初に最大遅延モードでの検証か否かをチェック
し（ステップ＃10）、最大遅延モードのときは入力信号
のレベルのうち１つを選択し（ステップ＃11）、同じレ
ベルを持つタイミングの中で最大の値を持つタイミング
を見つける（ステップ＃12）。この処理を全てのレベル
が終了するまで行う（ステップ＃13）。同様に最小遅延
モードのときは、入力信号の全てのレベルの最小の値を
持つタイミングを見つける（ステップ＃14〜＃16）。そ
して全てのレベルのタイミングを見つけると、最悪ケー
ス決定部314はそれに内部遅延を加えたものを最悪タイ
ミングとして決定し、レベル伝播部312にはレベルデー
タを付加して次段のラッチ回路２に伝播する（ステップ
＃17）。
ングを伝播するときの処理内容を示すフローチャートで
ある。最初に最大遅延モードでの検証か否かをチェック
し（ステップ＃10）、最大遅延モードのときは入力信号
のレベルのうち１つを選択し（ステップ＃11）、同じレ
ベルを持つタイミングの中で最大の値を持つタイミング
を見つける（ステップ＃12）。この処理を全てのレベル
が終了するまで行う（ステップ＃13）。同様に最小遅延
モードのときは、入力信号の全てのレベルの最小の値を
持つタイミングを見つける（ステップ＃14〜＃16）。そ
して全てのレベルのタイミングを見つけると、最悪ケー
ス決定部314はそれに内部遅延を加えたものを最悪タイ
ミングとして決定し、レベル伝播部312にはレベルデー
タを付加して次段のラッチ回路２に伝播する（ステップ
＃17）。
第４図はラッチ回路２でのタイミングチェックの処理
内容を示すフローチャートであり、最初にラッチ回路２
への入力信号のレベルのうち１つを選択して、そのレベ
ルとクロックとのレベルが大小及び遅延モード，トレー
スの方向等を考慮して日付変更処理が必要か否かをチェ
ックし（ステップ＃21）、表１に示す如く日付変更処理
が必要な場合はそれを行い（ステップ＃22）、タイミン
グのチェックを行う。
内容を示すフローチャートであり、最初にラッチ回路２
への入力信号のレベルのうち１つを選択して、そのレベ
ルとクロックとのレベルが大小及び遅延モード，トレー
スの方向等を考慮して日付変更処理が必要か否かをチェ
ックし（ステップ＃21）、表１に示す如く日付変更処理
が必要な場合はそれを行い（ステップ＃22）、タイミン
グのチェックを行う。
ここでのタイミングチェックは最大遅延モードのとき
はラッチ回路のセットアップタイム条件のチェックを、
また最小遅延モードのときはラッチのホールドタイム条
件のチェックを行う。そしてまだ未処理のレベルがある
か否かをチェックし（ステップ＃24）、未だ未処理のレ
ベルがある場合はステップ＃20に戻り、全てのレベルの
チェックを終了するまでチェックを行う。
はラッチ回路のセットアップタイム条件のチェックを、
また最小遅延モードのときはラッチのホールドタイム条
件のチェックを行う。そしてまだ未処理のレベルがある
か否かをチェックし（ステップ＃24）、未だ未処理のレ
ベルがある場合はステップ＃20に戻り、全てのレベルの
チェックを終了するまでチェックを行う。
なお、本実施例では組合せ回路としてオアゲートを例
に説明したが、本発明はこれに限るものではなく、他の
ゲート及びその組合せ回路でもよい。
に説明したが、本発明はこれに限るものではなく、他の
ゲート及びその組合せ回路でもよい。
また本実施例では内部遅延の加算を全レベルの最悪タ
イミングを見つけた後に行なっているが、これは１つの
レベルを選択し、その最悪タイミングを見つけたときに
内部遅延を加算し、その値を保持しても同様な効果を得
られる。
イミングを見つけた後に行なっているが、これは１つの
レベルを選択し、その最悪タイミングを見つけたときに
内部遅延を加算し、その値を保持しても同様な効果を得
られる。
以上説明した如く本発明によれば、各レベル毎に最大
値又は最小値であるタイミングを定め、前記レベルとタ
イミングとを組にして電子回路にデータ信号を伝播する
ようにしたので、伝播されたデータ信号が持つレベル、
データ信号を取込むラッチのクロックのレベル及びトレ
ース方向に基づいて１クロックを加算又は減算する処理
を施すことで複数のレベルを持つ信号が合流するような
回路からの出力を取り込む場合であっても、正確なタイ
ミング検証を行うことが出来る優れた効果を奏する。
値又は最小値であるタイミングを定め、前記レベルとタ
イミングとを組にして電子回路にデータ信号を伝播する
ようにしたので、伝播されたデータ信号が持つレベル、
データ信号を取込むラッチのクロックのレベル及びトレ
ース方向に基づいて１クロックを加算又は減算する処理
を施すことで複数のレベルを持つ信号が合流するような
回路からの出力を取り込む場合であっても、正確なタイ
ミング検証を行うことが出来る優れた効果を奏する。
第１図は本発明に係るタイミング検証方法の実施に用い
るタイミング検証装置の機能構成を示すブロック図、第
２図はタイミングトレースの概略処理手順を示す図、第
３図はフォワードモードにおいて各ゲートでタイミング
を伝播するときの処理内容を示すフローチャート、第４
図はラッチ回路でのタイミングチェックの処理内容を示
すフローチャート、第５図は従来のタイミング検証方法
における検証対象回路の構成図、第６図はラッチ回路の
動作を説明するタイミングチャートである。 31……タイミングトレース部、312……レベル伝播部、3
11……タイミング計算部、313……遅延計算部、314……
最悪ケース決定部 なお、図中、同一符号は同一、又は相当部分を示す。
るタイミング検証装置の機能構成を示すブロック図、第
２図はタイミングトレースの概略処理手順を示す図、第
３図はフォワードモードにおいて各ゲートでタイミング
を伝播するときの処理内容を示すフローチャート、第４
図はラッチ回路でのタイミングチェックの処理内容を示
すフローチャート、第５図は従来のタイミング検証方法
における検証対象回路の構成図、第６図はラッチ回路の
動作を説明するタイミングチャートである。 31……タイミングトレース部、312……レベル伝播部、3
11……タイミング計算部、313……遅延計算部、314……
最悪ケース決定部 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−105232（ＪＰ，Ａ) 特開 昭62−143517（ＪＰ，Ａ) 特開 平２−39249（ＪＰ，Ａ) 情報処理学会第28回（昭和59年前期) 全国大会講演論文集（▲ＩＩＩ▼）（昭 59−３−13）Ｐ．1439−1440
Claims (1)
- 【請求項１】組合せ回路及び該組合せ回路にデータ信号
を入力し、またこれから出力されたデータ信号を取り込
むラッチで構成された伝播回路を含み、多相クロックを
用いて同期動作する電子回路の動作タイミングを、デー
タ信号の伝播方向、又は伝播方向とは逆方向にトレース
しつつ、前記伝播回路へのデータ信号到着時間を求めて
検証するタイミング検証方法において、 前記電子回路に入力される複数のデータ信号に対して、
そのデータ信号が同期しているクロックの相に関連して
決まるレベルと、該レベル毎に最大値又は最小値に定め
たタイミングとを組にして前記電子回路にデータ信号を
伝播し、伝播されたデータ信号が持つ前記レベル、デー
タ信号を取り込む前記ラッチのクロックのレベル及び前
記トレースの方向に基づき、前記レベル毎に定めたタイ
ミングに対し１クロックを加算又は減算する処理を施す
ことを特徴とするタイミング検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223100A JP2578014B2 (ja) | 1990-08-24 | 1990-08-24 | タイミング検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223100A JP2578014B2 (ja) | 1990-08-24 | 1990-08-24 | タイミング検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105139A JPH04105139A (ja) | 1992-04-07 |
| JP2578014B2 true JP2578014B2 (ja) | 1997-02-05 |
Family
ID=16792829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223100A Expired - Lifetime JP2578014B2 (ja) | 1990-08-24 | 1990-08-24 | タイミング検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578014B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2632512B2 (ja) * | 1985-12-18 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| JP2674142B2 (ja) * | 1988-10-13 | 1997-11-12 | 日本電気株式会社 | 論理回路の動作検証方法 |
-
1990
- 1990-08-24 JP JP2223100A patent/JP2578014B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 情報処理学会第２８回（昭和５９年前期）全国大会講演論文集（▲ＩＩＩ▼）（昭５９−３−１３）Ｐ．１４３９−１４４０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04105139A (ja) | 1992-04-07 |
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