JP3515197B2 - 半導体集積回路装置と情報処理システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
と情報処理システムに関し、システムクロックに同期し
たクロックパルスを個々の半導体集積回路装置がＰＬＬ
回路により内部で発生させるものに利用して有効な技術
に関するものである。

【０００２】

【従来の技術】端末装置の電源投入時のクロックの安定
状態や伝送路断時のクロック断の検出を行うクロック異
常検出がある。このようなクロック異常検出に関して
は、特開平３−１６４４２号公報がある。また、クロッ
クに雑音が乗っているときやクロックの周波数が大幅に
ずれたことを検出するためのクロック断検出回路があ
る。このようなクロック断検出回路に関しては、特開平
４−２６４８１１号公報がある。

【０００３】

【発明が解決しようとする課題】情報処理システムで
は、半導体集積回路の製造技術の進展に伴い、その内部
回路の動作速度を高速にできる。しかし、外部に設けら
れたクロック発生回路により形成されたクロック信号に
より内部回路を動作させようとすると、半導体集積回路
装置が搭載される実装基板での信号伝播遅延等により個
々の半導体集積回路装置におけるクロック信号の位相ず
れや波形の歪みが無視できなくなって供給できるクロッ
ク周波数が制限されてしまう。そこで、外部端子から供
給されたクロック信号に同期して内部回路で使用するク
ロック信号をＰＬＬ（フェーズ・ロックド・ループ）回
路を用いて形成することにより、より高い周波数で動作
させることができる。

【０００４】このようにＰＬＬ回路を用いて発振出力に
基づいてクロック信号を形成するものでは、内部回路自
体ではクロック断が生じないので従来のようなクロック
信号そのものが無くなってしまうようなエラーはあり得
ない。また、クロック信号に雑音が乗るようなことは回
路の配線設計により回避できる。このため、従来のよう
なクロック異常検出回路をそのまま用いることに格別な
利点はないといっても過言ではなく、上記内部回路でク
ロック信号を形成する半導体集積回路装置においては、
それに対応した機能を持ち、かつ簡単な構成のクロック
異常検出回路が必要であることを本願発明者は見い出し
た。

【０００５】上記のような内部の発振出力に基づいてク
ロック信号を形成する半導体集積回路装置においては、
外部端子から供給されたクロック信号が欠けたときに
は、それにＰＬＬ回路が応答してしまうことによって内
部回路のクロック信号の位相が一時的にゆれてしまう。
つまり、半導体集積回路装置における回路の接地電位
は、出力回路に流れる比較的大きな電流によって比較的
大きなノイズが発生し、かかるノイズによって外部端子
から供給されるクロック信号のハイレベルがロウレベル
と判定されてしまうこと等によるクロック欠けの虞れが
ある。

【０００６】内部回路においては、内部回路で形成され
たクロック信号に同期して信号処理を行うものであるの
で、それ自体では何らの問題は生じない。しかし、他の
同様な半導体集積回路装置との関係においては、個々の
半導体集積回路装置における内部クロック信号の位相の
ずれは無視できなく、他の同様な半導体集積回路装置か
ら供給された入力信号の取り込みエラーが発生してしま
う。このようなエラーを回避するためには内部クロック
信号の位相ずれを無視できるような時間マージンの設定
が必要となり、その分クロック信号の周波数を低くする
ことが経験的に行われている。そこで、本願発明者は、
クロック欠けやずれをいち早く検出できるクロック異常
検出回路と、それを用いて情報処理の高速化を思い付い
た。

【０００７】この発明の目的は、簡単な構成で外部端子
から供給されたクロック信号の欠けを高速に検出するこ
とができるクロック異常検出回路を備えた半導体集積回
路装置を提供することにある。この発明の他の目的は、
簡単な構成で外部端子から供給されたクロック信号と内
部クロック信号との位相ずれを高速に検出することがで
きるクロック異常検出回路を備えた半導体集積回路装置
を提供することにある。

【０００８】この発明の他の目的は、簡単な構成により
情報処理の高速化を実現した情報処理システムを提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、ＰＬＬ回路を利用したクロ
ック発生回路で形成された内部クロック信号に対応され
た第１のクロック信号により、外部端子から供給された
クロック信号を１クロックサイクルずつ順次シフトに複
数サイクルにわたってシフトさせ、シフトされた各サイ
クルの信号のレベルが全て一致したことを論理回路によ
り検出してなる第１のクロック異常検出回路、又は上記
外部端子から供給されたクロック信号とクロック発生回
路により形成された内部クロック信号に対応されて同じ
周期となるようにされた２つのクロック信号のうち、一
方のクロック信号とその遅延信号を第１と第２のフリッ
プフロップ回路のクロック端子にそれぞれ供給し、他方
のクロック信号とその遅延信号を交差的に第２と第１の
フリップフロップ回路の入力端子に供給し、かかる第１
と第２のフリップフロップ回路の出力信号を受ける論理
回路により２つのクロック信号の位相ずれを検出する第
２のクロック異常検出回路をディジタル信号処理を行う
半導体集積回路装置に搭載する。

【００１０】

【作用】上記した手段によれば、クロックを順次にシフ
トさせるシフト回路又は２個のフリップフロップ回路と
簡単な論理回路とにより高応答性をもってクロック欠け
及び位相ずれの異常検出を行うことができる。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、ＰＬＬ回路を利用し
たクロック発生回路で形成された内部クロック信号に対
応された第１のクロック信号により、外部端子から供給
されたクロック信号を１クロックサイクルずつ順次シフ
トに複数サイクルにわたってシフトさせ、シフトされた
各サイクルの信号のレベルが全て一致したことを論理回
路により検出してなる第１のクロック異常検出回路、又
は上記外部端子から供給されたクロック信号とクロック
発生回路により形成された内部クロック信号に対応され
て同じ周期となるようにされた２つのクロック信号のう
ち、一方のクロック信号とその遅延信号を第１と第２の
フリップフロップ回路のクロック端子にそれぞれ供給
し、他方のクロック信号とその遅延信号を交差的に第２
と第１のフリップフロップ回路の入力端子に供給し、か
かる第１と第２のフリップフロップ回路の出力信号を受
ける論理回路により２つのクロック信号の位相ずれを検
出する第２のクロック異常検出回路をディジタル信号処
理を行う半導体集積回路装置に搭載し、かかる半導体集
積回路装置を複数個用いて情報処理システムを構成し、
個々の半導体集積回路装置においてクロック異常検出時
には信号処理をやり直すようにする。

【００１２】

【作用】上記した手段によれば、クロック異常検出時に
は再処理を行うようにすることより、個々の半導体集積
回路装置における内部クロック信号の位相ずれを考慮し
ないで高い周波数のクロック信号により、半導体集積回
路装置相互の信号伝達を行うようにできるので実質的な
処理速度の高速化が可能になる。

【００１３】

【実施例】図１には、この発明に係る半導体集積回路装
置に設けられるクロック異常検出回路の一実施例の回路
図が示されている。同図の各回路は、公知の半導体集積
回路の製造技術により、外部端子から供給されたクロッ
ク信号に同期した内部クロック信号を形成するクロック
発生回路、かかる内部クロック信号に同期してディジタ
ル信号処理を行う内部回路や、上記内部クロック信号に
同期して外部との信号の授受を行う入出力インターフェ
イス回路とともに、単結晶シリコンのような１個の半導
体基板上において形成される。

【００１４】入力信号ＩＮは、外部端子から供給された
クロック信号であり、フリップフロップ回路１１により
１／２分周される。このフリップフロップ回路１１は、
その反転出力／Ｑが入力端子Ｄに帰還され、上記外部端
子から供給されたクロック信号（ＩＮ）がクロック端子
ＣＫに供給されることにより、クロック信号ＣＫの到来
毎に出力端子Ｑと／Ｑから出力される信号レベルが反転
するという１／２分周動作を行う。本明細書において
は、スラッシュ（／）を以て反転出力端子／Ｑのように
ロウレベルがアクティブレベルであることを示すオーバ
ーバーを表している。

【００１５】上記フリップフロップ回路１１の出力端子
Ｑから出力された信号ａは、フリップフロップ回路１２
の入力端子Ｄに供給される。このフリップフロップ回路
１２の出力端子Ｑから出力された信号ｂは、フリップフ
ロップ回路１３の入力端子Ｄに供給される。以下同様に
して残り２つのフリップフロップ回路１４と１５を加え
て全体で４個のフリップフロップ回路が縦列形態に接続
される。

【００１６】奇数段のフリップフロップ回路１２と１４
のクロック端子ＣＫには、内部回路で形成されたクロッ
ク信号ＦＢ（ＣＬＫ）がインバータ回路を通して反転さ
れて供給される。偶数段のフリップフロップ回路１３と
１５のクロック端子ＣＫには、上記内部で形成されたク
ロック信号ＦＢがそのまま供給される。上記入力信号Ｉ
Ｎと内部で形成されたクロック信号ＦＢは、図示しない
ＰＬＬ回路を利用したクロック発生回路における位相比
較器に入力される入力信号ＩＮと帰還信号ＦＢであり、
通常動作時において上記の２つの信号ＩＮとＦＢとは位
相（周波数）が一致した信号とされる。これにより、フ
リップフロップ回路１２ないし１５は、後述するような
シフトレジスタとしての動作を行うようにされる。

【００１７】上記縦列形態にされた４つのフリップフロ
ップ回路１２〜１５の各出力信号ｂ〜ｅは、一方におい
てナンド（ＮＡＮＤ）ゲート回路１６に供給され、他方
においてオア（ＯＲ）ゲート回路１７に供給される。こ
れらのゲート回路１６と１７の出力信号ｆとｇは、ナン
ドゲート回路１８に供給され、かかるゲート回路１８か
らクロック異常検出信号ｈが出力される。

【００１８】図２には、上記クロック異常検出回路の動
作の一例を説明するためのタイミング図が示されてい
る。外部端子から供給されたクロック信号ＩＮに対し
て、内部回路により形成されたクロック信号ＦＢは、Ｐ
ＬＬ回路によって正確に位相が同期して発生される。１
／２分周動作を行うフリップフロップ回路１１は、入力
信号ＩＮの立ち上がりエッジに同期して反転動作を行
う。これにより、フリップフロップ回路１１の出力信号
ａは、かかる入力信号ＩＮに対して２倍の周期（１／２
の周波数）を持つようにされる。

【００１９】上記のような信号ａは、内部で発生された
クロック信号ＦＢの立ち上がりと立ち下がりエッジに同
期してフリップフロップ回路１２〜１５を通してかかる
信号ＦＢの半周期ずつ遅れて順次に伝達される。つま
り、２倍の周期を持つ入力信号を１／２周期のクロック
に同期して伝達させる。これにより、伝達される格段の
信号は、順次に１／４ずつ位相がずれるようにシフトさ
れる。

【００２０】分周出力ａがロウレベルにされているとき
に、同図においては３番目に到来すべきパルスが、かか
る半導体集積回路装置の出力動作等により回路の接地電
位に発生したノイズ等が原因で欠けた場合、それに対応
した分周出力ａもクロック欠けに対応した信号となって
フリップフロップ回路１２〜１５に順次に伝えられる。
この結果、クロック欠けに相当した入力信号ＩＮのハイ
レベルに対応した半周期において、伝達信号ｂないしｅ
の全てがロウレベルになる期間が発生し、上記オアゲー
ト回路１７の出力信号ｇがロウレベルとなり、図示しな
い異常検出信号ｈをハイレベルにする。

【００２１】上記のようなクロック欠けが発生しないと
きには、入力信号ａが上記のように内部クロック信号Ｆ
Ｂの半周期分ずつずれて伝達される結果、各信号ｂ〜ｅ
のいずれか２つのハイレベルが重なるようものとなり、
ナンドゲート回路１６の出力ｆとオアゲート回路１７の
出力ｇが共にハイレベルとなるので、図示しない異常検
出信号ｈはロウレベルに維持される。

【００２２】図３には、上記クロック異常検出回路の動
作の他の一例を説明するためのタイミング図が示されて
いる。同図では、図２とは逆にフリップフロップ回路１
１の出力信号ａがハイレベルのときにクロック欠けが生
じた場合が示されている。このクロック欠けに対応し
て、ハイレベルの期間が長くされた分周出力ａがフリッ
プフロップ回路１２〜１５に順次に伝えられる。この結
果、クロック欠けに相当した入力信号ＩＮのハイレベル
に対応した半周期だけ、伝達信号ｂないしｅの全てがハ
イレベルになる期間が発生し、上記ナンドゲート回路１
８の出力信号ｆがロウレベルとなり、図示しない異常検
出信号ｈをハイレベルにする。

【００２３】なお、上記のようなクロック欠けが発生し
ないときには、前記同様に入力信号ａが上記のように内
部クロック信号ＦＢの半周期分ずつずれて伝達される結
果、伝達される各信号ｂ〜ｅのいずれか２つのハイレベ
ルが重なるものとなり、ナンドゲート回路１６の出力ｆ
とオアゲート回路１７の出力ｇが共にハイレベルとなる
ので、図示しない異常検出信号ｈはロウレベルに維持さ
れる。

【００２４】図４には、この発明に係る半導体集積回路
装置に設けられるクロック異常検出回路の他の一実施例
の回路図が示されている。同図の各回路は、公知の半導
体集積回路の製造技術により、外部端子から供給された
クロック信号に同期した内部クロック信号を形成するク
ロック発生回路、かかる内部クロック信号に同期してデ
ィジタル信号処理を行う内部回路や、上記内部クロック
信号に同期して外部との信号の授受を行う入出力インタ
ーフェイス回路とともに、単結晶シリコンのような１個
の半導体基板上において形成される。

【００２５】この実施例のクロック異常検出回路は、主
に外部端子から供給されたクロック信号とそれと同期し
て発生されるよう形成された内部クロック信号との位相
ずれを検出するためのものである。入力信号ＣＫ１とＣ
Ｋ２は、外部端子から供給されたクロック信号とそれに
同期するようＰＬＬ回路により構成された内部クロック
発生回路により形成された内部クロック信号である。入
力信号ＣＫ１とＣＫ２は、いずれか一方が上記のような
外部端子から供給されたクロック信号であり、他方が内
部で発生されたクロック信号である。言い換えるなら
ば、２つのクロック信号ＣＫ１とＣＫ２は、上記のよう
な２つのクロック信号を相互に入れ替えても２つの信号
の位相ずれを検出するという回路動作にそのものには実
質的な相違はない。

【００２６】第１のクロック信号ＣＫ１は、一方のフリ
ップフロップ回路２３のクロック端子ＣＫに供給され
る。上記第１のクロック信号ＣＫ１は遅延回路２２に供
給されて、その遅延信号ｂが他方のフリップフロップ回
路２４のクロック端子ＣＫに供給される。第２のクロッ
ク信号ＣＫ２は、上記とは交差的に他方のフリップフロ
ップ回路２４の入力端子Ｄにそのまま供給され、遅延回
路２１により遅延された遅延信号ａが一方のフリップフ
ロップ回路２３の入力端子Ｄに供給される。上記遅延回
路２１と２２は、ほぼ同じ遅延時間を持つように設定さ
れる。

【００２７】上記２つのフリップフロップ回路２３の反
転出力端子／Ｑから出力される出力信号ｃと、フリップ
フロップ回路２４の非反転出力端子Ｑから出力される出
力端子ｄは、ナンドゲート回路２５に入力され、その出
力信号ｅが位相ずれ検出信号とされる。

【００２８】図５には、図４に示されたクロック異常検
出回路の動作を説明するためのタイミング図が示されて
いる。（Ａ）は、正常動作時のタイミング図が示されて
いる。正常動作時にはクロック信号ＣＫ１，ＣＫ２が同
期している状態であり、その遅延信号ａとｂも同期して
いる。したがって、フリップフロップ回路２３は、クロ
ック信号ＣＫ１の立ち上がりにおいて、クロック信号Ｃ
Ｋ２の遅延信号ａを取り込むので、反転出力端子／Ｑか
ら出力される信号ｃはハイレベルに維持される。これに
対して、フリップフロップ回路２４は、クロック信号Ｃ
Ｋ１の遅延された遅延信号ｂの立ち上がりにおいて、そ
れより先行するクロック信号ＣＫ２を取り込むので、非
反転出力端子Ｑから出力される信号ｄはハイレベルに維
持される。これに対応して、ナンドゲート回路２５は、
正常状態に対応したロウレベルの信号ｅを形成する。

【００２９】（Ｂ）は、異常検出動作時のタイミング図
が示されている。同図には、クロック信号ＣＫ１に対し
て、クロック信号ＣＫ２の位相が進められた場合が示さ
れている。フリップフロップ回路２３は、上記のように
クロック信号ＣＫ１の立ち上がりにおいて、クロック信
号ＣＫ２の遅延信号ａを取り込むので、上記のように遅
延回路２１の遅延時間よりクロック信号ＣＫ２の位相が
進むと反転出力端子／Ｑから出力される信号ｃがハイレ
ベルからロウレベルに変化する。これに対応して、ナン
ドゲート回路２５は、異常状態に対応したハイレベルの
信号ｅを形成する。

【００３０】（Ｃ）は、異常検出動作時のタイミング図
が示されている。同図には、クロック信号ＣＫ１に対し
て、クロック信号ＣＫ２の位相が遅らされた場合が示さ
れている。フリップフロップ回路２４は、上記のように
クロック信号ＣＫ１の遅延信号ｂの立ち上がりにおい
て、クロック信号ＣＫ２を取り込むので、上記のように
遅延回路２２の遅延時間よりクロック信号ＣＫ２の位相
が遅れると非反転出力端子Ｑから出力される信号ｄがハ
イレベルからロウレベルに変化する。これに対応して、
ナンドゲート回路２５は、異常状態に対応したハイレベ
ルの信号ｅを形成する。

【００３１】（Ｂ）において、フリップフロップ回路２
４の動作は省略されているが、２つの信号ｂとＣＫ１の
パルス幅の関係において、異常状態となる場合もある
し、正常状態となる場合もあるように不定となる。同様
に、（Ｃ）においてもフリップフロップ回路２３の動作
は省略されているが、２つの信号ＣＫ１と遅延信号ａの
パルス幅の関係において、異常状態となる場合もある
し、正常状態となる場合もあるように不定となる。ただ
し、上記のように２つのフリップフロップ回路のうち、
位相の遅れと進みに対応して１つが異常を検出するので
問題ない。

【００３２】以上のようなクロック異常検出回路では、
図１の実施例では分周回路を含めて５個のフリップフロ
ップ回路と３つのゲート回路及び２つのインバータ回路
のように簡単な回路構成であり、しかもクロック欠けの
異常が発生してから、２周期分遅れただけで異常を判定
することができる。

【００３３】図４のクロック異常検出回路では、２つの
フリップフロップ回路と１つのゲート回路及び２つの遅
延回路から構成できる。遅延回路は、特に制限されない
が、複数のインバータ回路を縦列接続した簡単な回路に
より構成できる。そして、クロックの位相ずれが発生し
た時点でそれを検出することができる。したがって、上
記図１のクロック異常検出回路と図４のクロック異常検
出回路の両方を組み合わせても、全体の回路規模は小さ
くでき、しかも、クロック欠けと位相ずれの両方をそれ
が発生した時点でいち早く検出することができるものと
なる。

【００３４】図６には、この発明に係る半導体集積回路
装置の一実施例の概略ブロック図が示されている。この
実施例は、プロセッサチップに向けられている。特に制
限されないが、後述するように複数のプロセッサチップ
を１つの実装基板に搭載し、各プロセッサを並列に動作
させて、分担させてデータ処理を行うようにされた並列
処理方式のコンピュータに利用される。

【００３５】外部入力クロックＩＮは、入出力インター
フェイスＩ／Ｏを介して取り込まれ、一方において内部
クロック発生回路に供給される。クロック発生回路で
は、上記外部入力信号ＩＮに同期し、必要に応じて周波
数変換された内部クロック信号を発生させる。

【００３６】プロセッサチップ内の各回路において、ク
ロック信号の位相ズレ（スキュー）を最小にするため、
クロック発生回路により発生されたクロック信号は、チ
ップのほぼ中央部から順次にＨ字形に分岐され、末端ま
での配線長さやクロックバッファの数が同じくなるよう
にされる。これのようなＨ字形のクロック配線及びクロ
ックバッファの配置により、フリップフロップ回路等の
ように回路動作にクロック信号が必要とされる回路にお
いては、上記クロック発生回路に発生されたクロック信
号に対する信号伝播遅延時間がほぼ等しくされる。

【００３７】かかる末端のクロックバッファを通して供
給されるクロック信号をクロック発生回路に供給（帰
還）することにより、外部入力クロックとプロセッサチ
ップの末端のクロック信号とが同期を取ることができ
る。つまり、プロセッサチップ内でのクロック供給経路
での信号遅延がクロック発生回路により吸収され、シス
テムの基本クロックにプロセッサチップにおける内部ク
ロックを同期させることができる。

【００３８】クロック異常検出回路は、上記外部入力ク
ロックＩＮと、上記クロック発生回路により形成された
内部クロックとを受けて、図１及び図４のクロック異常
検出回路が組み合わせて構成される。なお、必要に応じ
て一方のクロック異常検出回路を省略するものであって
もよい。かかるクロック異常検出回路により形成された
異常検出信号は、入出力インターフェイスＩ／Ｏを介し
てプロセッサチップの外部に出力される。

【００３９】プロセッサチップの内部回路は、同図に例
示的に示されているように、演算回路ＡＬＵ、レジスタ
ＲＦ、シフタshifter や制御回路から構成される。同図
に点線で示されているのは、内部バスであり、３バス方
式により上記演算回路ＡＬＵを用いたデータ処理が行わ
れる。

【００４０】上記クロック異常検出回路の異常検出信号
は、制御部にも入力されてもよい。つまり、クロック異
常検出があったときには、制御部において異常検出が発
生したときのデータ処理の内容を判定して、異常検出前
の状態に戻って同じデータ処理を再度行うようにする。
これにより、クロック異常検出によるエラーを早い段階
で修正することができ、システム全体の処理速度の高速
化や信頼性を高くすることができる。

【００４１】図７には、この発明に係る半導体集積回路
装置の他の一実施例の概略ブロック図が示されている。
この実施例も、前記同様にプロセッサチップに向けられ
ている。つまり、複数のプロセッサチップを１つの実装
基板に搭載し、各プロセッサを並列に動作させて、分担
させてデータ処理を行うようにされた並列処理方式のコ
ンピュータに利用される。

【００４２】外部入力クロックＩＮは、入出力インター
フェイスＩ／Ｏを介して取り込まれ、一方において内部
クロック発生回路に供給される。クロック発生回路で
は、上記外部入力信号ＩＮに同期し、必要に応じて周波
数変換された内部クロック信号を発生させる。プロセッ
サチップ内の各回路において、クロック信号の位相ズレ
（スキュー）を最小にするため、クロック発生回路によ
り発生されたクロック信号は、クロックバッファにより
分岐されて末端のクロックバッファの出力がもち網形に
されたクロック配線に供給される。

【００４３】上記のように複数からなる末端のクロック
バッファから出力がもち網形のクロック配線により共通
化されることより、個々のクロックバッファの出力信号
のスキューが相互に重ね合わされて、全体として平均化
されてフリップフロップ回路等のように回路動作にクロ
ック信号が必要とされる回路に供給できる。上記のよう
にもち網形のクロック配線でのクロック信号をクロック
発生回路に供給することにより、外部入力クロックとプ
ロセッサチップの末端のクロック信号とが同期を取るこ
とができる。つまり、プロセッチチップ内でのクロック
供給経路での信号遅延がＰＬＬ回路により吸収され、シ
ステムの基本クロックにプロセッサチップにおける内部
クロックを同期させることができる。

【００４４】プロセッサチップの内部回路は、同図では
省略されているが、前記同様な演算回路ＡＬＵ、レジス
タＲＦ、シフタshifter や制御回路から構成される。上
記クロック異常検出回路の異常検出信号は、入出力イン
ターファイスＩ／Ｏを介して出力させるとともに、上記
制御部にも入力されてもよい。これにより、前記同様
に、クロック異常検出があったときには、制御部におい
て異常検出が発生したときのデータ処理の内容を判定し
て、異常検出前の状態に戻って同じデータ処理を再度行
うようにする。これにより、クロック異常検出によるエ
ラーを早い段階で修正することができ、システム全体の
処理速度の高速化や信頼性を高くすることができる。

【００４５】図８には、この発明に係る情報処理システ
ムの一実施例の概略ブロック図が示されている。特に制
限されないが、同図には情報処理システムの情報処理部
が代表として例示的に示されている。実装基板には、複
数の半導体集積回路装置ＬＳＩが搭載される。

【００４６】実装基板に搭載される半導体集積回路装置
ＬＳＩにおいて、特に制限されないが、システムクロッ
ク信号の位相ズレ（スキュー）を最小にするため、シス
テムクロック発生回路ＣＰＧにより発生されたシステム
クロック信号は、実装基板のほぼ中央部から順次にＨ字
形に分岐され、末端までの配線長さやクロックバッファ
の数が同じくなるようにされる。これのようなＨ字形の
クロック配線及びクロックバッファの配置により、末端
に設けられる各半導体集積回路装置ＬＳＩにおいては、
上記システムクロック発生回路ＣＰＧに発生されたシス
テムクロック信号に対する信号伝播遅延時間がほぼ等し
くされる。

【００４７】各半導体集積回路装置ＬＳＩにおいては、
前記図６又は図７のように外部端子から供給されたシス
テムクロック信号に同期して末端の回路ブロックに供給
されるクロック信号が形成されるから、実装基板上の各
半導体集積回路装置ＬＳＩの全体のクロック信号の同期
を取ることができる。

【００４８】特に制限されないが、半導体集積回路装置
ＬＳＩは、それぞれが前記図６又は図７のようなプロセ
ッサチップであり、データ処理を各プロセッサに分担さ
せて並列に動作させるという並列処理方式のコンピュー
タを構成する。上記半導体集積回路装置ＬＳＩには、上
記のようなプロセッサチップの他に、必要に応じて各プ
ロセッサチップの全体の動作制御を受け持つ制御チップ
や、データキャッシュや命令キャッシュのようなメモリ
も含まれる。

【００４９】各半導体集積回路装置ＬＳＩがそれぞれ並
列的に動作するものであるため、特に出力回路が動作す
るときに、半導体集積回路装置の内部接地電位にノイズ
が発生して、そのときに同期して入力されるシステムク
ロックの取り込みにエラーが発生して、半導体集積回路
装置ＬＳＩの内部回路ではクロック欠けが生じることが
ある。このようなクロック欠けにより、ＰＬＬ回路では
それに応答して内部クロックの位相ずれが一時的に発生
する。

【００５０】従来の情報処理システムでは、上記のよう
なクロック欠け等に対応したＰＬＬ回路でのクロック信
号の位相ずれを考慮し、それに影響されないような比較
的低い周波数に内部クロックを設定し、半導体集積回路
装置ＬＳＩ間での上記授受にエラーが生じないようにシ
ステム設計を行うものである。これに対して、この実施
例では、前記のように半導体集積回路装置ＬＳＩにおい
て、それぞれがクロック欠けや位相ずれをいち早く正確
に検出するクロック異常検出回路を内蔵していることに
着目し、上記のようなＰＬＬ回路での位相ずれを無視し
た高い周波数で動作させられる。

【００５１】この発明では、上記のような出力ノイズに
よりデータの授受にエラーが発生する確率が比較的低い
ことから、エラーの発生を前提として情報処理速度を高
速にするものである。例えば１万回に１回の割合でエラ
ーが発生するとすると、かかる１回のエラーの発生を未
然に防止するためにクロック周波数を低くするのではな
く、このようなエラーが発生したときには再度の同じ処
理を行うこと等により、残り９９９９回の情報処理を高
い周波数により行うようにして全体としてのデータ処理
を高速にするのが得策であるという発想である。

【００５２】このような発想には、各半導体集積回路装
置ＬＳＩにおいてエラー発生の原因であるクロック欠け
や位相ずれを如何に早い段階で正確に検出するかが重要
である。つまり、実際にクロック欠けが発生してからそ
の検出に十数クロック分もの長い時間を費やしたので
は、やり直すデータ処理の量が膨大となってエラー処理
に要する負担が大きくなって全体としての情報処理速度
が却って遅くなってしまうからである。

【００５３】また、クロック欠けや位相ずれが発生した
時点で、いち早くそれが検出できれば、実際にエラーが
発生したか否かの判定が容易になる。つまり、クロック
欠けや位相ずれの発生自体は、半導体集積回路装置ＬＳ
Ｉの内部回路ではエラーの原因にはならない。つまり、
内部回路全体としては同期してクロック信号の位相がず
れただけである。エラーが発生するのは、半導体集積回
路装置ＬＳＩ間でのデータの授受において、２つの半導
体集積回路装置ＬＳＩ間で使用している内部クロックの
位相がずれるからである。

【００５４】このため、クロック欠け位相ずれといった
クロック異常検出が発生した時に、他の半導体集積回路
装置から入力信号を取り込んでいなければ何ら問題が生
じないからである。あるいは、クロック欠けや位相ずれ
が発生した時に、出力信号を送出していなければ、相手
方の半導体集積回路装置ＬＳＩにおいもてエラーが発生
しない。クロック異常検出信号にこのような動作モード
を加味して、外部端子から送出させるクロック異常検出
信号を形成すれば、システム全体を管理する制御回路で
のクロック異常検出信号処理が容易になる。

【００５５】前記のようにＰＬＬ回路により形成された
クロック信号の位相ずれを考慮した場合の動作周波数は
せいぜい９０ＭＨｚ程度である。そして、エラーが発生
したか否かは演算結果により異常発生を判定するしかな
く、信頼性の点からも問題がある。これに対して、本願
発明のようにＰＬＬ回路でのクロック欠け等による位相
ずれを無視した場合には、動作周波数を上記９０ＭＨｚ
より大幅に高くできる。しかも、クロック欠けや位相ず
れを常に監視しているため、信頼性の高いデータ処理が
可能になる。

【００５６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） ＰＬＬ回路を利用したクロック発生回路で形成
された内部クロック信号に対応された第１のクロック信
号により、外部端子から供給されたクロック信号を１ク
ロックサイクルずつ順次シフトに複数サイクルにわたっ
てシフトさせ、シフトされた各サイクルの信号のレベル
が全て一致したことを論理回路により検出し、又は上記
外部端子から供給されたクロック信号とクロック発生回
路により形成された内部クロック信号に対応されて同じ
周期となるようにされた２つのクロック信号のうち、一
方のクロック信号とその遅延信号を第１と第２のフリッ
プフロップ回路のクロック端子にそれぞれ供給し、他方
のクロック信号とその遅延信号を交差的に第２と第１の
フリップフロップ回路の入力端子に供給し、かかる第１
と第２のフリップフロップ回路の出力信号を受ける論理
回路により両クロックの位相ずれを検出する。この構成
では、少ない数のフリップフロップ回路と、簡単な論理
回路とにより高応答性をもってクロック欠け及び位相ず
れの異常検出を行うことができるという効果が得られ
る。

【００５７】（２） 上記のような２種類のクロック異
常検出回路の両方を内蔵させることにより、クロック欠
けと位相ずれを正確に早い段階で検出することができる
という効果が得られる。

【００５８】（３） 上記クロック発生回路により形成
される内部クロック信号を外部端子から供給されるクロ
ック欠けによるＰＬＬ回路による内部クロック信号の位
相ずれによる入力信号の取り込みエラーを実質的に無視
した高い周波数に設定することにより、データ処理速度
の高速化が可能になるという効果が得られる。

【００５９】（４） 上記クロック異常検出回路により
形成されたクロック異常検出信号は、内部回路に伝えら
れてディジタル信号処理の再処理信号として用いるよう
にすることにより、上記クロック発生回路により形成さ
れる内部クロック信号を外部端子から供給されるクロッ
ク欠けによるＰＬＬ回路による内部クロック信号の位相
ずれによる入力信号の取り込みエラーを実質的に無視し
た高い周波数に設定することができるからデータ処理の
高速化が可能になるという効果が得られる。

【００６０】（５） ＰＬＬ回路を利用したクロック発
生回路で形成された内部クロック信号に対応された第１
のクロック信号により、外部端子から供給されたクロッ
ク信号を１クロックサイクルずつ順次シフトに複数サイ
クルにわたってシフトさせ、シフトされた各サイクルの
信号のレベルが全て一致したことを論理回路により検出
し、又は上記外部端子から供給されたクロック信号とク
ロック発生回路により形成された内部クロック信号に対
応されて同じ周期となるようにされた２つのクロック信
号のうち、一方のクロック信号とその遅延信号を第１と
第２のフリップフロップ回路のクロック端子にそれぞれ
供給し、他方のクロック信号とその遅延信号を交差的に
第２と第１のフリップフロップ回路の入力端子に供給
し、かかる第１と第２のフリップフロップ回路の出力信
号を受ける論理回路により両クロックの位相ずれを検出
するクロック異常検出回路を備えた複数の半導体集積回
路装置を用いて、その入出力インターフェイスを介して
相互に接続されてクロック発生回路により形成される内
部クロック信号を、外部端子から供給されるクロック欠
けによるＰＬＬ回路による内部クロック信号の位相ずれ
による半導体集積回路装置の相互間において行われる信
号授受のエラーを実質的に無視した高い周波数に設定
し、クロック異常検出時には必要に応じて個々の半導体
集積回路装置において信号処理をやり直すにようにする
ことにより、情報処理の高速化を高い信頼性を以て可能
になるという効果が得られる。

【００６１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、フリップフロップ回路は、外部端子から供給
されたクロック信号を、内部クロックに同期して１サイ
クルずつ複数サイクルにわたってシフトさせるシフト回
路であれば何であってもよい。このように外部端子から
供給されたクロック信号を、それと同期した内部クロッ
クによって１サイクルずつシフトさせた場合には、ハイ
レベルとロウレベルが共に同じレベルであることを排他
的論理和回路等を用いて検出するか、内部クロックのハ
イレベル期間だけサンプリングしてアンド回路等により
検出する等のように、シフトされた各サイクルの信号の
レベルの一致を検出する回路は、種々の実施形態を採る
ことができるものである。

【００６２】各半導体集積回路装置の内部回路の構成
は、それぞれの機能に応じて種々の実施形態を取ること
ができる。そして、内部回路に供給されるクロック信号
の供給方式も図６や図７の実施例に限定されずに他の構
成としてもよい。半導体集積回路装置は、前記のような
並列処理方式のプロセッサの他に、複数の半導体集積回
路装置をシステムクロックに同期させて動作させて、全
体として１つのデータ処理を行うようにされた各半導体
集積回路装置及びそれを用いた情報処理に広く利用でき
る。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＰＬＬ回路を利用したクロ
ック発生回路で形成された内部クロック信号に対応され
た第１のクロック信号により、外部端子から供給された
クロック信号を１クロックサイクルずつ順次シフトに複
数サイクルにわたってシフトさせ、シフトされた各サイ
クルの信号のレベルが全て一致したことを論理回路によ
り検出し、又は上記外部端子から供給されたクロック信
号とクロック発生回路により形成された内部クロック信
号に対応されて同じ周期となるようにされた２つのクロ
ック信号のうち、一方のクロック信号とその遅延信号を
第１と第２のフリップフロップ回路のクロック端子にそ
れぞれ供給し、他方のクロック信号とその遅延信号を交
差的に第２と第１のフリップフロップ回路の入力端子に
供給し、かかる第１と第２のフリップフロップ回路の出
力信号を受ける論理回路により両クロックの位相ずれを
検出する。この構成では、４個又は２個のフリップフロ
ップ回路と、簡単な論理回路とにより高応答性をもって
クロック欠け及び位相ずれの異常検出を行うことができ
る。

【００６４】上記のような２種類のクロック異常検出回
路の両方を内蔵させることにより、クロック欠けと位相
ずれを正確に早い段階で検出することができる。

【００６５】上記クロック発生回路により形成される内
部クロック信号を外部端子から供給されるクロック欠け
によるＰＬＬ回路による内部クロック信号の位相ずれに
よる入力信号の取り込みエラーを実質的に無視した高い
周波数に設定することにより、データ処理速度の高速化
が可能になる。

【００６６】上記クロック異常検出回路により形成され
たクロック異常検出信号は、内部回路に伝えられてディ
ジタル信号処理の再処理信号として用いるようにするこ
とにより、上記クロック発生回路により形成される内部
クロック信号を外部端子から供給されるクロック欠けに
よるＰＬＬ回路による内部クロック信号の位相ずれによ
る入力信号の取り込みエラーを実質的に無視した高い周
波数に設定することができるからデータ処理の高速化が
可能になる。

【００６７】ＰＬＬ回路を利用したクロック発生回路で
形成された内部クロック信号に対応された第１のクロッ
ク信号により、外部端子から供給されたクロック信号を
１クロックサイクルずつ順次シフトに複数サイクルにわ
たってシフトさせ、シフトされた各サイクルの信号のレ
ベルが全て一致したことを論理回路により検出し、又は
上記外部端子から供給されたクロック信号とクロック発
生回路により形成された内部クロック信号に対応されて
同じ周期となるようにされた第１と第２のクロック信号
のうち、第１のクロック信号とその遅延信号を第１と第
２のフリップフロップ回路のクロック端子にそれぞれ供
給し、第２のクロック信号とその遅延信号を交差的に第
２と第１のフリップフロップ回路の入力端子に供給し、
かかる第１と第２のフリップフロップ回路の出力信号を
受ける論理回路により両クロックの位相ずれを検出する
クロック異常検出回路を備えた複数の半導体集積回路装
置を用いて、その入出力インターフェイスを介して相互
に接続されてクロック発生回路により形成される内部ク
ロック信号を、外部端子から供給されるクロック欠けに
よるＰＬＬ回路による内部クロック信号の位相ずれによ
る半導体集積回路装置の相互間において行われる信号授
受のエラーを実質的に無視した高い周波数に設定し、ク
ロック異常検出時には必要に応じて個々の半導体集積回
路装置において信号処理をやり直すにようにすることに
より、情報処理の高速化を高い信頼性を以て可能にな
る。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置に設けられ
るクロック異常検出回路の一実施例を示す回路図であ
る。

【図２】図１のクロック異常検出回路の動作の一例を説
明するためのタイミング図である。

【図３】図１のクロック異常検出回路の動作の他の一例
を説明するためのタイミング図である。

【図４】この発明に係る半導体集積回路装置に設けられ
るクロック異常検出回路の他の一実施例を示す回路図で
ある。

【図５】図４のクロック異常検出回路の動作を説明する
ためのタイミング図である。

【図６】この発明に係る半導体集積回路装置の一実施例
を示す概略ブロック図である。

【図７】この発明に係る半導体集積回路装置の他の一実
施例を示す概略ブロック図である。

【図８】この発明に係る情報処理システムの一実施例を
示す概略ブロック図である。

【符号の説明】

１１〜１５…フリップフロップ回路、１６〜１８…論理
ゲート回路、２１，２２…遅延回路、２３，２４…フリ
ップフロップ回路、２５…論理ゲート回路、Ｉ／Ｏ…入
出力回路、ＡＬＵ…演算回路、ＲＦ…レジスタ、Ｓhift
er…シフタ、ＣＰＧ…シススムクロック発生回路、ＬＳ
Ｉ…半導体集積回路装置。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 G06F 1/04 302 H04L 7/033 H03K 5/19

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 外部端子から供給されたクロック信号を
   受けてそれと同期した内部クロック信号を形成するクロ
   ック発生回路と、 上記クロック発生回路により形成されたクロック信号に
   より外部端子から入力された入力信号の取り込みと、外
   部端子へ送出させる出力信号を形成する入出力インター
   フェイス回路と、 かかる入出力インターフェイス回路を通して授受された
   ディジタル信号の処理を上記内部クロック信号に同期し
   て行う内部回路と、 上記外部端子から供給されたクロック信号とクロック発
   生回路により形成された内部クロック信号に対応されて
   同じ周期となるようにされた２つのクロック信号のう
   ち、一方のクロック信号とその遅延信号を第１と第２の
   フリップフロップ回路のクロック端子にそれぞれ供給
   し、他方のクロック信号とその遅延信号を交差的に第２
   と第１のフリップフロップ回路の入力端子に供給し、か
   かる第１と第２のフリップフロップ回路の出力信号を受
   ける論理回路により２つのクロック信号の位相ずれを検
   出するクロック異常検出回路とを備えてなることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 外部端子から供給されたクロック信号を
   受けてそれと同期した内部クロック信号を形成するクロ
   ック発生回路と、 上記クロック発生回路により形成されたクロック信号に
   より外部端子から供給された入力信号の取り込みと、外
   部端子へ送出させる出力信号を形成する入出力インター
   フェイス回路と、 かかる入出力インターフェイス回路を通して授受された
   ディジタル信号の処理を上記内部クロック信号に同期し
   て行う内部回路と、 上記内部クロック信号に対応された第１のクロック信号
   により、外部端子から供給されたクロック信号を１クロ
   ックサイクルずつ順次シフトに複数サイクルにわたって
   シフトさせるシフト回路と、かかるシフト回路における
   各サイクルの信号のレベルが全て一致したことを論理回
   路により検出してなる第１のクロック異常検出回路と、
   上記外部端子から供給されたクロック信号とクロック発
   生回路により形成された内部クロック信号に対応されて
   同じ周期となるようにされた２つのクロック信号のう
   ち、一方のクロック信号とその遅延信号を第１と第２の
   フリップフロップ回路のクロック端子にそれぞれ供給
   し、他方のクロック信号とその遅延信号を交差的に第２
   と第１のフリップフロップ回路の入力端子に供給し、か
   かる第１と第２のフリップフロップ回路の出力信号を受
   ける論理回路により２つのクロック信号の位相ずれを検
   出する第２のクロック異常検出回路とを備えてなること
   を特徴とする半導体集積回路装置。
3. 【請求項３】 上記クロック発生回路は、ＰＬＬ回路を
   用いて外部端子から供給されたクロック信号と内部クロ
   ック信号とを同期化させるものであることを特徴とする
   請求項１又は請求項２の半導体集積回路装置。
4. 【請求項４】 上記クロック発生回路により形成される
   内部クロック信号は、外部端子から供給されるクロック
   欠けによるＰＬＬ回路による内部クロック信号の位相ず
   れによる入力信号の取り込みエラーを実質的に無視した
   高い周波数に設定されるものであることを特徴とする請
   求項１、請求項２又は請求項３の半導体集積回路装置。
5. 【請求項５】 上記クロック異常検出回路により形成さ
   れたクロック異常検出信号は、内部回路に伝えられてデ
   ィジタル信号処理の再処理信号として用いられるもので
   あることを特徴とする請求項１、請求項２、請求項３又
   は請求項４の半導体集積回路装置。
6. 【請求項６】 外部端子から供給されたクロック信号を
   受けてそれと同期した内部クロック信号をＰＬＬ回路を
   利用して形成するクロック発生回路と、上記クロック発
   生回路により形成されたクロック信号により外部端子か
   ら供給された入力信号の取り込みと、外部端子へ送出さ
   せる出力信号を形成する入出力インターフェイス回路
   と、かかる入出力インターフェイス回路を通して授受さ
   れたディジタル信号の処理を上記内部クロック信号に同
   期して行う内部回路と、上記内部クロック信号に対応さ
   れた第１のクロック信号により、外部端子から供給され
   たクロック信号を１クロックサイクルずつ順次シフトに
   複数サイクルにわたってシフトさせるシフト回路と、か
   かるシフト回路における各サイクルの信号のレベルが全
   て一致したことを論理回路により検出してなる第１のク
   ロック異常検出回路と、又は上記外部端子から供給され
   たクロック信号とクロック発生回路により形成された内
   部クロック信号に対応されて同じ周期となるようにされ
   た２つのクロック信号のうち、一方のクロック信号とそ
   の遅延信号を第１と第２のフリップフロップ回路のクロ
   ック端子にそれぞれ供給し、他方のクロック信号とその
   遅延信号を交差的に第２と第１のフリップフロップ回路
   の入力端子に供給し、かかる第１と第２のフリップフロ
   ップ回路の出力信号を受ける論理回路により両クロック
   の位相ずれを検出する第２のクロック異常検出回路とを
   備え、上記入出力インターフェイスを介して相互に接続
   されてなる複数の半導体集積回路装置と、 かかる複数の半導体集積回路装置に対して共通に基本ク
   ロック信号を供給する基本クロック発生回路からなり、 上記クロック発生回路により形成される内部クロック信
   号は、外部端子から供給されるクロック欠けによるＰＬ
   Ｌ回路による内部クロック信号の位相ずれによる半導体
   集積回路装置の相互間において行われる信号授受のエラ
   ーを実質的に無視した高い周波数に設定し、クロック異
   常検出時には必要に応じて個々の半導体集積回路装置に
   おいて信号処理をやり直すにようにしてなることを特徴
   とする情報処理システム。