JP2567985B2 - ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置 - Google Patents
ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置Info
- Publication number
- JP2567985B2 JP2567985B2 JP2254602A JP25460290A JP2567985B2 JP 2567985 B2 JP2567985 B2 JP 2567985B2 JP 2254602 A JP2254602 A JP 2254602A JP 25460290 A JP25460290 A JP 25460290A JP 2567985 B2 JP2567985 B2 JP 2567985B2
- Authority
- JP
- Japan
- Prior art keywords
- path
- lsi
- delay
- critical
- lsis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概要〕 ディジタル回路のパス自動選択方法及びディジタル回
路のパス自動選択装置に関し、 ディジタル回路のディレイ的にクリティカルなパスの
自動選択処理を行う際に使用する計算機の処理時間を短
縮すると共に、記憶容量の削減ができるようにすること
を目的とし、 ディジタル回路を構成する、複数のLSI間にわたるFF
間の、ディレイ的にクリティカルなパスを自動的に選択
する、ディジタル回路のパス自動選択方法において、LS
I単位の回路データを用い、LSI内部のディレイ計算を行
いながら、パスをトレースし、パスの合流点において、
ディレイの比較を行って、クリティカルなディレイを持
つパスを選択した後、選択されたパスの内から、同一ク
ロックで駆動されるFFについて、最もクリティカルなデ
ィレイを持つパスのみを選択し、これらのパスの選択処
理を、全LSIについて行った後、複数のLSI間にわたるFF
間のディレイ的にクリティカルなパスを選択するように
構成する。
路のパス自動選択装置に関し、 ディジタル回路のディレイ的にクリティカルなパスの
自動選択処理を行う際に使用する計算機の処理時間を短
縮すると共に、記憶容量の削減ができるようにすること
を目的とし、 ディジタル回路を構成する、複数のLSI間にわたるFF
間の、ディレイ的にクリティカルなパスを自動的に選択
する、ディジタル回路のパス自動選択方法において、LS
I単位の回路データを用い、LSI内部のディレイ計算を行
いながら、パスをトレースし、パスの合流点において、
ディレイの比較を行って、クリティカルなディレイを持
つパスを選択した後、選択されたパスの内から、同一ク
ロックで駆動されるFFについて、最もクリティカルなデ
ィレイを持つパスのみを選択し、これらのパスの選択処
理を、全LSIについて行った後、複数のLSI間にわたるFF
間のディレイ的にクリティカルなパスを選択するように
構成する。
本発明はディジタル回路のパス自動選択方法及びディ
ジタル回路のパス自動選択装置に関し、例えば、各種の
ディジタル回路を開発する際に用いられ、特に、ディジ
タル回路を構成するLSI間にわたるFF（フリップフロッ
プ回路）間のディレイ的にクリティカルなパスを、自動
的に選択するディジタル回路のパス自動選択方法及びデ
ィジタル回路のパス自動選択装置に関する。
ジタル回路のパス自動選択装置に関し、例えば、各種の
ディジタル回路を開発する際に用いられ、特に、ディジ
タル回路を構成するLSI間にわたるFF（フリップフロッ
プ回路）間のディレイ的にクリティカルなパスを、自動
的に選択するディジタル回路のパス自動選択方法及びデ
ィジタル回路のパス自動選択装置に関する。
近年のコンピュータシステムの大規模化、高速化の要
求に伴い、特にメインフレームや、スーパーコンピュー
タ用のディジタル回路においては、信号伝播遅延時間
（ディレイ）の異常に困って、正しい動作が行われない
事が知られており、計算機の信頼性を確保するために
は、ディレイ異常を検出する方法の開発が要求されてい
る。
求に伴い、特にメインフレームや、スーパーコンピュー
タ用のディジタル回路においては、信号伝播遅延時間
（ディレイ）の異常に困って、正しい動作が行われない
事が知られており、計算機の信頼性を確保するために
は、ディレイ異常を検出する方法の開発が要求されてい
る。
しかし、対象となるディジタル回路の大規模化によっ
て、パスの組み合わせも比例例に増大し、計算機処理時
間と、使用記憶容量を増大させることになり、より効率
の良い方法が要求されている。
て、パスの組み合わせも比例例に増大し、計算機処理時
間と、使用記憶容量を増大させることになり、より効率
の良い方法が要求されている。
ところで、従来のパス自動選択方法としては、多くの
場合、対象とするディジタル回路の全データを、記憶領
域に展開し、総ての組み合わせ可能なパスに対して、デ
ィレイ計算を行った上で、クリティカルパスを選択する
ような処理をしていた。
場合、対象とするディジタル回路の全データを、記憶領
域に展開し、総ての組み合わせ可能なパスに対して、デ
ィレイ計算を行った上で、クリティカルパスを選択する
ような処理をしていた。
上記のような従来のものにおいては次のような欠点が
あった。
あった。
（１） ディジタル回路の大規模化によって、そのデー
タ量とパスの組み合わせ数が比例的に増大し、その結
果、計算機処理時間と、使用記憶容量を増大する。
タ量とパスの組み合わせ数が比例的に増大し、その結
果、計算機処理時間と、使用記憶容量を増大する。
（２） 必要となる選択パスデータを得るまでのTAT（t
urn around time）が大きくなり、ディジタル回路の開
発期間を圧迫する。
urn around time）が大きくなり、ディジタル回路の開
発期間を圧迫する。
本発明は、このような従来の欠点を解消し、ディジタ
ル回路のディレイ的にクリティカルなパスの自動選択処
理を行う際に使用する計算機の処理時間を短縮すると供
に、記憶容量の削減ができるようにすることを目的とす
る。
ル回路のディレイ的にクリティカルなパスの自動選択処
理を行う際に使用する計算機の処理時間を短縮すると供
に、記憶容量の削減ができるようにすることを目的とす
る。
第１図は本発明の原理図であり、図中、１はLSI内パ
ス選択部、２はLSI内選択パス削減部、３はLSI間パス選
択部、４はトータルディレイ計算部、５はファイルを示
す。
ス選択部、２はLSI内選択パス削減部、３はLSI間パス選
択部、４はトータルディレイ計算部、５はファイルを示
す。
本発明は、上記の目的を達成するため、次のように構
成したものである。
成したものである。
（１） ディジタル回路を構成する複数のLSI間にわた
るFF（フリップフロップ回路）間の、ディレイ的にクリ
ティカルなパスを自動的に選択する、ディジタル回路の
パス自動選択方法において、 LSI単位の回路データを用い、LSI内部のディレイ計算
を行いながらパスをトレースし、 パスの合流点において、ディレイの比較を行って、ク
リティカルなディレイを持つパスを選択した後、選択さ
れたパスの内から、同一クロックで駆動されるFFについ
て、最もクリティカルなディレイを持つパスのみを選択
し、これらのパスの選択処理を、全LSIについて行った
後、LSI間の接続データと、上記の処理で選択されたパ
スのデータとを用いて、複数のLSI間にわたるFF間のデ
ィレイ的にクリティカルなパスを選択する。
るFF（フリップフロップ回路）間の、ディレイ的にクリ
ティカルなパスを自動的に選択する、ディジタル回路の
パス自動選択方法において、 LSI単位の回路データを用い、LSI内部のディレイ計算
を行いながらパスをトレースし、 パスの合流点において、ディレイの比較を行って、ク
リティカルなディレイを持つパスを選択した後、選択さ
れたパスの内から、同一クロックで駆動されるFFについ
て、最もクリティカルなディレイを持つパスのみを選択
し、これらのパスの選択処理を、全LSIについて行った
後、LSI間の接続データと、上記の処理で選択されたパ
スのデータとを用いて、複数のLSI間にわたるFF間のデ
ィレイ的にクリティカルなパスを選択する。
（２） ディジタル回路を構成する複数のLSI間にわた
るFF（フリップフロップ回路）間の、ディレイ的にクリ
ティカルなパスを自動的に選択する、ディジタル回路の
パス自動選択装置において、 LSI単位の回路データを入力し、この回路データを用
いて、LSI内部のディレイ計算を行いながら、パスをト
レースし、パスの合流点において、ディレイの比較を行
って、クリティカルなディレイを持つパスを選択するLS
I内パス選択部１と、該LSI内パス選択部１におい選択さ
れたパスの内、同一クロックで駆動されるFFについて、
最もクリティカルなディレイを持つパスのみを選択する
ことにより、パスの削減を行うLSI内選択パス削減部２
と、 全LSIについて、LSI内選択パス削減部２から出力され
たパスデータ、及びLSI間の接続データを入力し、複数
のLSI間にわたるFF間のディレイ的にクリティカルなパ
スを選択するLSI間パス選択部３とを設けた。
るFF（フリップフロップ回路）間の、ディレイ的にクリ
ティカルなパスを自動的に選択する、ディジタル回路の
パス自動選択装置において、 LSI単位の回路データを入力し、この回路データを用
いて、LSI内部のディレイ計算を行いながら、パスをト
レースし、パスの合流点において、ディレイの比較を行
って、クリティカルなディレイを持つパスを選択するLS
I内パス選択部１と、該LSI内パス選択部１におい選択さ
れたパスの内、同一クロックで駆動されるFFについて、
最もクリティカルなディレイを持つパスのみを選択する
ことにより、パスの削減を行うLSI内選択パス削減部２
と、 全LSIについて、LSI内選択パス削減部２から出力され
たパスデータ、及びLSI間の接続データを入力し、複数
のLSI間にわたるFF間のディレイ的にクリティカルなパ
スを選択するLSI間パス選択部３とを設けた。
本発明は上記のように構成したので、次のような作用
がある。
がある。
ファイル５に格納されているLSIデータベースから、L
SI単位の回路データを読み出して、LSI内パス選択部１
に入力すると、該LSI内パス選択部１では、トータルデ
ィレイ計算部４を用いて、LSI単位でディレイ計算を行
いながらパスをトレースする。
SI単位の回路データを読み出して、LSI内パス選択部１
に入力すると、該LSI内パス選択部１では、トータルデ
ィレイ計算部４を用いて、LSI単位でディレイ計算を行
いながらパスをトレースする。
そして、パスの合流点において、ディレイの比較を行
い、クリティカルなディレイを持つパスを選択する。
い、クリティカルなディレイを持つパスを選択する。
次に、LSI内選択パス削減部２では、LSI内パス選択部
１で選択されたパスの内、同一クロックで駆動されるFF
群毎にクリティカルなディレイを持つパスのみを選択す
ることにより、他のデータを削減したLSI単位のデータ
をファイル５へ出力する。
１で選択されたパスの内、同一クロックで駆動されるFF
群毎にクリティカルなディレイを持つパスのみを選択す
ることにより、他のデータを削減したLSI単位のデータ
をファイル５へ出力する。
上記LSI内パス選択部１とLSI内選択パス削減部２によ
り、LSI単位のパスの選択処理を行い、この処理を全くL
SIについて行った後、LSI間パス選択部３での選択処理
を行う。
り、LSI単位のパスの選択処理を行い、この処理を全くL
SIについて行った後、LSI間パス選択部３での選択処理
を行う。
LSI間パス選択部３では、LSI単位で行った、上記選択
処理の結果のデータと、ファイル５内のデータベースか
ら読み出したLSI間の接続データとを入力し、 トータルディレイ計算部４でディレイ計算を行い、複
数のLSI間にわたるFF間のディレイ的にクリティカルな
パスを選択する。
処理の結果のデータと、ファイル５内のデータベースか
ら読み出したLSI間の接続データとを入力し、 トータルディレイ計算部４でディレイ計算を行い、複
数のLSI間にわたるFF間のディレイ的にクリティカルな
パスを選択する。
即ち、上記LSI単位で選択したパスと、プリント板上
のパスを組み合わせて、最もクリティカルなパスを選択
し、そのデータをファイル５へ出力する。
のパスを組み合わせて、最もクリティカルなパスを選択
し、そのデータをファイル５へ出力する。
このようにすれば、メモリ上に展開するデータ量が少
なくて済み、パスの選択時に、組み合わせる回数も減少
する。
なくて済み、パスの選択時に、組み合わせる回数も減少
する。
以下、本発明の実施例を図面に基づいて説明する。
第２図乃至第４図は本発明の１実施例を示した図であ
り、第２図は、パス自動選択装置のブロック図、第３図
はパス自動選択処理のフローチャート、第４図はLSI内
の構成例である。
り、第２図は、パス自動選択装置のブロック図、第３図
はパス自動選択処理のフローチャート、第４図はLSI内
の構成例である。
図中、第１図と同符号は、同一のものを示す。また、
６はCPU、７はディレイ比較部、８はパストレース部、P
IはLSI入力端子、POはLSI出力端子、CLK0〜CLK3はクロ
ック、F1〜F6はフリップフロップ回路（ラッチ回路）、
Ａ〜Ｆ、Ｙはゲートを示す。
６はCPU、７はディレイ比較部、８はパストレース部、P
IはLSI入力端子、POはLSI出力端子、CLK0〜CLK3はクロ
ック、F1〜F6はフリップフロップ回路（ラッチ回路）、
Ａ〜Ｆ、Ｙはゲートを示す。
この実施例では、ディジタル回路のパス自動選択装置
として、第２図に示した装置を用いる。
として、第２図に示した装置を用いる。
このパス自動選択装置は、LSI内パス選択部１、LSI内
選択パス削減部２、LSI間パス選択部３、トータルディ
レイ計算部４、ファイル５、CPU6で構成すると共に、LS
I内パス選択部１には、ディレイ比較部７と、パストレ
ース部８とを設ける。
選択パス削減部２、LSI間パス選択部３、トータルディ
レイ計算部４、ファイル５、CPU6で構成すると共に、LS
I内パス選択部１には、ディレイ比較部７と、パストレ
ース部８とを設ける。
LSI内パス選択部１は、ファイル５内のLSIデータベー
スから入力したLSI単位の回路データを用い、パストレ
ース部８によって、パスのトレースをするが、その際、
ディレイの計算を、トータルディレイ計算部４に行わせ
る。
スから入力したLSI単位の回路データを用い、パストレ
ース部８によって、パスのトレースをするが、その際、
ディレイの計算を、トータルディレイ計算部４に行わせ
る。
また、ディレイ比較部７では、パス合流点におけるデ
ィレイの比較処理を行う。そして、この比較結果によ
り、クリティカルなディレイを持つパスの選択処理を行
うものである。
ィレイの比較処理を行う。そして、この比較結果によ
り、クリティカルなディレイを持つパスの選択処理を行
うものである。
LSI内選択パス削減部２は、LSI内パス選択部１によっ
て選択されたパスの内から、同一クロックで駆動される
FF群毎に、最もクリティカルなディレイを持つパスのみ
を選択し、その他のデータを削減したLSI単位のデータ
を出力するものである。
て選択されたパスの内から、同一クロックで駆動される
FF群毎に、最もクリティカルなディレイを持つパスのみ
を選択し、その他のデータを削減したLSI単位のデータ
を出力するものである。
LSI間パス選択部３は、LSI内パス選択部１とLSI内選
択パス削減部２とにより選択されたデータを、全LSIに
ついて入力すると共に、ファイル５内のLSIデータベー
スから入力したLSI間接続データを入力し、 トータルディレイ計算部４によるディレイ計算結果に
基づいて、複数のLSI間にわたる最もクリティカルなパ
スの選択を行うものである。
択パス削減部２とにより選択されたデータを、全LSIに
ついて入力すると共に、ファイル５内のLSIデータベー
スから入力したLSI間接続データを入力し、 トータルディレイ計算部４によるディレイ計算結果に
基づいて、複数のLSI間にわたる最もクリティカルなパ
スの選択を行うものである。
次に、第３図のフローチャートに基づいて、パスの自
動選択処理について説明する。なお、図の各処理番号
は、カッコ内に示す。
動選択処理について説明する。なお、図の各処理番号
は、カッコ内に示す。
先ず、CPU1の指示で、ファイル５内のデータベースか
ら、LSI単位のデータをリードし（S1）、LSI内パス選択
部１に入力する。
ら、LSI単位のデータをリードし（S1）、LSI内パス選択
部１に入力する。
LSI内パス選択部１では、LSI内部のディレイ計算を、
トータルディレイ計算部４に行わせ、その結果のデータ
を用いてLSI内部のパスをトレースし（S2）、パス合流
点において、ディレイの比較を行い（S3）、クリティカ
ルなディレイを持つパスを選択する（S4）。
トータルディレイ計算部４に行わせ、その結果のデータ
を用いてLSI内部のパスをトレースし（S2）、パス合流
点において、ディレイの比較を行い（S3）、クリティカ
ルなディレイを持つパスを選択する（S4）。
その後、LSI内選択パス削減部２により、同一クロッ
クで駆動されるFF（フリップフロップ回路）について、
最もクリティカルなディレイを持つパスのみを選択し
（S5）、その他のデータを削減したLSI単位のデータを
ファイル５へ出力する（S6）。
クで駆動されるFF（フリップフロップ回路）について、
最もクリティカルなディレイを持つパスのみを選択し
（S5）、その他のデータを削減したLSI単位のデータを
ファイル５へ出力する（S6）。
この処理を全LSIについて行い（S7）、その後、LSI間
パス選択部３には、CPU6の指示により、ファイル５内の
データベースから読み出した、LSI間接続データと、上
記選択処理の結果のデータを全LSIについて入力し（S
8）、複数のLSI間にわたるFF間のディレイ的にクリティ
カルなパスを選択し、そのデータをファイル５へCPUす
る（S9）。
パス選択部３には、CPU6の指示により、ファイル５内の
データベースから読み出した、LSI間接続データと、上
記選択処理の結果のデータを全LSIについて入力し（S
8）、複数のLSI間にわたるFF間のディレイ的にクリティ
カルなパスを選択し、そのデータをファイル５へCPUす
る（S9）。
以下、第４図に基づいて、上記の処理を具体的に説明
する。なお図のカッコ内の数字は区間ディレイ、×印は
ディレイ比較で負けたパスを示す。
する。なお図のカッコ内の数字は区間ディレイ、×印は
ディレイ比較で負けたパスを示す。
（ａ） 先ず、LSI1内のFFからPO間のクリティカルパス
を見つける。
を見つける。
（ａ）−（イ）:LSI1にあるFFは、CLK0から受けるF1とF
2と、CLK2から受けるF3に分かれている。そこで、最初
にCLK0のクロックグループでF1→PO、F2→POのパスで各
々のクリティカルパスを求める。
2と、CLK2から受けるF3に分かれている。そこで、最初
にCLK0のクロックグループでF1→PO、F2→POのパスで各
々のクリティカルパスを求める。
P1→POのパスは、トータルディレイ値７であり、F2→
POのクリティカルパスはトータルディレイ値９である。
両方がゲートＹの入力で比較されて、グループとしての
クリティカルパスとしては、ディレイ値が大きい（９）
方のF2→POパスを選ぶ、つまり、F1→POパスは削除され
る。
POのクリティカルパスはトータルディレイ値９である。
両方がゲートＹの入力で比較されて、グループとしての
クリティカルパスとしては、ディレイ値が大きい（９）
方のF2→POパスを選ぶ、つまり、F1→POパスは削除され
る。
（ａ）−（ロ）:CLK1のグループとしては、F3→POのパ
スのみであり、その区間でのクリティカルパス（トータ
ルディレイ値８）を選ぶ。
スのみであり、その区間でのクリティカルパス（トータ
ルディレイ値８）を選ぶ。
（ｂ） 次に、LSI2内のPIからFF間のクリティカルパス
を見つける。
を見つける。
（ｂ）−（イ）:LSI2にあるFFの内、F4、F5がCLK2のグ
ループであり、F6がCLK3のグループである。
ループであり、F6がCLK3のグループである。
先ず、CLK2グループ内でのPI→F4、PI→F5の各々のク
リティカルパスを見つける。PI→F4はトータルディレイ
値５であり、PI→F5のクリティカルパスのトータルディ
レイ値10であることから、CLK2グループのクリティカル
パスとしてPI→F5を選ぶ。つまり、PI→F4パスは削除さ
れる。
リティカルパスを見つける。PI→F4はトータルディレイ
値５であり、PI→F5のクリティカルパスのトータルディ
レイ値10であることから、CLK2グループのクリティカル
パスとしてPI→F5を選ぶ。つまり、PI→F4パスは削除さ
れる。
（ｂ）−（ロ）:CLK3グループとしては、PI−F6パスの
みであり、その区間のクリティカルパス（トータルディ
レイ値９）を選ぶ。
みであり、その区間のクリティカルパス（トータルディ
レイ値９）を選ぶ。
（ｃ） PI→PO間パスを含むパスを選択する。
（ｃ）−（イ）:LSI1では、クリティカルパスは、F2→P
O及びF3→POである。
O及びF3→POである。
（ｃ）−（ロ）:LSI2では、クリティカルパスはPI→F5
と、PI→F6があるため、次の４通りの組み合わせのパス
について、送り側／受け側のクロック間スキューを考慮
してトータルディレイを計算する。
と、PI→F6があるため、次の４通りの組み合わせのパス
について、送り側／受け側のクロック間スキューを考慮
してトータルディレイを計算する。
F2→POPI→F5（トータルディレイ値19、CLK0とCL
K2のクロック間スキュー有り） F2→POPI→F6（トータルディレイ値18、CLK0とCL
K3のクロック間スキュー有り） F3→POPI→F5（トータルディレイ値18、CLK1とCL
K2のクロック間スキュー有り） F3→POPI→F6（トータルディレイ値17、CLK1とCL
K3のクロック間スキュー有り） （ｃ）−（ハ）：以上の結果、もし４通りのクロック間
組み合わせのクロックスキュー値が同じであったなら、
F2→Ａ→PO→PI→Ｃ→Ｄ→F5を選択する。
K2のクロック間スキュー有り） F2→POPI→F6（トータルディレイ値18、CLK0とCL
K3のクロック間スキュー有り） F3→POPI→F5（トータルディレイ値18、CLK1とCL
K2のクロック間スキュー有り） F3→POPI→F6（トータルディレイ値17、CLK1とCL
K3のクロック間スキュー有り） （ｃ）−（ハ）：以上の結果、もし４通りのクロック間
組み合わせのクロックスキュー値が同じであったなら、
F2→Ａ→PO→PI→Ｃ→Ｄ→F5を選択する。
以上説明したように、本発明によれば次のような効果
がある。
がある。
（１） 最初に、LSI単位でクリティカルなディレイを
持つパスを選択するので、記憶領域上でのデータ量が削
減される。
持つパスを選択するので、記憶領域上でのデータ量が削
減される。
したがって、回路データを展開するメモリ容量が小さ
くて済む。
くて済む。
（２） LSI単位で選択されたパスを、同一クロックで
駆動されるFF群毎に削減しているので、この点でも記憶
領域上のデータ量が削減できる。
駆動されるFF群毎に削減しているので、この点でも記憶
領域上のデータ量が削減できる。
（３） LSI単位で選択パス数を削減した後、複数のLSI
間にわたるFF間のディレイ的にクリティカルなパスを選
択するので、パス選択時の組み合わせ回数も減少する。
間にわたるFF間のディレイ的にクリティカルなパスを選
択するので、パス選択時の組み合わせ回数も減少する。
従って、使用する計算機の処理間が短縮できると共
に、記憶容量の削減が可能となる。
に、記憶容量の削減が可能となる。
（４） 必要となる選択パスデータを得るまでのTATが
小さくなり、ディジタル回路の開発期間を短縮できる。
小さくなり、ディジタル回路の開発期間を短縮できる。
第１図は本発明の原理図、 第２図乃至第４図は本発明の１実施例を示した図であ
り、 第２図はパス自動選択装置のブロック図、 第３図はパス自動選択処理のフローチャート、 第４図はLSI内の構成例である。 １……LSI内パス選択部 ２……LSI内選択パス削減部 ３……LSI間パス選択部 ４……トータルディレイ計算部 ５……ファイル
り、 第２図はパス自動選択装置のブロック図、 第３図はパス自動選択処理のフローチャート、 第４図はLSI内の構成例である。 １……LSI内パス選択部 ２……LSI内選択パス削減部 ３……LSI間パス選択部 ４……トータルディレイ計算部 ５……ファイル
Claims (2)
- 【請求項１】ディジタル回路を構成する、複数のLSI間
にわたるFF（フリップフロップ回路）間の、ディレイ的
にクリティカルなパスを自動的に選択する、ディジタル
回路のパス自動選択方法において、 LSI単位の回路データを用い、LSI内部のディレイ計算を
行いながら、パスをトレースし、 パスの合流点において、ディレイの比較を行って、クリ
ティカルなディレイを持つパスを選択した後、 選択されたパスの内から、同一クロックで駆動されるFF
について、最もクリティカルなディレイを持つパスのみ
を選択し、 これらのパスの選択処理を、全LSIについて行った後、 LSI間の接続データと、上記の処理で選択されたパスの
データとを用いて、 複数のLSI間にわたるFF間のディレイ的にクリティカル
なパスを選択することを特徴としたディジタル回路のパ
ス自動選択方法。 - 【請求項２】ディジタル回路を構成する複数のLSI間に
わたるFF（フリップフロップ回路）間のディレイ的にク
リティカルなパスを自動的に選択するディジタル回路の
パス自動選択装置において、 LSI単位の回路データを入力し、 この回路データを用いて、LSI内部のディレイ計算を行
いながら、パスをトレースし、 パスの合流点においてディレイの比較を行って、クリテ
ィカルなディレイを持つパスを選択するLSI内パス選択
部（１）と、 該LSI内パス選択部（１）によって選択されたパスの
内、 同一クロックで駆動されるFFについて、最もクリティカ
ルなディレイを持つパスのみを選択することにより、パ
スの削減を行うLSI内選択パス削減部（２）と、 全LSIについて、LSI内選択パス削減部（２）から出力さ
れたパスデータ、及びLSI間の接続データを入力し、 複数のLSI間にわたるFF間のディレイ的にクリティカル
なパスを選択するLSI間パス選択部（３）とを設けたこ
とを特徴とするディジタル回路のパス自動選択装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254602A JP2567985B2 (ja) | 1990-09-25 | 1990-09-25 | ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2254602A JP2567985B2 (ja) | 1990-09-25 | 1990-09-25 | ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04131958A JPH04131958A (ja) | 1992-05-06 |
| JP2567985B2 true JP2567985B2 (ja) | 1996-12-25 |
Family
ID=17267320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2254602A Expired - Fee Related JP2567985B2 (ja) | 1990-09-25 | 1990-09-25 | ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567985B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8222116B2 (en) | 2006-03-03 | 2012-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1990
- 1990-09-25 JP JP2254602A patent/JP2567985B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04131958A (ja) | 1992-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2993239B2 (ja) | 階層間ディレイ配分方法 | |
| US20030229871A1 (en) | Method of generating timing constraint model of logic circuit, program for generating timing constraint model of logic circuit, and timing-driven layout method of using the timing constraint model | |
| CN112667024A (zh) | 延时计算电路、芯片运行频率获取方法、装置及电子设备 | |
| US7073153B2 (en) | Route searching method and storage medium thereof | |
| JP2567985B2 (ja) | ディジタル回路のパス自動選択方法及びディジタル回路のパス自動選択装置 | |
| US6532584B1 (en) | Circuit synthesis method | |
| CN117907812B (zh) | 电路检测方法及装置、电子设备、存储介质、程序产品 | |
| JPH0642253B2 (ja) | クリティカルパスの解析処理方式 | |
| JP2970600B2 (ja) | 論理シミュレーション方式 | |
| JP3191183B2 (ja) | スキャンテスト制御ゲート挿入方式 | |
| JP3132655B2 (ja) | 半導体集積回路におけるクロックネットのレイアウト方法およびレイアウト装置 | |
| JP2781081B2 (ja) | 並列演算機構による論理演算方法 | |
| JP2786017B2 (ja) | 半導体集積回路の製造方法 | |
| JP2943709B2 (ja) | 論理回路修正装置 | |
| JP3134838B2 (ja) | ブロック間配線装置 | |
| JP3664954B2 (ja) | 遅延ライブラリ作成システムおよび記録媒体 | |
| JPH0696156A (ja) | 遅延時間計算装置 | |
| JPS6014374A (ja) | 演算装置 | |
| JP2578014B2 (ja) | タイミング検証方法 | |
| CN117151015A (zh) | 集成电路布局布线方法、装置、集成电路芯片 | |
| JP2003044540A (ja) | レイアウト検証装置 | |
| Suaris | New approaches to standard cell placement and routing | |
| Li | Routing algorithms for array layouts | |
| JPH0258172A (ja) | 論理回路図面分割システム | |
| JPH05151316A (ja) | 配線経路決定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |