JP2786017B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP2786017B2 JP2786017B2 JP3015054A JP1505491A JP2786017B2 JP 2786017 B2 JP2786017 B2 JP 2786017B2 JP 3015054 A JP3015054 A JP 3015054A JP 1505491 A JP1505491 A JP 1505491A JP 2786017 B2 JP2786017 B2 JP 2786017B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造方
法に関し、特にゲートアレイ、スタンダードセルを代表
とする自動で論理ブロックをチップ上に配置し、自動で
ブロック間を配線する半導体集積回路の製造方法に関す
る。
法に関し、特にゲートアレイ、スタンダードセルを代表
とする自動で論理ブロックをチップ上に配置し、自動で
ブロック間を配線する半導体集積回路の製造方法に関す
る。
【０００２】
【従来の技術】従来のフリップフロップのシフトレジス
タ構成回路は、図３に示すように、フリップフロップ５
のＱ出力の信号をフリップフロップ６のＤ入力に入力
し、フリップフロップ５とフリップフロップ６とのＣ入
力は同一の配線から接続されている。
タ構成回路は、図３に示すように、フリップフロップ５
のＱ出力の信号をフリップフロップ６のＤ入力に入力
し、フリップフロップ５とフリップフロップ６とのＣ入
力は同一の配線から接続されている。
【０００３】図４は図３に示したシフトレジスタ回路図
を半導体集積回路チップに配置した平面図である。
を半導体集積回路チップに配置した平面図である。
【０００４】あるいは図５のように、あらかじめフリッ
プフロップ７のＱ出力とフリップフロップ９のＤ入力と
の間に、遅延回路８を挿入し、フリップフロップ７とフ
リップフロップ９とのＣ入力は、同一の配線から接続さ
れていた。
プフロップ７のＱ出力とフリップフロップ９のＤ入力と
の間に、遅延回路８を挿入し、フリップフロップ７とフ
リップフロップ９とのＣ入力は、同一の配線から接続さ
れていた。
【０００５】図６は図５のシフトレジスタ回路図を半導
体集積回路チップに配置した平面図である。図６におい
て、遅延回路８も１セル分の領域を有する。
体集積回路チップに配置した平面図である。図６におい
て、遅延回路８も１セル分の領域を有する。
【０００６】従来の図３のようなシフトレジスタ構成回
路では、フリップフロップ５，６間の配線が自動で行わ
れるために、配線の負荷容量等の影響で正常な動作をし
ないことがあった。
路では、フリップフロップ５，６間の配線が自動で行わ
れるために、配線の負荷容量等の影響で正常な動作をし
ないことがあった。
【０００７】また図５のようなフリップフロップ９のＤ
入力とＣ入力間のホールドタイムに余裕を持たせるため
に、あらかじめ遅延回路８を挿入しておくと、この遅延
回路８が必要でなかった場合も入ってしまい、実質的に
無だなセルとなり、使用セル数の増大につながるという
問題があった。
入力とＣ入力間のホールドタイムに余裕を持たせるため
に、あらかじめ遅延回路８を挿入しておくと、この遅延
回路８が必要でなかった場合も入ってしまい、実質的に
無だなセルとなり、使用セル数の増大につながるという
問題があった。
【０００８】本発明の目的は、前記問題点を解決し、正
確に動作し、かつ使用セル数が増大しないようにした半
導体集積回路の製造方法を提供することにある。
確に動作し、かつ使用セル数が増大しないようにした半
導体集積回路の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
の製造方法の特徴は、予めデータベースに登録された、
所定の機能を有する論理ブロックのセル群を自動で配置
および配線をする半導体集積回路の製造方法において、
フリップフロップだけの第１のセルと、この第１のセル
と同一論理のセルで、かつ所定の遅延値を有する遅延回
路およびこの遅延回路がデータ入力端子に接続されたフ
リップフロップを１つにまとめて第２のセルとするとと
もに前記遅延値を異ならせた複数種類の前記第２のセル
とを予め前記データベースに追加しておき、前記第１の
セルを含む前記セル群を用いた前記配置配線終了後にこ
れらセル群間の遅延シミュレーションを実行する処理
と、前記遅延シミュレーションの結果、前記セル群のう
ち前記第１のセル内の前記フリップフロップのデータ入
力までの信号とクロック入力までの信号との位相関係が
予め定める規定値を満たしているか否かを判断する処理
と、前記位相関係が規定値を満たしていない前記第１の
セルが存在するときは、前記遅延値を異ならせた複数種
類の前記第２のセルの中から規定値を満足するセルを選
択して規定値を満たしていない前記第１のセルと入れ換
える処理と、選択された前記第２のセルに入れ換えた状
態で再配置配線をする処理とを有することにある。
の製造方法の特徴は、予めデータベースに登録された、
所定の機能を有する論理ブロックのセル群を自動で配置
および配線をする半導体集積回路の製造方法において、
フリップフロップだけの第１のセルと、この第１のセル
と同一論理のセルで、かつ所定の遅延値を有する遅延回
路およびこの遅延回路がデータ入力端子に接続されたフ
リップフロップを１つにまとめて第２のセルとするとと
もに前記遅延値を異ならせた複数種類の前記第２のセル
とを予め前記データベースに追加しておき、前記第１の
セルを含む前記セル群を用いた前記配置配線終了後にこ
れらセル群間の遅延シミュレーションを実行する処理
と、前記遅延シミュレーションの結果、前記セル群のう
ち前記第１のセル内の前記フリップフロップのデータ入
力までの信号とクロック入力までの信号との位相関係が
予め定める規定値を満たしているか否かを判断する処理
と、前記位相関係が規定値を満たしていない前記第１の
セルが存在するときは、前記遅延値を異ならせた複数種
類の前記第２のセルの中から規定値を満足するセルを選
択して規定値を満たしていない前記第１のセルと入れ換
える処理と、選択された前記第２のセルに入れ換えた状
態で再配置配線をする処理とを有することにある。
【００１０】
【実施例】図１は本発明の一実施例で使用されるシフト
レジスタ（フリップフロップ列）を示すブロック図、図
２は図１のチップ上のセル群へのレイアウト例を示す図
である。
レジスタ（フリップフロップ列）を示すブロック図、図
２は図１のチップ上のセル群へのレイアウト例を示す図
である。
【００１１】図１乃至図４を用いて、本実施例の製造方
法を説明する。
法を説明する。
【００１２】まず、図３に示すような通常シフトレジス
タ構成回路即ちフリップフロップ５とフリップフロップ
６のように同一のものを使って構成し、次に図４に示す
ように、図３の配置と配線を行なう。それから、遅延シ
ミュレーションを実行し（図示せず）、ａ点からフリッ
プフロップ６のＣ入力までの遅延時間と、ａ点からフリ
ップフロップ５を通してフリップフロップ６のＤ入力ま
での遅延時間との差が、フリップフロップ６のホールド
時間を満足していなかった時、図２の如く、自動でフリ
ップフロップ６から図１のフリップフロップ２へ入れ換
える。即ち、フリップフロップ２は、遅延回路３と共
に、同一のセルの中に組み込まれている。
タ構成回路即ちフリップフロップ５とフリップフロップ
６のように同一のものを使って構成し、次に図４に示す
ように、図３の配置と配線を行なう。それから、遅延シ
ミュレーションを実行し（図示せず）、ａ点からフリッ
プフロップ６のＣ入力までの遅延時間と、ａ点からフリ
ップフロップ５を通してフリップフロップ６のＤ入力ま
での遅延時間との差が、フリップフロップ６のホールド
時間を満足していなかった時、図２の如く、自動でフリ
ップフロップ６から図１のフリップフロップ２へ入れ換
える。即ち、フリップフロップ２は、遅延回路３と共
に、同一のセルの中に組み込まれている。
【００１３】尚、前記ホールド時間を満足した場合に
は、入れ換える必要がなく、そのまま使用できる。
は、入れ換える必要がなく、そのまま使用できる。
【００１４】本実施例によれば、一度論理ブロックの配
置と配線を済ませ、その配置配線結果から、実際の配線
長の影響を付加した遅延シミュレーションを実行する。
そこで、フリップフロップのデータ入力迄の遅延時間と
クロック入力までの遅延時間との遅延時間差を前記シミ
ュレーション上で算出し、フリップフロップのホールド
時間を満足しない場合は、配置と配線を一度済ませた結
果の中にある該当フリップフロップを、データ入力端子
の直前にディレイゲートを追加配置したフリップフロッ
プと入れかえるようにする。
置と配線を済ませ、その配置配線結果から、実際の配線
長の影響を付加した遅延シミュレーションを実行する。
そこで、フリップフロップのデータ入力迄の遅延時間と
クロック入力までの遅延時間との遅延時間差を前記シミ
ュレーション上で算出し、フリップフロップのホールド
時間を満足しない場合は、配置と配線を一度済ませた結
果の中にある該当フリップフロップを、データ入力端子
の直前にディレイゲートを追加配置したフリップフロッ
プと入れかえるようにする。
【００１５】
【発明の効果】以上説明したように、本発明は、同一論
理で、かつ、データ入力端子に遅延回路を接続して１つ
の論理ブロックとするフリップフロップであって、遅延
回路の遅延値がそれぞれ異なるフリップフロップを複数
用意し、自動的に入れ換えるので、設計の上流で冗長的
に遅延時間を見積もることはなく、論理設計が容易にな
るという効果を有する。
理で、かつ、データ入力端子に遅延回路を接続して１つ
の論理ブロックとするフリップフロップであって、遅延
回路の遅延値がそれぞれ異なるフリップフロップを複数
用意し、自動的に入れ換えるので、設計の上流で冗長的
に遅延時間を見積もることはなく、論理設計が容易にな
るという効果を有する。
【図１】本発明の実施例のシフトレジスタ構成を示すブ
ロック図である。
ロック図である。
【図２】図１に示したシフトレジスタ回路を半導体集積
回路のチップにレイアウトした平面図である。
回路のチップにレイアウトした平面図である。
【図３】従来の通常のシフトレジスタ回路を示すブロッ
ク図である。
ク図である。
【図４】図３に示したシフトレジスタ回路を半導体集積
回路のチップにレイアウトした平面図である。
回路のチップにレイアウトした平面図である。
【図５】従来のあらかじめ回路設計時に対策を施したブ
ロック図である。
ロック図である。
【図６】図５の回路をチップにレイアウトした平面図で
ある。
ある。
１，２，５，６，７，９ フリップフロップ ４ セル群 ３，８ 遅延回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/118 H01L 21/82 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 予めデータベースに登録された、所定の
機能を有する論理ブロックのセル群を自動で配置および
配線をする半導体集積回路の製造方法において、フリッ
プフロップだけの第１のセルと、この第１のセルと同一
論理のセルで、かつ所定の遅延値を有する遅延回路およ
びこの遅延回路がデータ入力端子に接続されたフリップ
フロップを１つにまとめて第２のセルとするとともに前
記遅延値を異ならせた複数種類の前記第２のセルとを予
め前記データベースに追加しておき、前記第１のセルを
含む前記セル群を用いた前記配置配線終了後にこれらセ
ル群間の遅延シミュレーションを実行する処理と、前記
遅延シミュレーションの結果、前記セル群のうち前記第
１のセル内の前記フリップフロップのデータ入力までの
信号とクロック入力までの信号との位相関係が予め定め
る規定値を満たしているか否かを判断する処理と、前記
位相関係が規定値を満たしていない前記第１のセルが存
在するときは、前記遅延値を異ならせた複数種類の前記
第２のセルの中から規定値を満足するセルを選択して規
定値を満たしていない前記第１のセルと入れ換える処理
と、選択された前記第２のセルに入れ換えた状態で再配
置配線をする処理とを有することを特徴とする半導体集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015054A JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3015054A JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04254375A JPH04254375A (ja) | 1992-09-09 |
| JP2786017B2 true JP2786017B2 (ja) | 1998-08-13 |
Family
ID=11878125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3015054A Expired - Fee Related JP2786017B2 (ja) | 1991-02-06 | 1991-02-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786017B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139957A (ja) * | 1988-11-18 | 1990-05-29 | Nec Corp | 半導体集積回路 |
-
1991
- 1991-02-06 JP JP3015054A patent/JP2786017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04254375A (ja) | 1992-09-09 |
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Legal Events
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