JP2705863B2 - 論理回路形成方法 - Google Patents
論理回路形成方法Info
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- JP2705863B2 JP2705863B2 JP3343218A JP34321891A JP2705863B2 JP 2705863 B2 JP2705863 B2 JP 2705863B2 JP 3343218 A JP3343218 A JP 3343218A JP 34321891 A JP34321891 A JP 34321891A JP 2705863 B2 JP2705863 B2 JP 2705863B2
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Description
【０００１】
【産業上の利用分野】本発明は、種々のシンボルを用い
て作成された回路図から、半導体基板上に実際に作り込
む論理セルを用いて構成された回路を作成する論理回路
形成方法に関する。
て作成された回路図から、半導体基板上に実際に作り込
む論理セルを用いて構成された回路を作成する論理回路
形成方法に関する。
【０００２】
【従来の技術】所定の論理演算機能を備えた論理回路を
設計する場合に、例えばアンドゲート、オアゲート、フ
リップフロップ等所定の機能に対応するシンボルを用い
て回路設計を行い、この設計された回路が正しく動作す
るか否かシミュレーションを行いながら半導体基板に実
際に作り込まれた場合に正しく動作するように、論理セ
ルにより構成された回路が設計される。
設計する場合に、例えばアンドゲート、オアゲート、フ
リップフロップ等所定の機能に対応するシンボルを用い
て回路設計を行い、この設計された回路が正しく動作す
るか否かシミュレーションを行いながら半導体基板に実
際に作り込まれた場合に正しく動作するように、論理セ
ルにより構成された回路が設計される。
【０００３】この場合に、例えばインバータ，フリップ
フロップ等の機能シンボルはそれぞれ１つであっても半
導体上に実際に作り込まれる、その機能を有する論理セ
ルとしては例えば入力容量やドライブ能力等がそれぞれ
異なる複数種類が用意される。また複数の入力端子を有
する機能シンボルの場合、その機能シンボルに対応する
論理セルとしては、例えばそれぞれ入力される複数の信
号の入力タイミングのずれの許容度やセットアップ／ホ
ールドタイミングの近接の許容度が相違する複数種類の
ものが用意される。
フロップ等の機能シンボルはそれぞれ１つであっても半
導体上に実際に作り込まれる、その機能を有する論理セ
ルとしては例えば入力容量やドライブ能力等がそれぞれ
異なる複数種類が用意される。また複数の入力端子を有
する機能シンボルの場合、その機能シンボルに対応する
論理セルとしては、例えばそれぞれ入力される複数の信
号の入力タイミングのずれの許容度やセットアップ／ホ
ールドタイミングの近接の許容度が相違する複数種類の
ものが用意される。
【０００４】
【発明が解決しようとする課題】この場合に、従来は、
機能シンボルとしては１つであっても複数の論理セルが
用意されている場合は、設計者がその複数種類の論理セ
ルを意識してその複数種類のうちの１つを選択して回路
を構成し、論理的に正しいか否かという論理シミュレー
ションのほかファンイン／ファンアウトのチェックや信
号伝達の遅延のシミュレーション等を行い、何らかのエ
ラーが生じたときは複数種類の論理セルの中から他の種
類の論理セルを選択し直して再度シミュレーションを行
うという過程によりその設計が行われており、各１つの
機能のシンボルに対応する複数種類の中から最適な論理
セルを選択するのが大変であり、回路設計に多大な労力
と時間を要していた。
機能シンボルとしては１つであっても複数の論理セルが
用意されている場合は、設計者がその複数種類の論理セ
ルを意識してその複数種類のうちの１つを選択して回路
を構成し、論理的に正しいか否かという論理シミュレー
ションのほかファンイン／ファンアウトのチェックや信
号伝達の遅延のシミュレーション等を行い、何らかのエ
ラーが生じたときは複数種類の論理セルの中から他の種
類の論理セルを選択し直して再度シミュレーションを行
うという過程によりその設計が行われており、各１つの
機能のシンボルに対応する複数種類の中から最適な論理
セルを選択するのが大変であり、回路設計に多大な労力
と時間を要していた。
【０００５】本発明は、上記事情に鑑み、回路設計の労
力を大幅に削減することのできる論理回路形成方法を提
供することを目的とする。
力を大幅に削減することのできる論理回路形成方法を提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の本発明の論理回路形成方法は、種々の論理演算機能に
対応する多数の機能シンボルもしくは該機能シンボルが
さらに複数に分解された機能シンボルに対応する、電気
的特性が既知の多数の論理セルの、機能及び電気的特性
が記録されたライブラリを用意し、前記機能シンボルを
用いて構成された回路図における信号の流れの上流側か
ら下流側に向かって、各ノード毎に、該ノードを経由す
る信号が入力される前記機能シンボルに対応する機能を
有する前記論理セルの中から、該ノードに信号を出力す
る前記論理セルの駆動能力もしくは該ノードと接続され
る外部回路の駆動能力、及び該ノードを経由する信号が
入力される前記機能シンボルの入力端子が複数存在する
場合は該機能シンボルの全入力端子から入力される信号
のタイミングに基づいて、該ノードを経由する信号が入
力される前記機能シンボルに対応する前記論理セルの候
補を選出し、該候補が複数存在する場合にこれら各候補
の信号遅延特性及び／又は回路規模に基づいてこれらの
候補の中から１つの前記論理セルを選出し、該候補が存
在しない場合に、信号の流れの１つ上流側の機能シンボ
ルに既に対応づけられた論理セルの、該１つ上流側の機
能シンボルへの対応付けを撤回するとともに、この対応
付けが撤回された論理セルの、該１つ上流側の機能シン
ボルへの再度の対応付けを禁止した上で、該１つ上流側
の機能シンボルに対応付ける論理セルを選出する過程を
順次繰り返すことにより、前記論理セルにより構成され
た論理回路を形成することを特徴とするものである。
の本発明の論理回路形成方法は、種々の論理演算機能に
対応する多数の機能シンボルもしくは該機能シンボルが
さらに複数に分解された機能シンボルに対応する、電気
的特性が既知の多数の論理セルの、機能及び電気的特性
が記録されたライブラリを用意し、前記機能シンボルを
用いて構成された回路図における信号の流れの上流側か
ら下流側に向かって、各ノード毎に、該ノードを経由す
る信号が入力される前記機能シンボルに対応する機能を
有する前記論理セルの中から、該ノードに信号を出力す
る前記論理セルの駆動能力もしくは該ノードと接続され
る外部回路の駆動能力、及び該ノードを経由する信号が
入力される前記機能シンボルの入力端子が複数存在する
場合は該機能シンボルの全入力端子から入力される信号
のタイミングに基づいて、該ノードを経由する信号が入
力される前記機能シンボルに対応する前記論理セルの候
補を選出し、該候補が複数存在する場合にこれら各候補
の信号遅延特性及び／又は回路規模に基づいてこれらの
候補の中から１つの前記論理セルを選出し、該候補が存
在しない場合に、信号の流れの１つ上流側の機能シンボ
ルに既に対応づけられた論理セルの、該１つ上流側の機
能シンボルへの対応付けを撤回するとともに、この対応
付けが撤回された論理セルの、該１つ上流側の機能シン
ボルへの再度の対応付けを禁止した上で、該１つ上流側
の機能シンボルに対応付ける論理セルを選出する過程を
順次繰り返すことにより、前記論理セルにより構成され
た論理回路を形成することを特徴とするものである。
【０００７】
【作用】本発明の論理回路形成方法は、上記のように構
成されたものであるため、この各ステップをコンピュー
タで実行させると、設計者は機能シンボル、例えばアン
ドゲート，オアゲート、フリップフロップ等のシンボル
を用いて設計すれば済み、信号の遅延等を意識する必要
なしに半導体基板上に形成することのできる論理セルで
構成された論理回路が形成され、設計の労力と時間が大
幅に削減される。
成されたものであるため、この各ステップをコンピュー
タで実行させると、設計者は機能シンボル、例えばアン
ドゲート，オアゲート、フリップフロップ等のシンボル
を用いて設計すれば済み、信号の遅延等を意識する必要
なしに半導体基板上に形成することのできる論理セルで
構成された論理回路が形成され、設計の労力と時間が大
幅に削減される。
【０００８】
【実施例】以下、本発明の実施例について説明する。図
１は、機能シンボルを用いて構成された回路図の一例を
表わした図である。ここで、Ｆ１，Ｆ２，…は、例えば
インバータ、２入力アンドゲート、Ｄ型フリップフロッ
プ等の各機能毎の機能シンボルを表わし、ＩＮＳ１，Ｉ
ＮＳ２，…はその機能が同一であるか否かに拘らず回路
図上に配置された各機能シンボル（インスタンス）を表
わしている。したがって例えばＩＮＳ１（Ｆ１）は、回
路図上に配置された１番目の機能シンボルであってその
機能シンボルが表わす機能はＦ１であることを意味して
いる。
１は、機能シンボルを用いて構成された回路図の一例を
表わした図である。ここで、Ｆ１，Ｆ２，…は、例えば
インバータ、２入力アンドゲート、Ｄ型フリップフロッ
プ等の各機能毎の機能シンボルを表わし、ＩＮＳ１，Ｉ
ＮＳ２，…はその機能が同一であるか否かに拘らず回路
図上に配置された各機能シンボル（インスタンス）を表
わしている。したがって例えばＩＮＳ１（Ｆ１）は、回
路図上に配置された１番目の機能シンボルであってその
機能シンボルが表わす機能はＦ１であることを意味して
いる。
【０００９】この図１に示す回路には２つの入力端子Ｉ
Ｎ１，ＩＮ２と２つの出力Ｏ１，Ｏ２を有しており、Ｉ
Ｎ１から入力された信号はノードＮ１を経由してＩＮＳ
１（Ｆ１）に入力され、ＩＮＳ１（Ｆ１）の出力信号は
ノードＮ３を経由してＩＮＳ２（Ｆ１）に入力される。
このＩＮＳ２（Ｆ１）の出力信号はノード４を経由して
ＩＮＳ４（Ｆ２）に入力されるとともにＩＮＳ５（Ｆ
３）にその入力端子Ｉ２から入力される。ＩＮＳ４（Ｆ
２）の出力信号はノードＮ６を経由して出力端子Ｏ１か
ら外部に出力される。
Ｎ１，ＩＮ２と２つの出力Ｏ１，Ｏ２を有しており、Ｉ
Ｎ１から入力された信号はノードＮ１を経由してＩＮＳ
１（Ｆ１）に入力され、ＩＮＳ１（Ｆ１）の出力信号は
ノードＮ３を経由してＩＮＳ２（Ｆ１）に入力される。
このＩＮＳ２（Ｆ１）の出力信号はノード４を経由して
ＩＮＳ４（Ｆ２）に入力されるとともにＩＮＳ５（Ｆ
３）にその入力端子Ｉ２から入力される。ＩＮＳ４（Ｆ
２）の出力信号はノードＮ６を経由して出力端子Ｏ１か
ら外部に出力される。
【００１０】またＩＮ２から入力された信号はノードＮ
２を経由してＩＮＳ３（Ｆ３）に入力され、このＩＮＳ
３（Ｆ３）の出力信号はノードＮ５を経由してＩＮＳ５
（Ｆ３）にその１番目の入力端子Ｉ１から入力される。
ＩＮＳ５（Ｆ３）は２つの入力端子Ｉ１，Ｉ２から入力
された２つの信号を受け、その出力ノードＮ７に信号を
出力する。このノードＮ７に出力された信号は出力端子
Ｏ２から外部に出力される。
２を経由してＩＮＳ３（Ｆ３）に入力され、このＩＮＳ
３（Ｆ３）の出力信号はノードＮ５を経由してＩＮＳ５
（Ｆ３）にその１番目の入力端子Ｉ１から入力される。
ＩＮＳ５（Ｆ３）は２つの入力端子Ｉ１，Ｉ２から入力
された２つの信号を受け、その出力ノードＮ７に信号を
出力する。このノードＮ７に出力された信号は出力端子
Ｏ２から外部に出力される。
【００１１】図２は、図１に示した回路を木構造として
示した図である。本実施例では、図１に示す回路図に基
づいて半導体基板上に配置されるような回路ブロックを
用いた論理回路が形成されるが、図１に示す回路を、図
２に示すように、仮のルートＳを有する木構造と観念
し、この木構造における各枝の深さとして各レベルが観
念される。ここでは、ノードＮ１，Ｎ２がレベル１，ノ
ードＮ３，Ｎ５がレベル２，ノードＮ４，Ｎ７がレベル
３，ノードＮ６がレベル４と観念される。
示した図である。本実施例では、図１に示す回路図に基
づいて半導体基板上に配置されるような回路ブロックを
用いた論理回路が形成されるが、図１に示す回路を、図
２に示すように、仮のルートＳを有する木構造と観念
し、この木構造における各枝の深さとして各レベルが観
念される。ここでは、ノードＮ１，Ｎ２がレベル１，ノ
ードＮ３，Ｎ５がレベル２，ノードＮ４，Ｎ７がレベル
３，ノードＮ６がレベル４と観念される。
【００１２】図３は、その機能シンボルで設計された例
えば図１に示すような回路から、半導体基板上にレイア
ウトされる論理セルにより構成される論理回路を形成す
るプログラムの一例を表わしたフローチャートである。
ここでは下記表１に示すようなライブラリがあらかじめ
用意される。
えば図１に示すような回路から、半導体基板上にレイア
ウトされる論理セルにより構成される論理回路を形成す
るプログラムの一例を表わしたフローチャートである。
ここでは下記表１に示すようなライブラリがあらかじめ
用意される。
【００１３】
【表１】
【００１４】ここで、図１に示す回路図が入力される
と、先ずこの回路図を分析して図２に示す木構造が観念
され、その最大レベルが求められる（ステップ
（ａ））。次にレベルを０に初期化し（ステップ
（ｂ））、インクリメントされ（ステップ（ｃ）、その
レベルがステップ（ａ）を越えたか否かが判定される
（ステップ（ｄ））。ここでは、以下の各ステップが繰
り返された後のレベル３について説明する。
と、先ずこの回路図を分析して図２に示す木構造が観念
され、その最大レベルが求められる（ステップ
（ａ））。次にレベルを０に初期化し（ステップ
（ｂ））、インクリメントされ（ステップ（ｃ）、その
レベルがステップ（ａ）を越えたか否かが判定される
（ステップ（ｄ））。ここでは、以下の各ステップが繰
り返された後のレベル３について説明する。
【００１５】レベル３についてステップ（ｅ）に進み、
このレベル３における最大ネット、即ちここではノード
はＮ４とＮ７との２つであり、ノードＮ４は２つに分岐
しているので、最大ネットとして「３」が求められる。
次にネットが０とされ（ステップ（ｆ））、＋１だけイ
ンクリメントされてネット１（即ちノードＮ４）とされ
（ステップ（ｇ））、このネット１が最大ネット２を越
えたか否かが判定される（ステップ（ｈ））。ここでは
ネット１は最大ネット２は越えていないため、ステップ
（ｉ）に進む。このステップ（ｉ）では、以下に各例を
示す「割付済テーブル」（表２）及び「割付禁止テーブ
ル」（表３）を参照し、かつ表１に示す出力駆動能力が
参照されて「候補テーブル１」（表４）が作成される。
このレベル３における最大ネット、即ちここではノード
はＮ４とＮ７との２つであり、ノードＮ４は２つに分岐
しているので、最大ネットとして「３」が求められる。
次にネットが０とされ（ステップ（ｆ））、＋１だけイ
ンクリメントされてネット１（即ちノードＮ４）とされ
（ステップ（ｇ））、このネット１が最大ネット２を越
えたか否かが判定される（ステップ（ｈ））。ここでは
ネット１は最大ネット２は越えていないため、ステップ
（ｉ）に進む。このステップ（ｉ）では、以下に各例を
示す「割付済テーブル」（表２）及び「割付禁止テーブ
ル」（表３）を参照し、かつ表１に示す出力駆動能力が
参照されて「候補テーブル１」（表４）が作成される。
【００１６】
【表２】
【００１７】
【表３】
【００１８】
【表４】
【００１９】ここで、「割付済テーブル」とは、図３に
示すフローにおける現在に至るまでのステップ（ｕ）の
処理過程で各インスタンスに割付けられた該各インスタ
ンスと論理セルとの対応テーブルであり、「割付禁止テ
ーブル」とは、ステップ（ｎ）で書込まれるテーブルで
あって、インスタンスにその論理セルを割付けると出力
駆動能力等の制約を満足しないため、そのインスタンス
に割付けることが禁止される論理セルが書込まれたテー
ブルである。
示すフローにおける現在に至るまでのステップ（ｕ）の
処理過程で各インスタンスに割付けられた該各インスタ
ンスと論理セルとの対応テーブルであり、「割付禁止テ
ーブル」とは、ステップ（ｎ）で書込まれるテーブルで
あって、インスタンスにその論理セルを割付けると出力
駆動能力等の制約を満足しないため、そのインスタンス
に割付けることが禁止される論理セルが書込まれたテー
ブルである。
【００２０】ここではレベル３，ネット１（ノードＮ
４）について候補テーブル１が作成される。即ちライブ
ラリ（表１）が参照されてインスタンスＩＮＳ４に割付
ける可能性のある論理セルが候補テーブル１に書込まれ
る。具体的には、先ず割付済テーブル（表２）が参照さ
れて、このノードＮ４に信号を出力するインスタンスＩ
ＮＳ２（Ｆ１）に既に割付けられた論理セルがＦ１Ｃ２
であると認識され、ライブラリ（表１）が参照されてこ
の論理セルＦ１Ｃ２の出力駆動能力が２０であると認識
される。次にこのノードＮ４を経由する信号を入力する
側のインスタンスＩＮＳ４（Ｆ２），ＩＮＳ５（Ｆ３）
の入力負荷が調べられる。割付済テーブル（表２）を参
照するとインスタンスＩＮＳ５に論理セルＦ３Ｃ１が割
付られているため、ライブラリ（表１）が参照されてＦ
３Ｃ１の入力負荷が５であると認識され、したがってイ
ンスタンスＩＮＳ４（Ｆ４）に許容される入力負荷は１
５以下であり、候補テーブル（表４）には機能Ｆ４に対
応する４つの論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３，
Ｆ２Ｃ４の中から上記入力負荷の要件を満足する３つの
論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３が書込まれる。
４）について候補テーブル１が作成される。即ちライブ
ラリ（表１）が参照されてインスタンスＩＮＳ４に割付
ける可能性のある論理セルが候補テーブル１に書込まれ
る。具体的には、先ず割付済テーブル（表２）が参照さ
れて、このノードＮ４に信号を出力するインスタンスＩ
ＮＳ２（Ｆ１）に既に割付けられた論理セルがＦ１Ｃ２
であると認識され、ライブラリ（表１）が参照されてこ
の論理セルＦ１Ｃ２の出力駆動能力が２０であると認識
される。次にこのノードＮ４を経由する信号を入力する
側のインスタンスＩＮＳ４（Ｆ２），ＩＮＳ５（Ｆ３）
の入力負荷が調べられる。割付済テーブル（表２）を参
照するとインスタンスＩＮＳ５に論理セルＦ３Ｃ１が割
付られているため、ライブラリ（表１）が参照されてＦ
３Ｃ１の入力負荷が５であると認識され、したがってイ
ンスタンスＩＮＳ４（Ｆ４）に許容される入力負荷は１
５以下であり、候補テーブル（表４）には機能Ｆ４に対
応する４つの論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３，
Ｆ２Ｃ４の中から上記入力負荷の要件を満足する３つの
論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３が書込まれる。
【００２１】以上のようにしてステップ（ｉ）において
候補テーブル１が作成されると、ステップ（ｊ）に進
み、以下に示すようにして候補テーブル２が作成され
る。このステップ（ｊ）では、現在対象としているイン
スタンスが複数の入力端子を有し各入力信号の入力のタ
イミングが問題となる場合に以下の手順で制約を満たす
ものが選択される。尚、ここで対象としているインスタ
ンスＩＮＳ４（Ｆ２）については、入力端子が１つしか
ないため、ここではインスタンスＩＮＳ５（Ｆ３）の場
合について説明する。
候補テーブル１が作成されると、ステップ（ｊ）に進
み、以下に示すようにして候補テーブル２が作成され
る。このステップ（ｊ）では、現在対象としているイン
スタンスが複数の入力端子を有し各入力信号の入力のタ
イミングが問題となる場合に以下の手順で制約を満たす
ものが選択される。尚、ここで対象としているインスタ
ンスＩＮＳ４（Ｆ２）については、入力端子が１つしか
ないため、ここではインスタンスＩＮＳ５（Ｆ３）の場
合について説明する。
【００２２】ライブラリ（表１）には、機能Ｆ３の入力
端子Ｉ１と入力端子Ｉ２間のセットアップ／ホールドタ
イミングが指定されている。このため、入力端子Ｉ１，
Ｉ２に接続されるネットを入力側にたどり、通過するイ
ンスタンスの遅延の総和が算出される。入力端子Ｉ１を
入力側にたどると入力端子ＩＮ２との間にインスタンス
ＩＮＳ３が介在しており、割付済テーブル（表２）が参
照されてインスタンスＩＮ３に論理セルＦ１Ｃ２が割付
られていることが認識され、ライブラリ（表１）より論
理セルＦ１Ｃ２の遅延量２０が求められる。また入力端
子Ｉ２を入力側にたどると入力端子ＩＮ１との間にイン
スタンスＩＮＳ２，ＩＮＳ１が介在しており、割付済テ
ーブル（表２）によりインスタンスＩＮＳ２，ＩＮＳ１
としていずれも論理セルＦ１Ｃ２が割付けられているこ
とが認識され、ライブラリ（表１）を参照してインスタ
ンスＩＮＳ１，ＩＮＳ２の合計の遅延量として２０＋２
０＝４０が求められる。したがってインスタンスＩＮＳ
５（Ｆ３）に到達する信号のタイミング差は４０−２０
＝２０となる。このインスタンスＩＮＳ５（Ｆ３）は例
えばＤ型フリップフロップであり、クロックが入力され
るタイミング以前にデータが定まっている必要があり、
したがってこのタイミング差２０より小さい値のセット
アップ／ホールドタイミングを有する論理セルが選択さ
れる。ライブラリ（表１）を参照して、割付済テーブル
（表２）にあるように、例えば論理セルＦ３Ｃ１が選択
される。
端子Ｉ１と入力端子Ｉ２間のセットアップ／ホールドタ
イミングが指定されている。このため、入力端子Ｉ１，
Ｉ２に接続されるネットを入力側にたどり、通過するイ
ンスタンスの遅延の総和が算出される。入力端子Ｉ１を
入力側にたどると入力端子ＩＮ２との間にインスタンス
ＩＮＳ３が介在しており、割付済テーブル（表２）が参
照されてインスタンスＩＮ３に論理セルＦ１Ｃ２が割付
られていることが認識され、ライブラリ（表１）より論
理セルＦ１Ｃ２の遅延量２０が求められる。また入力端
子Ｉ２を入力側にたどると入力端子ＩＮ１との間にイン
スタンスＩＮＳ２，ＩＮＳ１が介在しており、割付済テ
ーブル（表２）によりインスタンスＩＮＳ２，ＩＮＳ１
としていずれも論理セルＦ１Ｃ２が割付けられているこ
とが認識され、ライブラリ（表１）を参照してインスタ
ンスＩＮＳ１，ＩＮＳ２の合計の遅延量として２０＋２
０＝４０が求められる。したがってインスタンスＩＮＳ
５（Ｆ３）に到達する信号のタイミング差は４０−２０
＝２０となる。このインスタンスＩＮＳ５（Ｆ３）は例
えばＤ型フリップフロップであり、クロックが入力され
るタイミング以前にデータが定まっている必要があり、
したがってこのタイミング差２０より小さい値のセット
アップ／ホールドタイミングを有する論理セルが選択さ
れる。ライブラリ（表１）を参照して、割付済テーブル
（表２）にあるように、例えば論理セルＦ３Ｃ１が選択
される。
【００２３】インスタンスＩＮＳ４（Ｆ２）の説明に戻
って次のステップ（ｋ）に進む。尚、インスタンスＩＮ
Ｓ４（Ｆ２）については、入力端子は１つしかないため
ステップ（ｊ）では何も行われず候補テーブル１（表
４）がそのまま候補テーブル２となる。ステップ（ｋ）
では、候補テーブル２（表１）に論理セルの候補が存在
しているか否かが判定され、もし論理セルの候補が１つ
も存在していなかった場合はステップ（ｌ）に進んで１
つ前のレベルに戻され、ステップ（ｍ）でレベル０まで
戻ったか否かが判定され、もしレベル０にまで戻った場
合は、ステップ（ｖ）に進んで割付ができない旨オペレ
ータに通知される。ステップ（ｍ）でレベル０にまで戻
っていないと判定されたときは、これまで対象としてい
たインスタンス（ここではＩＮＳ４）に向けて信号を出
力する側のインスタンス（ここではＩＮＳ２）に割付ら
れていた論理セルが、本来は割付けてはならない論理セ
ルであったことが判明した訳であり、したがってこの信
号を出力する側のインスタンス（ここではＩＮＳ２）に
その論理セルを割付けてはならない旨割込禁止テーブル
（表３）に追記され（ステップ（ｎ））、ステップ
（ｅ）に戻り、ステップ（ｌ）で戻されたレベルについ
て同様のサーチが再度行なわれる。
って次のステップ（ｋ）に進む。尚、インスタンスＩＮ
Ｓ４（Ｆ２）については、入力端子は１つしかないため
ステップ（ｊ）では何も行われず候補テーブル１（表
４）がそのまま候補テーブル２となる。ステップ（ｋ）
では、候補テーブル２（表１）に論理セルの候補が存在
しているか否かが判定され、もし論理セルの候補が１つ
も存在していなかった場合はステップ（ｌ）に進んで１
つ前のレベルに戻され、ステップ（ｍ）でレベル０まで
戻ったか否かが判定され、もしレベル０にまで戻った場
合は、ステップ（ｖ）に進んで割付ができない旨オペレ
ータに通知される。ステップ（ｍ）でレベル０にまで戻
っていないと判定されたときは、これまで対象としてい
たインスタンス（ここではＩＮＳ４）に向けて信号を出
力する側のインスタンス（ここではＩＮＳ２）に割付ら
れていた論理セルが、本来は割付けてはならない論理セ
ルであったことが判明した訳であり、したがってこの信
号を出力する側のインスタンス（ここではＩＮＳ２）に
その論理セルを割付けてはならない旨割込禁止テーブル
（表３）に追記され（ステップ（ｎ））、ステップ
（ｅ）に戻り、ステップ（ｌ）で戻されたレベルについ
て同様のサーチが再度行なわれる。
【００２４】ここでは、ステップ（ｋ）において、候補
テーブル２（表４）に候補が存在すると判定され、ステ
ップ（０）に進む。ステップ（０）では、回路の高速動
作（遅延時間小）を優先させるかそれとも回路規模小
（ゲート数小）を優先させるかが判定される。この判定
は、オペレータからあらかじめ指定され、この指定によ
りセットあるいはリセットされたフラグを参照すること
により行なわれる。
テーブル２（表４）に候補が存在すると判定され、ステ
ップ（０）に進む。ステップ（０）では、回路の高速動
作（遅延時間小）を優先させるかそれとも回路規模小
（ゲート数小）を優先させるかが判定される。この判定
は、オペレータからあらかじめ指定され、この指定によ
りセットあるいはリセットされたフラグを参照すること
により行なわれる。
【００２５】遅延量を小さくして高速動作を可能とする
ことが選択されている場合は、次にステップ（ｐ）に進
み、候補テーブル２（表４）に挙げられた論理セルの中
から遅延量最小の論理セルが選択され、以下の表５に示
す候補テーブルが作成される。
ことが選択されている場合は、次にステップ（ｐ）に進
み、候補テーブル２（表４）に挙げられた論理セルの中
から遅延量最小の論理セルが選択され、以下の表５に示
す候補テーブルが作成される。
【００２６】
【表５】
【００２７】ここでは、候補テーブル２（表４）に挙げ
られた各論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３のう
ち、ライブラリ（表１）が参照されて遅延量の最も少な
い論理セルＦ２Ｃ１が選択される。次にステップ（ｇ）
に進んで候補テーブル３（表５）に挙げられた論理セル
がさらに複数存在する場合、ライブラリ（表１）が参照
されてこの複数の論理セルの中から回路規模（ゲート
数）の最も小さな論理セルが選択されて候補テーブル４
が作成されるが、ここでは候補テーブル３（表５）に既
に１つしか候補が存在しないため、この候補テーブル３
がそのまま候補テーブル４となる。
られた各論理セルＦ２Ｃ１，Ｆ２Ｃ２，Ｆ２Ｃ３のう
ち、ライブラリ（表１）が参照されて遅延量の最も少な
い論理セルＦ２Ｃ１が選択される。次にステップ（ｇ）
に進んで候補テーブル３（表５）に挙げられた論理セル
がさらに複数存在する場合、ライブラリ（表１）が参照
されてこの複数の論理セルの中から回路規模（ゲート
数）の最も小さな論理セルが選択されて候補テーブル４
が作成されるが、ここでは候補テーブル３（表５）に既
に１つしか候補が存在しないため、この候補テーブル３
がそのまま候補テーブル４となる。
【００２８】またステップ（０）において回路規模が小
さいことが優先であると判定された場合はステップ
（ｒ）に進み、ライブラリ（表１）を参照して候補テー
ブル２（表４）に挙げられた論理セルの中から回路規模
の最も小さい論理セルが選択され、下記表６に示す候補
テーブル５が作成される。
さいことが優先であると判定された場合はステップ
（ｒ）に進み、ライブラリ（表１）を参照して候補テー
ブル２（表４）に挙げられた論理セルの中から回路規模
の最も小さい論理セルが選択され、下記表６に示す候補
テーブル５が作成される。
【００２９】
【表６】
【００３０】ここでは、ゲート数が１０の論理セルＦ２
Ｃ３が選択される。次にステップ（ｓ）に進んで候補テ
ーブル５（表６）に挙げられた論理セルがさらに複数存
在する場合、ライブラリ（表１）が参照されてこの複数
の論理セルの中から遅延量の最も小さな論理セルが選択
されて候補テーブル６が作成されるが、ここでは候補テ
ーブル５（表６）に既に１つしか候補が存在しないた
め、この候補テーブル５がそのまま候補テーブル６とな
る。
Ｃ３が選択される。次にステップ（ｓ）に進んで候補テ
ーブル５（表６）に挙げられた論理セルがさらに複数存
在する場合、ライブラリ（表１）が参照されてこの複数
の論理セルの中から遅延量の最も小さな論理セルが選択
されて候補テーブル６が作成されるが、ここでは候補テ
ーブル５（表６）に既に１つしか候補が存在しないた
め、この候補テーブル５がそのまま候補テーブル６とな
る。
【００３１】このようにして候補テーブル４（表５）又
は候補テーブル６（表６）が作成されると、次にステッ
プ（ｔ）において最終候補が選択される。ここでは候補
テーブル４（表５）、候補テーブル６（表６）には１つ
しか候補が存在しないため選択の余地はないが、まだ複
数の候補が残っている場合は、そのうちの１つが任意に
選択され最終候補とされる。ここでは回路規模の小さい
ことが優先されたものとし、したがって候補テーブル６
（表６）に挙げられた論理セルＦ２Ｃ３が最終候補とな
り、この最終候補が表２に示す割付済テーブルに追記さ
れ、これにより下記表７に示す割付済テーブルが作成さ
れる。
は候補テーブル６（表６）が作成されると、次にステッ
プ（ｔ）において最終候補が選択される。ここでは候補
テーブル４（表５）、候補テーブル６（表６）には１つ
しか候補が存在しないため選択の余地はないが、まだ複
数の候補が残っている場合は、そのうちの１つが任意に
選択され最終候補とされる。ここでは回路規模の小さい
ことが優先されたものとし、したがって候補テーブル６
（表６）に挙げられた論理セルＦ２Ｃ３が最終候補とな
り、この最終候補が表２に示す割付済テーブルに追記さ
れ、これにより下記表７に示す割付済テーブルが作成さ
れる。
【００３２】
【表７】
【００３３】次にステップ（ｇ）に戻り、同一レベルの
未だ割付けの行われていない他のネットについても同様
の割付けを行い、そのレベルの全てのネットの割付けが
完了するとステップ（ｃ）に戻ってその次のレベルの各
ネットの割付けが行われる。尚、この図３に示すフロー
では、ステップ（ｉ）において出力駆動能力の点から論
理セルが選択され、次にステップ（ｊ）において複数の
入力端子間の信号入力のタイミングの点から論理セルが
選択されたが、この２つの選択の順序は逆であってもよ
いことはもちろんである。
未だ割付けの行われていない他のネットについても同様
の割付けを行い、そのレベルの全てのネットの割付けが
完了するとステップ（ｃ）に戻ってその次のレベルの各
ネットの割付けが行われる。尚、この図３に示すフロー
では、ステップ（ｉ）において出力駆動能力の点から論
理セルが選択され、次にステップ（ｊ）において複数の
入力端子間の信号入力のタイミングの点から論理セルが
選択されたが、この２つの選択の順序は逆であってもよ
いことはもちろんである。
【００３４】
【発明の効果】以上説明したように、本発明の論理回路
形成方法は、各機能シンボルに対応する論理セルの機能
及び電気的特性が記録されたライブラリを用意し、先ず
出力駆動能力と入力信号相互のタイミングの点から機能
シンボルに対応する論理セルを選択し、その選択された
論理セルの中から信号遅延特性及び／又は回路規模に基
づいて論理セルを選択し、その一連の過程を信号の流れ
の上流側から下流側に向かう各ノード毎に繰り返すよう
にしたため、設計者は信号の遅延等を意識することなし
に機能シンボルに基づいた回路設計を行えばよく、した
がって回路設計の労力と時間が大幅に削減される。
形成方法は、各機能シンボルに対応する論理セルの機能
及び電気的特性が記録されたライブラリを用意し、先ず
出力駆動能力と入力信号相互のタイミングの点から機能
シンボルに対応する論理セルを選択し、その選択された
論理セルの中から信号遅延特性及び／又は回路規模に基
づいて論理セルを選択し、その一連の過程を信号の流れ
の上流側から下流側に向かう各ノード毎に繰り返すよう
にしたため、設計者は信号の遅延等を意識することなし
に機能シンボルに基づいた回路設計を行えばよく、した
がって回路設計の労力と時間が大幅に削減される。
【図１】機能シンボルを用いて構成された回路図の一例
を表わした図である。
を表わした図である。
【図２】図１に示した回路を木構造として示した図であ
る。
る。
【図３】機能シンボルで設計された例えば図１に示すよ
うな回路から、半導体基板上にレイアウトされる論理セ
ルにより構成される論理回路を形成するプログラムの一
例を表わしたフローチャートである。
うな回路から、半導体基板上にレイアウトされる論理セ
ルにより構成される論理回路を形成するプログラムの一
例を表わしたフローチャートである。
ＩＮ１，ＩＮ２ 入力端子 ＩＮＳ１，ＩＮＳ２，… インスタンス名 Ｆ１，Ｆ２，… 機能名 Ｎ１，Ｎ２，… ノード Ｉ１，Ｉ２ インスタンス入力端子 Ｏ１，Ｏ２ 出力端子
Claims (1)
- 【請求項１】 種々の論理演算機能に対応する多数の機
能シンボルもしくは該機能シンボルがさらに複数に分解
された機能シンボルに対応する、電気的特性が既知の多
数の論理セルの、機能及び電気的特性が記録されたライ
ブラリを用意し、 前記機能シンボルを用いて構成された回路図における信
号の流れの上流側から下流側に向かって、各ノード毎
に、該ノードを経由する信号が入力される前記機能シン
ボルに対応する機能を有する前記論理セルの中から、該
ノードに信号を出力する前記論理セルの駆動能力もしく
は該ノードと接続される外部回路の駆動能力、及び該ノ
ードを経由する信号が入力される前記機能シンボルの入
力端子が複数存在する場合は該機能シンボルの全入力端
子から入力される信号のタイミングに基づいて、該ノー
ドを経由する信号が入力される前記機能シンボルに対応
する前記論理セルの候補を選出し、該候補が複数存在す
る場合にこれら各候補の信号遅延特性及び／又は回路規
模に基づいてこれらの候補の中から１つの前記論理セル
を選出し、該候補が存在しない場合に、信号の流れの１
つ上流側の機能シンボルに既に対応づけられた論理セル
の、該１つ上流側の機能シンボルへの対応付けを撤回す
るとともに、この対応付けが撤回された論理セルの、該
１つ上流側の機能シンボルへの再度の対応付けを禁止し
た上で、該１つ上流側の機能シンボルに対応付ける論理
セルを選出する過程を順次繰り返すことにより、前記論
理セルにより構成された論理回路を形成することを特徴
とする論理回路形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343218A JP2705863B2 (ja) | 1991-12-25 | 1991-12-25 | 論理回路形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343218A JP2705863B2 (ja) | 1991-12-25 | 1991-12-25 | 論理回路形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174098A JPH05174098A (ja) | 1993-07-13 |
| JP2705863B2 true JP2705863B2 (ja) | 1998-01-28 |
Family
ID=18359832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343218A Expired - Fee Related JP2705863B2 (ja) | 1991-12-25 | 1991-12-25 | 論理回路形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705863B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143673A (ja) * | 1986-12-05 | 1988-06-15 | Nec Corp | 論理回路合成装置 |
| JPH01251277A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 論理回路処理装置 |
| JPH01279372A (ja) * | 1988-05-06 | 1989-11-09 | Hitachi Ltd | 論理回路の製造方法 |
| JPH03131976A (ja) * | 1989-10-18 | 1991-06-05 | Hitachi Ltd | 論理回路の製造方法 |
-
1991
- 1991-12-25 JP JP3343218A patent/JP2705863B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174098A (ja) | 1993-07-13 |
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