JPH1040270A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 パストランジスタ論理等の非ＣＭＯＳの論理
回路方式を用いて、処理速度、回路面積及び消費電力の
優位性を確保すると共に、論理合成や自動レイアウト等
と組合せた自動設計が可能な半導体集積回路の設計手法
を提供する。 【解決手段】 論理回路をレジスタよりなるレジスタ部
と回路要素よりなる組合せ回路部とに分離した後、該組
合せ回路部を構成する回路要素よりなる複数の部分回路
を作成する。複数の部分回路のそれぞれをトランジスタ
レベルの部分回路に変換するした後、該トランジスタレ
ベルの部分回路毎に部分回路レイアウトセルを生成す
る。部分回路レイアウトセルとレジスタ部を構成する各
レジスタとを単位セルとしてセルベースのレイアウトの
配置及び配線を行なうことによりブロック全体のレイア
ウトを作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パストランジスタ
論理を用いた半導体集積回路、及びそのレイアウト設計
方法の改良に関し、特に、セルベースの自動配置配線を
利用する設計方法、及びパストランジスタ論理を用いた
回路とＣＭＯＳ論理を用いた回路とが混在する半導体集
積回路に適した設計方法に関する。

【０００２】

【従来の技術】近年、演算を行なう論理としてパストラ
ンジスタ論理が用いられている。このパストランジスタ
論理は、完全なＣＭＯＳ論理ではなく、入力信号をトラ
ンジスタのゲート端子のみでなく、ドレイン端子にも与
えて論理演算を行なうものであって、完全なＣＭＯＳ論
理に比べて、省面積、低消費電力及び高速化等の優位性
が得られる場合がある。

【０００３】このパストランジスタ論理に関しては、
米国特許第４５４１０６７号、 K.Yano,他、"A 2.8-n
s CMOS 16 ×16-b Multiplier Using Complementary Pa
ss-Transistor Logic"(IEEE Journal of Solid-State C
ircuits, Vol. 25, No.2, pp.388-395, April 1990)
（文献１）、及び A.Parameswar,他、"A High Speed,
Low Power, Swing Restored Pass-Transistor Logic Ba
sed Multiply and Accumulate Circuit for Multimedia
Applications"(Proceeding of IEEE 1994 Custom Inte
grated Circuits Conference, pp.278-281)（文献２）
等に開示されている。

【０００４】また、パストランジスタ論理の回路のレイ
アウト設計をセルベースのレイアウト設計手法により行
なう手法は、K.Yano, 他、"Lean Integration: Achie
vinga Quantum Leap in Performance and Cost of Logi
c LSIs"(Proceeding of IEEE 1994 Custom Integrated
Circuits Conference, pp.603-606) （文献３）、特
開平７−１３０８５６号公報（公報１）、及び Y.Sas
aki,他、"Pass Transistor Based Gate Array Architec
ture" (1995 Symposium on VLSI Circuits Digest of T
echnical Papers, pp.123-124)（文献４）等に開示され
ている。

【０００５】前記文献３及び公報１で提案されている方
法は、３種類のパストランジスタ論理のセルを準備し、
該セルの入力ピンの割り当てを変えることにより、多く
の論理回路中の論理を３種類のセルに割り当て、この３
種類のセルを従来のスタンダードセル自動配置配線ツー
ルを用いて配置配線を行なうことにより、ブロックレイ
アウトを得るものである。

【０００６】また、前記文献４で提案されている手法
は、ゲートアレー手法を用いたものであって、従来のゲ
ートアレーでは、ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタとの対を敷き詰めていたのに
対し、平均的なパストランジスタ論理、その出力部のア
ンプ、メモリセルで必要とされるＮチャネルＭＯＳトラ
ンジスタ数及びＰチャネルＭＯＳトランジスタ数を基に
作成されており、ＮチャネルＭＯＳトランジスタ数がＰ
チャネルＭＯＳトランジスタ数よりも多い下地セルを用
いている。

【０００７】

【発明が解決しようとする課題】しかしながら、前記文
献１及び文献２に示される従来のパストランジスタ論理
を用いた半導体集積回路は、加算器や乗算器等の特定の
演算器に適用されるものであり、人手による設計（カス
タム設計）によりレイアウトを行なうものであって、ラ
ンダム論理を一般の論理合成等を用いて自動設計するの
は困難である。

【０００８】一方、前記文献３、公報１及び文献４に示
されるレイアウト設計手法によると、ランダム論理を自
動設計できるものの、これらの従来のレイアウト設計手
法を用いて全ての回路をパストランジスタ論理で設計す
る場合には、次の問題が発生する。

【０００９】まず、パストランジスタ論理では、トラン
ジスタのドレイン−ソース間で信号を伝搬させるため、
トランジスタのしきい値電圧分の電圧降下が発生するの
で、電圧降下した信号を元の電圧にまで増幅する信号増
幅用アンプが必要となる。

【００１０】ＡＮＤ回路やＯＲ回路等の基本論理を設け
て論理の自由度を高める場合、これらの基本論理のセル
をパストランジスタ論理を用いた回路で作成しようとす
ると、基本論理毎に前記信号増幅用アンプを付加して１
セルとするため、１セルを構成するトランジスタ数が増
えて面積が増大し、ＣＭＯＳ論理のセルに対する面積優
位性が無くなるという問題が発生する。逆に、ＡＮＤ回
路やＯＲ回路等を複数組合せた複合論理を１セルとし、
１つの信号増幅用アンプに対するパストランジスタ論理
のトランジスタ数を多くして、信号増幅用アンプのオー
バーヘッドの低減を図る場合には、論理の自由度が低下
するので、予め非常に多くの種類のセルを準備しなけれ
ば、所望の半導体回路が得られないという問題が発生す
る。

【００１１】本発明は、かかる点に鑑みてなされたもの
であり、特定の演算器のみならず、ランダム論理を用い
た回路等に対しても、パストランジスタ論理等の非ＣＭ
ＯＳの論理回路方式を用いて、処理速度、回路面積及び
消費電力の優位性が確保できると共に、論理合成や自動
レイアウト等と組合せた自動設計が可能な半導体集積回
路の設計方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、請求項１の発明は、半導体集積回路の設計方法を、
論理回路をレジスタよりなるレジスタ部と回路要素より
なる組合せ回路部とに分離する論理回路分離工程と、前
記組合せ回路部を構成する回路要素を要素とする集合に
対して、各要素が複数の部分集合に属することを許し且
つすべての要素がいずれかの部分集合に属するように複
数の部分集合を作成し、該複数の部分集合のそれぞれを
部分回路とする部分回路作成工程と、前記部分回路のそ
れぞれをトランジスタレベルの部分回路に変換するトラ
ンジスタ回路変換工程と、前記トランジスタレベルの部
分回路毎に部分回路レイアウトセルをそれぞれ生成する
部分回路レイアウト生成工程と、前記部分回路レイアウ
トセルと前記のレジスタ部を構成する各レジスタとを単
位セルとしてセルベースのレイアウトの配置及び配線を
行なうことにより、前記論理回路のレイアウトを作成す
るレイアウト配置配線工程とを備えている構成とするも
のである。

【００１３】請求項１の構成により、論理回路を組合せ
回路部とレジスタ部とに分離した後、組合せ回路部から
複数の部分回路を作成し、該複数の部分回路をそれぞれ
トランジスタレベルの回路に変換し、変換されたトラン
ジスタレベルの回路のレイアウトセルに基づいて論理回
路全体のレイアウトを作成するため、部分回路をトラン
ジスタレベルの回路に変換する際に、部分回路毎に元の
論理例えばＣＭＯＳ論理を他の論理例えばパストランジ
スタ論理やダイナミック論理等に置き換えることができ
る。

【００１４】請求項２の発明は、請求項１の構成に、前
記部分回路作成工程は、前記複数の部分回路のそれぞれ
における入力信号数に上限の制約を設ける第１の工程
と、前記複数の部分回路のそれぞれにおける入力信号の
数が前記上限の制約を満たすように前記複数の部分集合
を作成する第２の工程とを含む構成を付加するものであ
る。

【００１５】請求項２の構成により、組合せ回路部から
複数の部分回路を作成する際に、部分回路の入力信号数
に上限の制約が設けられるため、パストランジスタ論理
やダイナミック論理等のトランジスタレベルの回路の処
理速度や動作信頼性等の回路特性に影響を及ぼすトラン
ジスタ段数の上限が制約される。

【００１６】請求項３の発明は、請求項２の構成に、前
記部分回路作成工程における第２の工程は、前記複数の
部分回路のそれぞれにおける入力信号の数が前記上限の
制約を満たし且つ前記複数の部分集合のそれぞれを構成
する要素の数が最大となるように、前記複数の部分集合
を作成する工程を含む構成を付加するものである。

【００１７】請求項３の構成により、部分回路の入力信
号数が上限の制約を満たす範囲内で回路要素が最大とな
るような部分集合が作成されるため、部分回路をパスト
ランジスタ論理やダイナミック論理等のトランジスタレ
ベルの回路に変換する際に、入力信号数により決まるト
ランジスタ段数が制約された範囲内で、より多くのゲー
トを含む回路をより少ないトランジスタ数で実現できる
可能性が増す。

【００１８】請求項４の発明は、請求項１の構成に、前
記部分回路作成工程は、前記複数の部分回路のそれぞれ
における入力信号数を表す項と、前記複数の部分集合の
それぞれを構成する要素の数を表す項とを含む評価関数
を作成する第１の工程と、前記評価関数の値が最小とな
るように前記複数の部分集合を作成する第２の工程とを
含む構成を付加するものである。

【００１９】請求項４の構成により、部分回路における
入力信号数を表す項と、部分集合を構成する要素の数を
表す項とを含む評価関数の値が最小となるように部分集
合を作成するため、パストランジスタ論理やダイナミッ
ク論理等のトランジスタレベルの回路の処理速度や動作
信頼性等の回路特性に影響を及ぼすトランジスタ段数の
上限が制約されると共に、トランジスタ段数が制約され
た範囲内で、より多くのゲートを含む回路をより少ない
トランジスタ数で実現できる可能性が増す。

【００２０】請求項５の発明は、請求項１の構成に、前
記部分回路作成工程は、前記複数の部分回路の境界とな
る複数個の信号を指定する第１の工程と、前記複数個の
信号が各部分回路の境界となり且つ各部分回路の出力信
号及び前記複数個の信号を生成するために必要な回路要
素が含まれるように前記複数の部分集合を作成する第２
の工程とを含む構成を付加するものである。

【００２１】請求項５の構成により、組合せ回路部から
複数の部分回路を作成する際、指定された複数個の信号
が各部分回路の境界となり且つ各部分回路の出力信号及
び指定された複数個の信号を生成するために必要な回路
要素が含まれるように部分集合を作成するため、論理コ
ーン毎に部分集合が作成されるので、１つの出力信号を
作成するのに必要な入力信号及び回路要素が容易に分か
る。

【００２２】請求項６の発明は、請求項５の構成に、前
記部分回路作成工程における第１の工程は、前記複数個
の信号としてファンアウト数が所定数以上である信号を
指定する工程を含む構成を付加するものである。

【００２３】請求項６の構成により、ファンアウト数が
多い信号を指定して論理コーンを作成するため、ファン
アウト数が多いため駆動するのに大きいバッファを必要
とする論理コーンが容易に分かる。

【００２４】請求項７の発明は、請求項５の構成に、前
記部分回路作成工程における第２の工程は、前記第１の
工程において指定した複数の信号以外の信号に出力信号
が含まれないように前記複数の部分集合を作成する工程
を含む構成を付加するものである。

【００２５】請求項７の構成により、論理コーン作成時
に指定した出力信号以外の出力信号が含まれないように
して論理コーンを作成するため、部分回路の出力信号は
１つに限定される。

【００２６】請求項８の発明は、請求項１の構成に、前
記部分回路作成工程は、一の前記回路要素が属する部分
集合の数に上限の制約を設ける第１の工程と、一の前記
回路要素が属する部分集合の数が前記上限の制約を満た
すように前記複数の部分集合を作成する第２の工程とを
含む構成を付加するものである。

【００２７】請求項８の構成により、論理コーン作成時
に各回路要素が属する部分集合の数の上限の制約を設け
るため、冗長な部分回路が低減する。

【００２８】請求項９の発明は、請求項１の構成に、前
記部分回路作成工程は、前記部分集合を構成する回路要
素の数に下限の制約を設ける第１の工程と、作成された
複数の部分集合のそれぞれを構成する回路要素の数が前
記下限の制約を満たさない要素少数部分集合があると
き、該要素少数部分集合よりなる部分回路のファンアウ
ト数に相当する数の前記要素少数部分集合よりなる要素
少数部分回路を作成する第２の工程と、前記要素少数部
分回路を、該要素少数部分回路の出力信号を入力とする
部分集合よりなる部分回路に結合する第３の工程とを含
む構成を付加するものである。

【００２９】請求項９の構成により、作成された部分集
合を構成する回路要素の数が下限の制約を満たさない要
素少数部分集合があるときには、該要素少数部分集合よ
りなる要素少数部分回路を作成し、作成した要素少数部
分回路を、該要素少数部分回路の出力信号を入力とする
部分回路に結合するため、部分回路を他の論理例えばパ
ストランジスタ論理に書き換えたときにトランジスタ数
が少なくなる可能性が大きくなる。

【００３０】請求項１０の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記部分回路作成工
程において作成された複数の部分回路毎に、当該部分回
路の論理関数の出力信号を根にすると共に当該部分回路
の入力信号を枝とする二分決定グラフを作成する第１の
工程と、前記複数の部分回路のそれぞれを前記二分決定
グラフにより論理圧縮処理を行なう第２の工程と、論理
圧縮処理が行なわれた各部分回路をトランジスタレベル
の部分回路に変換する第３の工程とを含む構成を付加す
るものである。

【００３１】請求項１０の構成により、部分回路の論理
関数の出力信号を根にすると共に当該部分回路の入力信
号を枝とする二分決定グラフを作成し、部分回路を二分
決定グラフにより論理圧縮処理を行ない、論理圧縮処理
された部分回路をトランジスタレベルの部分回路に変換
するため、部分回路をパストランジスタ論理等の回路に
変換する処理を所定の手順に従って行なうことができ
る。

【００３２】請求項１１の発明は、請求項１０の構成
に、前記トランジスタ回路変換工程における第１の工程
は、前記組合せ回路部の入力からの遅延時間が相対的に
大きい入力信号を前記二分決定グラフの根側の枝に割り
当てると共に、前記組合せ回路部の入力からの遅延時間
が相対的に小さい入力信号を前記二分決定グラフの葉側
の枝に割り当てることにより、前記二分決定グラフを作
成する工程を含み、前記トランジスタ回路変換工程にお
ける第３の工程は、論理圧縮処理が行なわれた各部分回
路をパストランジスタ論理を用いたトランジスタレベル
の部分回路に変換する工程を含む構成を付加するもので
ある。

【００３３】請求項１１の構成により、組合せ回路部の
入力からの遅延時間が相対的に大きい入力信号を二分決
定グラフの根側の枝に割り当てると共に、組合せ回路部
の入力からの遅延時間が相対的に小さい入力信号を二分
決定グラフの葉側の枝に割り当てることにより二分決定
グラフを作成するため、部分回路への入力の遅延時間を
考慮した二分決定グラフを作成することができる。

【００３４】請求項１２の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記複数の部分回路
のそれぞれをパストランジスタ論理を用いたトランジス
タレベルの部分回路に変換する際の当該トランジスタレ
ベルの回路における入力信号数の下限の制約を設ける第
１の工程と、前記複数の部分回路のそれぞれにおける入
力信号の数が前記下限の制約を満たしているか否かを判
断し、入力信号数が前記下限の制約を満たしているとき
には前記部分回路をパストランジスタ論理を用いたトラ
ンジスタレベルの回路に変換する一方、入力信号数が前
記下限の制約を満たしていないときには前記部分回路を
ＣＭＯＳ論理を用いたトランジスタレベルの回路に変換
する第２の工程とを含む構成を付加するものである。

【００３５】請求項１２の構成により、部分回路におけ
る入力信号の数がトランジスタレベルの回路における入
力信号数の下限の制約を満たしているときには部分回路
をパストランジスタ論理を用いたトランジスタレベルの
回路に変換する一方、部分回路における入力信号の数が
トランジスタレベルの回路における入力信号数の下限の
制約を満たしていないときには部分回路をＣＭＯＳ論理
を用いたトランジスタレベルの回路に変換するため、パ
ストランジスタ論理を用いた回路において入力信号数が
少ないときには信号増幅器の面積割合が増大してＣＭＯ
Ｓ論理に対する面積優位性が得られなくなる事態を回避
できる。

【００３６】請求項１３の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記複数の部分回路
のそれぞれをパストランジスタ論理を用いたトランジス
タレベルの回路に変換したときの第１のトランジスタ数
と、前記複数の部分回路のそれぞれをＣＭＯＳ論理を用
いたトランジスタレベルの回路に変換したときの第２の
トランジスタ数とをそれぞれ算出する第１の工程と、前
記第１のトランジスタ数が前記第２のトランジスタ数よ
りも少ないときには前記部分回路をパストランジスタ論
理を用いたトランジスタレベルの回路に変換する一方、
前記第２のトランジスタ数が前記第１のトランジスタ数
よりも少ないときには前記部分回路をＣＭＯＳ論理を用
いたトランジスタレベルの回路に変換する第２の工程と
を含む構成を付加するものである。

【００３７】請求項１３の構成により、部分回路をパス
トランジスタ論理を用いたトランジスタレベルの回路に
変換したときの第１のトランジスタ数と、部分回路をＣ
ＭＯＳ論理を用いたトランジスタレベルの回路に変換し
たときの第２のトランジスタ数と比較し、第１のトラン
ジスタ数が少ないときにはパストランジスタ論理を用い
たトランジスタレベルの回路に変換する一方、第２のト
ランジスタ数が少ないときにはＣＭＯＳ論理を用いたト
ランジスタレベルの回路に変換するため、パストランジ
スタ論理の面積優位性がある部分回路にはパストランジ
スタ論理を用いる一方、パストランジスタ論理の面積優
位性がない部分回路にはＣＭＯＳ論理を用いることがで
きる。

【００３８】請求項１４の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記複数の部分回路
のそれぞれをパストランジスタ論理を用いてトランジス
タレベルの部分回路に変換する際の当該トランジスタレ
ベルの回路におけるパストランジスタのソース端子とド
レイン端子との直列接続段数の上限の制約を設ける第１
の工程と、前記複数の部分回路のそれぞれをパストラン
ジスタ論理を用いたトランジスタレベルの回路に変換す
る第２の工程と、前記組合せ回路部の入力から出力まで
のすべての信号経路におけるパストランジスタのソース
端子とドレイン端子との直列接続段数をそれぞれ算出す
る第３の工程と、算出された直列接続段数が前記上限の
制約を満たさない信号経路におけるパストランジスタ論
理を用いたトランジスタレベルの回路の少なくとも一部
分をＣＭＯＳ論理を用いたトランジスタレベルの回路に
置き換える第４の工程とを含む構成を付加するものであ
る。

【００３９】請求項１４の構成により、組合せ回路部の
入力から出力までの信号経路におけるパストランジスタ
のソース端子とドレイン端子との直列接続段数が上限の
制約を満たさないときには、パストランジスタ論理を用
いたトランジスタレベルの回路の少なくとも一部分をＣ
ＭＯＳ論理を用いたトランジスタレベルの回路に置き換
えるため、つまり、変換されたトランジスタレベルのド
レイン端子−ソース端子の直列接続段数が大きく回路の
少なくとも一部分はＣＭＯＳ論理を用いた回路に置き換
えられるため、パストランジスタ論理を用いると高速に
なる部分はパストランジスタ論理を用い、パストランジ
スタ論理を用いても高速にならない部分はＣＭＯＳ論理
を用いることができる。

【００４０】請求項１５の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記複数の部分回路
のそれぞれをパストランジスタ論理を用いたトランジス
タレベルの回路に変換する第１の工程と、変換されたト
ランジスタレベルの部分回路のファンアウト先にトラン
ジスタのゲート端子への入力が１個以上存在するときに
は、変換されたトランジスタレベルの部分回路の出力に
信号増幅器を挿入する第２の工程とを含む構成を付加す
るものである。

【００４１】請求項１５の構成により、パストランジス
タ論理を用いたトランジスタレベルの回路に変換された
部分回路のファンアウト先にトランジスタのゲート端子
への入力が１個以上存在するときには、変換されたトラ
ンジスタレベルの部分回路の出力に信号増幅器を挿入す
るため、パストランジスタ論理を用いた回路においてド
レイン端子−ソース端子間を信号が通過することにより
電圧降下が発生し、入力がトランジスタのゲート端子に
加えられるときに十分な動作が行なえなくなる事態を回
避することができる。

【００４２】請求項１６の発明は、請求項１の構成に、
前記トランジスタ回路変換工程は、前記複数の部分回路
のそれぞれをパストランジスタ論理を用いたトランジス
タレベルの回路に変換する第１の工程と、変換されたト
ランジスタレベルの部分回路のそれぞれの入力から出力
までの信号経路におけるパストランジスタのソース端子
とドレイン端子との最大直列接続段数をそれぞれ算出す
る第２の工程と、前記最大直列接続段数が所定数以上の
場合、前記最大直列段数が相対的に大きいトランジスタ
レベルの部分回路には増幅能力が相対的に大きい信号増
幅器を挿入すると共に、前記最大直列段数が相対的に小
さいトランジスタレベルの部分回路には増幅能力が相対
的に小さい信号増幅器を挿入する第３の工程とを含む構
成を付加するものである。

【００４３】請求項１６の構成により、パストランジス
タ論理を用いたトランジスタレベルの回路に部分回路の
入力から出力までの信号経路におけるパストランジスタ
のソース端子とドレイン端子との最大直列接続段数が所
定数以上の場合、最大直列段数が大きいトランジスタレ
ベルの部分回路には増幅能力が大きい信号増幅器を挿入
すると共に、最大直列段数が小さいトランジスタレベル
の部分回路には増幅能力が小さい信号増幅器を挿入する
ため、つまりパストランジスタのドレイン端子−ソース
端子間の最大の直列接続段数に応じて増幅能力の異なる
信号増幅器を挿入するため、増幅能力は高いが面積の大
きい信号増幅器を全ての部分回路の出力に付加すること
に起因して回路全体の面積が増大する事態を回避するこ
とができる。

【００４４】請求項１７の発明は、請求項１の構成に、
前記部分回路レイアウト生成工程は、複数種類の副セル
のレイアウトをそれぞれ副セルライブラリとして準備す
る第１の工程と、変換されたトランジスタレベルの部分
回路に対して１個以上の前記の副セルライブラリの組合
せを割り当てることにより前記部分回路レイアウトセル
を生成する第２の工程とを含み、前記レイアウト配置配
線工程は、変換されたトランジスタレベルの部分回路に
割り当てられた前記副セルライブラリの配置及び配線を
行なうことにより、前記論理回路のレイアウトを作成す
る工程を含む構成を付加するものである。

【００４５】請求項１７の構成により、複数種類の副セ
ルのレイアウトを副セルライブラリとして準備し、変換
されたトランジスタレベルの部分回路に１個以上の副セ
ルライブラリの組合せを割り当てることにより部分回路
レイアウトセルを生成するため、部分回路は予め準備さ
れている副セルライブラリの配置配線により作成され
る。

【００４６】請求項１８の発明は、請求項１７の構成
に、前記部分回路レイアウト生成工程における第２の工
程は、前記副セルライブラリの優先順位を予め設ける優
先順位設定工程と、変換されたトランジスタレベルの部
分回路のネットリストから、該ネットリスト中の信号線
を節点とし且つトランジスタを枝とする第１のグラフを
作成すると共に、前記副セルライブラリのネットリスト
から、該ネットリスト中の信号線を節点とし且つトラン
ジスタを枝とする第２のグラフを作成するグラフ作成工
程と、前記第２のグラフのうちから前記第１のグラフを
構成する部分グラフと同形のグラフを前記優先順位に基
づいて検索することにより、前記第１のグラフから１個
以上の前記第２のグラフの組合せよりなる組み合わせグ
ラフを作成し、該組み合わせグラフを前記第１のグラフ
と対応する前記トランジスタレベルの部分回路に割り当
てるグラフ割り当て工程とを含む構成を付加するもので
ある。

【００４７】請求項１８の構成により、変換されたトラ
ンジスタレベルの部分回路のネットリスト及び副セルラ
イブラリのネットリストから、信号線を節点とし且つト
ランジスタを枝とする第１のグラフ及び第２のグラフを
作成し、第１のグラフから１個以上の第２のグラフの組
合せよりなる組み合わせグラフを作成し、該組み合わせ
グラフを第１のグラフと対応するトランジスタレベルの
部分回路に割り当てるため、副セルライブラリの数を抑
制することができる。

【００４８】請求項１９の発明は、請求項１８の構成
に、前記第２の工程におけるグラフ作成工程は、木構造
よりなる前記第１のグラフ及び第２グラフを作成する工
程を含み、前記第２の工程におけるグラフ割り当て工程
は、前記第１のグラフに基づき各節点の根からの相対的
距離をインオーダに並べた第１のリストを作成すると共
に、前記第２のグラフに基づき各節点の根からの相対的
距離をインオーダに並べた第２のリストを作成し、作成
された第１のリストと第２のリストとを比較して前記第
１のリストを前記第２のリストの組合せとして構成する
ことにより前記組合せグラフを作成する工程を含む構成
を付加するものである。

【００４９】請求項１９の構成により、木構造の第１の
グラフに基づきインオーダの第１のリストを作成すると
共に木構造の第２のグラフに基づきインオーダの第２の
リストを作成し、第１のリストを第２のリストの組合せ
として構成するため、第１のグラフから１個以上の第２
のグラフの組合せよりなる組み合わせグラフを作成する
処理が容易且つ的確になる。

【００５０】請求項２０の発明は、請求項１８の構成
に、前記第２の工程におけるグラフ作成工程は、木構造
よりなる前記第１のグラフ及び第２グラフを作成する工
程と、作成された第１のグラフに閉路が存在するときに
は、該閉路を構成する節点のうちの１個の節点を複数個
に分割して前記の閉路を切断して前記第１のグラフを木
構造の複数の部分グラフに分割する工程とを含み、前記
第２の工程におけるグラフ割り当て工程は、前記複数の
部分グラフのそれぞれに基づき１個以上の前記第２のグ
ラフの組合せよりなる部分組み合わせグラフを作成し、
該部分組み合わせグラフを前記第１のグラフと対応する
前記トランジスタレベルの部分回路にそれぞれ割り当て
る工程を含む構成を付加するものである。

【００５１】請求項２０の構成により、第１のグラフに
閉路が存在するときには、該閉路を構成する節点のうち
の１個の節点を複数個に分割して閉路を切断することに
より、第１のグラフを木構造の複数の部分グラフに分割
するため、第１のグラフから１個以上の第２のグラフの
組合せよりなる組み合わせグラフを作成する処理が容易
且つ的確になる。

【００５２】請求項２１の発明は、請求項１８の構成
に、前記第２の工程におけるグラフ割り当て工程は、前
記第１のグラフに基づき１個以上の前記第２のグラフの
組合せよりなる組み合わせグラフを作成する際、該組み
合わせグラフが複数種類作成されたときには、該複数種
類の組合せグラフのうち副セルライブラリの合計面積が
最小となるものを選択し、選択された部分組み合わせグ
ラフを前記第１のグラフと対応する前記トランジスタレ
ベルの部分回路にそれぞれ割り当てる工程を含む構成を
付加するものである。

【００５３】請求項２１の構成により、第１のグラフに
基づき１個以上の第２のグラフの組合せよりなる組み合
わせグラフを作成する際、複数種類の組合せグラフのう
ち副セルライブラリの合計面積が最小となるものを選択
して第１のグラフに割り当てるため、第１のグラフには
副セルライブラリの合計面積が最小となる組み合わせグ
ラフが割り当てられる。

【００５４】請求項２２の発明は、パストランジスタ論
理を用いた論理回路を備えた半導体集積回路を対象と
し、前記論理回路が該論理回路を構成するすべてのトラ
ンジスタのゲート端子で区切られてなる複数の部分回路
と、前記複数の部分回路のそれぞれを構成し、電源線又
は接地線よりなる入力線に接続される入力側トランジス
タと、出力線に接続される出力側トランジスタと、前記
入力側トランジスタ及び前記出力側トランジスタとソー
ス端子又はドレイン端子が互いに接続された中間トラン
ジスタとからなるトランジスタ群とを備え、前記トラン
ジスタ群を構成するトランジスタのうち、出力側に位置
するトランジスタの飽和電流値は入力側に位置するトラ
ンジスタの飽和電流値以下に設定されている構成とする
ものである。

【００５５】請求項２２の構成により、入力側トランジ
スタ、出力側トランジスタ及び中間トランジスタからな
るトランジスタ群を構成するトランジスタのうち、出力
側のトランジスタの飽和電流値は入力側のトランジスタ
の飽和電流値以下であり、パストランジスタ論理部にお
いて信号はソース端子とドレイン端子間の容量及び配線
容量を飽和させながら伝搬し、トランジスタを通過する
電流は入力側のトランジスタよりも出力側のトランジス
タにおいて小さくなる現象と対応しているので、パスト
ランジスタ論理部におけるトランジスタのゲート幅の総
和を変えることなく、各トランジスタにおける飽和電流
値を大きくすることができる。

【００５６】請求項２３の発明は、パストランジスタ論
理を用いた論理回路と、トランジスタよりなり前記論理
回路に入力される信号線を駆動する信号増幅器とを備え
た半導体集積回路を対象とし、前記信号増幅器を構成す
る最終段のトランジスタの飽和電流値は、前記論理回路
を構成し且つドレイン端子が前記信号増幅器の出力に接
続されているすべてのトランジスタの飽和電流値の合計
値以上に設定されている構成とするものである。

【００５７】請求項２３の構成により、信号増幅器を構
成する最終段のトランジスタの飽和電流値は、ドレイン
端子が信号増幅器の出力に接続されているすべてのトラ
ンジスタの飽和電流値の合計値以上に設定されているた
め、信号伝搬速度をパストランジスタ回路の性能の限界
まで引き出すことができる。

【００５８】

【発明の実施の形態】以下、本発明の各実施形態につい
て、図面を参照しながら説明する。

【００５９】（第１の実施の形態）図１は第１の実施形
態に係る半導体集積回路設計方法を示すフローチャート
であって、図１において、１０１は論理回路のデータ入
力を行なうデータ入力処理、１０２はデータ入力処理１
０１で読み込まれた論理回路を組合せ回路部とレジスタ
部とに分離するレジスタ部分離処理、１０３はレジスタ
部分離処理１０２によって分離された組合せ回路部の各
回路構成要素が複数の部分集合に属することを許して組
合せ回路部から複数の部分集合を作成し各部分集合を部
分回路とする組合せ部分回路作成処理、１０４は組合せ
部分回路作成処理１０３で作成された組合せ回路の部分
回路を部分回路毎にトランジスタレベルの回路に変換す
るトランジスタ回路変換処理、１０５はトランジスタ回
路変換処理１０４で作成されたトランジスタレベルの回
路からレイアウトを生成する部分回路レイアウト生成処
理、１０６は部分回路レイアウト生成処理１０５によっ
て生成された部分回路のレイアウトセルとレジスタのレ
イアウトセルとを入力としてセルベースの配置配線処理
を行なってレイアウトを生成する配置配線処理、１０７
は配置配線処理１０６によって作成されたレイアウトデ
ータを出力するデータ出力処理である。

【００６０】図２は第１の実施形態に係るハードウエア
の構成図の一例を示しており、図２において、２０１は
処理されたあらゆる情報を見るためのディスプレイ装
置、２０２は設計者があらゆる情報や処理命令を入力す
るためのキーボード、２０３はあらゆる処理を行なう中
央演算処理装置、２０４は各情報を格納する記憶装置で
ある。

【００６１】以下、第１の実施形態に係る半導体集積回
路設計方法における詳細な処理について、図１のフロー
チャートに基づき図３に示す論理回路を用いて説明す
る。

【００６２】図３は、第１の実施形態の入力となる論理
回路の一例としてのゲートレベルのネットリストであっ
て、図３において、３０１はクロック入力端子、３０２
はデータ入力端子、３０３はデータ出力端子、３０４は
レジスタセル、３０５、３０６、３０７、３０８、３０
９、３１０、３１１、３１２、３１３は論理積ゲートセ
ル、３１４、３１５、３１６は論理和ゲートセル、３１
７は否定ゲートセル、３１８は排他的論理和ゲートセ
ル、３１９はレジスタ部、３２０は組合せ回路部であ
る。

【００６３】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図３に示す論理
回路が入力される。但し、ここで入力される論理回路の
データにはレジスタ部３１９及び組合せ回路部３２０の
情報はない。

【００６４】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部とに分離する。図３に示す論理
回路はレジスタ部３１９と組合せ回路部３２０とに分離
される。

【００６５】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部３２０から１つ以上の組合せ部分回
路を作成する。この組合せ部分回路の作成処理として
は、以下の３つの評価方法が考えられる。

【００６６】＜組合せ部分回路作成処理における第１の
評価方法＞組合せ部分回路作成処理１０３における第１
の評価方法は、部分回路の入力信号数の上限制約を与え
る方法である。

【００６７】部分回路の入力信号数は、該部分回路を例
えばパストランジスタ論理のトランジスタレベルの回路
に変換する際のトランジスタ段数の上限を示すものであ
る。例えば入力信号数がｎの場合、部分回路をパストラ
ンジスタ論理のトランジスタレベルの回路に変換する
と、最大で入力信号数よりも１少ない（ｎ−１）段で回
路を組めることが分かっている。また、トランジスタの
段数が長くなればなるほど速度や動作信頼性等の回路性
能に劣化が生じる。そこで、組合せ部分回路作成処理１
０３において入力信号数の上限制約を与え、この上限制
約を満足するように部分回路の作成を行なう。

【００６８】図３に示す論理回路の組合せ回路部３２０
に対して入力信号数の上限制約を４とし、作成される部
分回路をゲートの集合で示すと、（数１）に示す５つの
部分集合が作成される。各部分集合１〜５が成す部分回
路の入力信号数は、（部分集合１の入力信号数）＝４、
（部分集合２の入力信号数）＝４、（部分集合３の入力
信号数）＝４、（部分集合４の入力信号数）＝３、（部
分集合５の入力信号数）＝３となる。尚、（数１）は作
成される部分集合の一例であり、これ以外の部分集合を
作成することも可能である。

【００６９】

【数１】部分集合１＝｛論理積ゲート３０５，論理積ゲ
ート３０６，論理和ゲート３１４｝ 部分集合２＝｛論理積ゲート３０７，論理積ゲート３０
８，論理和ゲート３１５｝ 部分集合３＝｛論理積ゲート３１０，論理積ゲート３１
１，論理和ゲート３１６｝ 部分集合４＝｛論理積ゲート３１３，排他的論理和ゲー
ト３１８｝ 部分集合５＝｛論理積ゲート３０９，否定ゲート３１
７，論理積ゲート３１２｝ 図３に示す論理回路の組合せ回路部３２０に対して入力
信号数の上限制約を５とし、作成される部分回路をゲー
トの集合で示すと、（数２）の４つの部分集合が作成さ
れる。各部分集合６〜９が成す部分回路の入力信号数
は、（部分集合６の入力信号数）＝５、（部分集合７の
入力信号数）＝５、（部分集合８の入力信号数）＝４、
（部分集合９の入力信号数）＝３となる。尚、（数２）
は作成される部分集合の一例であり、これ以外の部分集
合を作成することも可能である。

【００７０】

【数２】部分集合６＝｛論理積ゲート３０５，論理積ゲ
ート３０６，論理和ゲート３１４，論理積ゲート３０
９｝ 部分集合７＝｛論理積ゲート３０７，論理積ゲート３０
８，論理和ゲート３１５，否定ゲート３１７，論理積ゲ
ート３１２｝ 部分集合８＝｛論理積ゲート３１０，論理積ゲート３１
１，論理和ゲート３１６｝ 部分集合９＝｛論理積ゲート３１３，排他的論理和ゲー
ト３１８｝ ＜組合せ部分回路作成処理における第２の評価方法＞組
合せ部分回路作成処理１０３における第２の評価方法
は、入力信号数が同じときには構成要素が最も多い部分
集合を選択する方法である。

【００７１】前記のようにパストランジスタ論理のトラ
ンジスタレベルの回路におけるトランジスタ段数の上限
は入力信号数で示され、部分集合内により多くのゲート
を含む方が回路全体から見たトランジスタ数が少なくな
る可能性がある。図３に示す論理回路の組合せ回路部３
２０に対して入力信号数の上限制約を４とし、第２の評
価方法を適用すると、部分集合３と部分集合４とが１つ
の部分集合となり、（数３）に示す４つの部分集合が作
成されることになる。部分集合Ａが成す部分回路の入力
信号数は、（部分集合Ａの入力信号数）＝４となる。

【００７２】

【数３】部分集合１＝｛論理積ゲート３０５，論理積ゲ
ート３０６，論理和ゲート３１４｝ 部分集合２＝｛論理積ゲート３０７，論理積ゲート３０
８，論理和ゲート３１５｝ 部分集合Ａ＝部分集合３Ｕ部分集合４ ＝｛論理積ゲート３１０，論理積ゲート３１１，論理和
ゲート３１６，論理積ゲート３１３，排他的論理和ゲー
ト３１８｝ 部分集合５＝｛論理積ゲート３０９，否定ゲート３１
７，論理積ゲート３１２｝ ＜組合せ部分回路作成処理における第３の評価方法＞組
合せ部分回路作成処理１０３における第３の評価方法
は、評価関数を用いる方法である。

【００７３】第１及び第２の評価方法における複数の評
価項目を一度に評価するために評価方法を関数で表すも
のである。例えば、部分集合Ｓに対して、第１の評価方
法の評価対象である入力信号数の上限制約を越えた入力
信号の数をＮ（Ｓ）で表し、第２の評価方法の評価対象
である構成要素数をＭ（Ｓ）で表し、評価関数Ｃ（Ｓ）
を（数４）の式で表し、組合せ回路部全体の構成要素か
らなる集合Ｕの元をすべて含む集合族を作成するとき
に、全部分集合の評価関数Ｃ（Ｓ）の和Ｆ（Ｕ）の値が
最も小さくなる集合族を求める方法である。（数４）に
おいてα、βはそれぞれ定数である。

【００７４】

【数４】 Ｃ（Ｓ）＝α×Ｎ（Ｓ）−β×Ｍ（Ｓ）×Ｍ（Ｓ） 図３の回路についてＣ（Ｓ）の計算例を示す。入力信号
数の上限制約を４、定数αを１００、βを２とすると、
（数１）〜（数３）に示された各部分集合の評価関数値
Ｃ（Ｓ）は（数５）のようになる。

【００７５】

【数５】 Ｃ（部分集合１）＝１００×０−２×３×３＝−１８ Ｃ（部分集合２）＝１００×０−２×３×３＝−１８ Ｃ（部分集合３）＝１００×０−２×３×３＝−１８ Ｃ（部分集合４）＝１００×０−２×２×２＝−８ Ｃ（部分集合５）＝１００×０−２×３×３＝−１８ Ｃ（部分集合６）＝１００×１−２×４×４＝６８ Ｃ（部分集合７）＝１００×２−２×５×５＝１５０ Ｃ（部分集合８）＝１００×０−２×３×３＝−１８ Ｃ（部分集合９）＝１００×０−２×２×２＝−８ Ｃ（部分集合Ａ）＝１００×０−２×５×５＝−５０ （数１）〜（数３）に示された集合族の評価関数値Ｃ
（Ｓ）の和Ｆ（Ｕ）は次の（数６）の値になる。

【００７６】

【数６】 Ｆ（｛部分集合１，部分集合２，部分集合３，部分集合４，部分集合５｝） ＝Ｃ（部分集合１）＋Ｃ（部分集合２）＋Ｃ（部分集合３） ＋Ｃ（部分集合４）＋Ｃ（部分集合５） ＝−１８−１８−１８−８−１８＝−８０ Ｆ（｛部分集合６，部分集合７，部分集合８，部分集合９｝） ＝Ｃ（部分集合６）＋Ｃ（部分集合７）＋Ｃ（部分集合８） ＋Ｃ（部分集合９） ＝６８＋１５０−１８−８＝１９２ Ｆ（｛部分集合１，部分集合２，部分集合Ａ，部分集合５｝） ＝Ｃ（部分集合１）＋Ｃ（部分集合２）＋Ｃ（部分集合Ａ） ＋Ｃ（部分集合５） ＝−１８−１８−５０−１８＝−１０４ このように（数１）〜（数３）の集合族の評価値が計算
され、最も値の小さい（数３）の集合族が選択されるこ
とになる。尚、今回評価関数計算の候補となる集合族は
こちらで指定したが、これに代えて、元の集合からラン
ダムに作成する方法や、可能性のあるすべての集合族に
対して行なう方法もある。

【００７７】次に、トランジスタ回路変換処理１０４に
よって各部分集合からなる組合せ回路をトランジスタレ
ベルの回路に変換する。

【００７８】例えば、前記の部分集合１からなる組合せ
回路は図４（ａ）のようになる。この組合せ回路をパス
トランジスタ論理によるトランジスタレベルの回路に変
換すると図４（ｂ）のようになる。図４（ｂ）において
４０１はＮチャネルトランジスタ、４０２は電源端子、
４０３は接地端子である。図４（ａ）と図４（ｂ）とに
おいて、各信号名はそれぞれ対応しており、同じ符号は
同じ信号を表している。尚、トランジスタレベルの回路
を生成するための具体的な方法については、第４の実施
形態において説明する。

【００７９】次に、部分回路レイアウト生成処理１０５
によってトランジスタレベルの回路からマスク図を生成
する。

【００８０】図５は図４（ｂ）に示す回路と対応するマ
スク図を示しており、図５において、５０１はソース領
域及びドレイン領域を構成する拡散層、５０２はゲート
領域を構成するポリシリコン層、５０３は第１の金属
層、５０４は電源端子、５０５は接地端子、５０６は信
号入力端子、５０７は信号出力端子、５０８はポリシリ
コン層５０２と第１の金属層５０３とを接続するコンタ
クト層、５０９は拡散層５０１と第１の金属層５０３と
を接続するコンタクト層である。図５における端子名は
図４（ｂ）における端子名とそれぞれ対応している。
尚、トランジスタレベルの回路からレイアウトセルを生
成するための具体的な方法については、第１１の実施形
態において説明する。

【００８１】次に、配置配線処理１０６によってブロッ
ク全体のレイアウトを作成する。この場合、部分回路レ
イアウト生成処理１０５によって生成されるレイアウト
セルを標準セルと同規格で生成し、レジスタセルを標準
セルタイプのものを用いることにより、配置配線処理１
０６は標準セル方式を利用することができる。

【００８２】次に、データ出力処理１０７によって作成
されたレイアウトデータをディスプレイ装置２０１又は
記憶装置２０４に出力する。

【００８３】以上説明したように、第１の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部３２０とレジスタ部３１９とに分離し、組合せ回
路部３２０からさらにいくつかの部分回路を作成し、部
分回路をトランジスタレベルの回路に変換し、トランジ
スタレベルの部分回路のレイアウトセルを作成し、これ
に基づき論理回路全体のレイアウトデータを作成するこ
とが可能になる。この設計方法を用いることにより、組
合せ回路を一度トランジスタレベルに変換するときに、
元の論理例えばＣＭＯＳ論理から他の論理例えばパスト
ランジスタ論理やダイナミック論理等に置き換えること
が可能となり、よりデバイス数の少ない論理方式を選択
できるので、作成されるブロックの面積、処理速度及び
消費電力を小さくすることが可能となる。

【００８４】組合せ部分回路作成処理１０３において、
第１の評価方法、つまり部分回路の入力信号数の上限制
約を与える方法を用いると、部分回路をパストランジス
タ論理やダイナミック論理等のトランジスタレベルの回
路に変換する際に、速度や動作信頼性といった回路の性
能に関わるトランジスタ段数の上限を規定することが可
能となる。

【００８５】組合せ部分回路作成処理１０３において、
第２の評価方法、つまり入力信号数が同じときには構成
要素が最も多い部分集合を選択する方法を用いると、部
分回路をパストランジスタ論理やダイナミック論理等の
トランジスタレベルの回路に変換する際、トランジスタ
段数の上限は入力信号数によって決まるため、より多く
のゲートを含む回路をより少ないトランジスタ数で実現
できる可能性が増えるので、結果として同じ機能で回路
面積、処理速度及び消費電力の小さい回路を作成するこ
とが可能となる。

【００８６】組合せ部分回路作成処理１０３において、
第３の評価方法、つまり評価関数を用いる方法を用いる
と、組合せ部分回路作成処理１０３を行なう際に、第１
の評価方法及び第２の評価方法を組合せて一度に評価す
ることが可能になるので、回路面積、処理速度及び消費
電力の面でより良い解を発見することが可能となる。

【００８７】（第２の実施の形態）以下、第２の実施形
態に係る半導体集積回路設計方法における詳細な処理に
ついて、図１のフローチャートに基づき図６に示す論理
回路を用いて説明する。第２の実施形態を実現するハー
ドウエア構成については、第１の実施形態と同様、図２
に示すものを用いる。

【００８８】図６は、第２の実施形態の入力となる論理
回路の一例としてのゲートレベルのネットリストを示し
ており、図６において、６０１はクロック入力端子、６
０２はデータ入力端子、６０３はデータ出力端子、６０
４はレジスタセル、６０５、６０６、６０７、６０８、
６０９、６１０、６１１、６１２、６１３、６１４は論
理積ゲートセル、６１５、６１６、６１７は論理和ゲー
トセル、６１８はレジスタ部、６１９は組合せ回路部で
ある。

【００８９】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図６に示す論理
回路が入力される。但し、ここで入力される論理回路の
データにはレジスタ部６１８及び組合せ回路部６１９の
情報はない。

【００９０】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部とに分離する。図６に示す論理
回路はレジスタ部６１８と組合せ回路部６１９とに分離
される。

【００９１】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部６１９から１つ以上の組合せ部分回
路を作成する。以下、この組合せ部分回路作成処理１０
３について図１３のフロー図に沿って説明する。

【００９２】＜組合せ部分回路作成処理における第１段
階の処理＞まず、論理コーンの作成１３０１において、
第１段階の処理として、論理コーン毎に部分集合を作成
する。論理コーンとは、組合せ回路中の任意の出力信号
と、該出力信号を生成するための入力信号と、これら入
力信号と出力信号との間の回路構成要素と、該回路構成
要素間の接続情報とからなる論理回路である。例えば、
図６における論理積ゲート６１２の出力信号を元に論理
コーンを作成し、作成された論理コーンを論理ゲートの
集合で記述すると（数７）に示す１３通りの集合が考え
られる。

【００９３】

【数７】集合１＝｛論理積ゲート６１２｝ 集合２＝｛論理積ゲート６１２，論理和ゲート６１５｝ 集合３＝｛論理積ゲート６１２，論理積ゲート６１１｝ 集合４＝｛論理積ゲート６１２，論理和ゲート６１５，
論理積ゲート６１１｝ 集合５＝｛論理積ゲート６１２，論理和ゲート６１５，
論理積ゲート６０５｝ 集合６＝｛論理積ゲート６１２，論理和ゲート６１５，
論理積ゲート６０６｝ 集合７＝｛論理積ゲート６１２，論理積ゲート６１１，
論理積ゲート６０５｝ 集合８＝｛論理積ゲート６１２，論理積ゲート６１１，
論理積ゲート６０６｝ 集合９＝｛論理積ゲート６１２，論理和ゲート６１５，
論理積ゲート６０５，論理積ゲート６０６｝ 集合１０＝｛論理積ゲート６１２，論理積ゲート６１
１，論理積ゲート６０５，論理積ゲート６０６｝ 集合１１＝｛論理積ゲート６１２，論理和ゲート６１
５，論理積ゲート６１１，論理積ゲート６０５｝ 集合１２＝｛論理積ゲート６１２，論理和ゲート６１
５，論理積ゲート６１１，論理積ゲート６０６｝ 集合１３＝｛論理積ゲート６１２，論理和ゲート６１
５，論理積ゲート６１１，論理積ゲート６０５，論理積
ゲート６０６｝ ここで、図６に示す論理回路の回路要素を元とする集合
に対し、すべての元をいずれかの部分集合が含み、かつ
すべての元が２つ以上の部分集合には含まれないで、で
きるだけ部分集合の数が少なくなるような論理コーンに
分割すると、（数８）のような集合が考えられる。各論
理コーンに対する集合を作成するときに指定した出力信
号は、それぞれ部分集合Ａは論理積ゲート６１２の出力
信号、部分集合Ｂは論理積ゲート６１３の出力信号、部
分集合Ｃは論理積ゲート６１４の出力信号である。

【００９４】図７は（数８）の各部分集合に対応する回
路図を示している。図７（ａ）は部分集合Ａに対応する
回路図、図７（ｂ）は部分集合Ｂに対応する回路図、図
７（ｃ）は部分集合Ｃに対応する回路図である。尚、
（数８）は一例であって、これ以外の分割も考えられ
る。

【００９５】

【数８】部分集合Ａ＝｛論理積ゲート６１２，論理和ゲ
ート６１５，論理積ゲート６１１，論理積ゲート６０
５，論理積ゲート６０６｝ 部分集合Ｂ＝｛論理積ゲート６１３，論理和ゲート６１
６，論理和ゲート６１７，論理積ゲート６０７，論理積
ゲート６０８，論理積ゲート６０９｝ 部分集合Ｃ＝｛論理積ゲート６１４，論理積ゲート６１
０｝ ＜組合せ部分回路作成処理における第２段階の処理＞…
…請求項６ 組合せ部分回路作成処理１０３における第２段階の処理
は、図１３に示すフロー図における判定処理１３０２
と、論理コーン作成時に指定した出力信号以外の出力信
号がないような論理コーンの部分集合を作成する処理１
３０３とからなる。指定した出力信号以外の出力信号が
あるということは、１つの部分回路から複数の出力信号
が存在するということであって動作が不安定になる。動
作を安定させるためには、バッファを出力信号数だけ挿
入する必要があるので、回路やレイアウト設計が困難に
なる場合がある。例えば（数８）の部分集合Ｂは指定し
た出力信号である論理積ゲート６１３の出力信号以外に
論理和ゲート６１７の出力信号が他の部分回路への出力
となっている。

【００９６】そこで、指定した出力信号以外の出力信号
がないような論理コーンに部分集合を作成する。（数
８）の部分集合Ｂを指定した出力信号以外の出力信号が
ないような論理コーンの部分集合にすると（数９）のよ
うな３つ部分集合に分割される。図８は（数９）の各部
分集合に対応する回路図を示しており、図８（ａ）は部
分集合Ｄに対応する回路図、図８（ｂ）は部分集合Ｅに
対応する回路図、図８（ｃ）は部分集合Ｆに対応する回
路図である。

【００９７】

【数９】部分集合Ｄ＝｛論理積ゲート６１３，論理和ゲ
ート６１６，論理積ゲート６０７｝ 部分集合Ｅ＝｛論理和ゲート６１７，論理積ゲート６０
９｝ 部分集合Ｆ＝｛論理積ゲート６０８｝ ＜組合せ部分回路作成処理における第３段階の処理＞組
合せ部分回路作成処理１０３における第２段階の処理
は、図１３に示すフロー図における判定処理１３０４
と、部分集合に回路構成要素の下限制約を与え、下限制
約を満足しない部分集合からなる回路を出力のファンア
ウト数だけ複製し、その出力信号を入力とする部分集合
からなる回路に結合する処理１３０５とからなる。回路
構成要素の少ない部分回路は、該部分回路を他の論理、
例えばパストランジスタ論理に書き換えたときにトラン
ジスタ数が少なくなる可能性が低く、出力バッファ等が
必要になって逆にトランジスタ数が多くなる可能性があ
る。例えば部分集合の回路構成要素の下限を２としたと
き、（数９）に示される集合のうち部分集合Ｆが制約違
反となる。

【００９８】そこで、部分集合Ｆのすべての元を出力信
号である論理積ゲート６０８の出力を入力とする部分集
合に含める。つまり（数９）の３つの集合は（数１０）
の２つ集合になる。図９は（数１０）の各部分集合に対
応する回路図を示しており、図９（ａ）は部分集合Ｇに
対応する回路図、図９（ｂ）は部分集合Ｈに対応する回
路図である。

【００９９】

【数１０】 部分集合Ｇ＝部分集合ＤＵ部分集合Ｆ ＝｛論理積ゲート６１３，論理和ゲート６１６，論理積
ゲート６０７，論理積ゲート６０８｝ 部分集合Ｈ＝部分集合ＥＵ部分集合Ｆ ＝｛論理和ゲート６１７，論理積ゲート６０９，論理積
ゲート６０８｝ 尚、第２の実施形態においては、図１３のフローチャー
トに従って３つの段階で組合せ部分回路の作成を行なっ
たが、これらのうちの任意の１つ以上の組合せで組合せ
部分回路作成処理１０３を行なっても構わない。

【０１００】次に、トランジスタ回路変換処理１０４に
よって各部分集合からなる組合せ回路をトランジスタレ
ベルの回路に変換する。例えば前記の部分集合Ｈからな
る組合せ回路は図９（ｂ）のようになる。この組合せ回
路を例えばパストランジスタ論理によるトランジスタレ
ベルの回路に変換すると、図９（ｃ）のようになる。図
９において、９０１はＮチャネルトランジスタ、９０２
は電源端子、９０３は接地端子である。図９（ｂ）と図
９（ｃ）とにおいて、各信号名はそれぞれ対応してお
り、同じ符号は同じ信号を表している。尚、トランジス
タレベルの回路を生成するための具体的な方法について
は、第４の実施形態において説明する。

【０１０１】次に、部分回路レイアウト生成処理１０５
によってトランジスタレベルの回路からマスク図を生成
する。図５は図９（ｃ）の回路に対応するマスク図を示
している。図５における端子名はそれぞれ図９（ｃ）に
おける端子名と対応している。尚、トランジスタレベル
の回路からレイアウトセルを生成するための具体的な方
法については、第１１の実施形態において説明する。

【０１０２】次に、配置配線処理１０６によってブロッ
ク全体のレイアウトを作成する。この場合、部分回路レ
イアウト生成処理１０５によって生成されるレイアウト
セルを標準セルと同規格で生成し、レジスタセルを標準
セルタイプのものを用いることにより、配置配線処理１
０６は標準セル方式を利用することができる。

【０１０３】次に、データ出力処理１０７によって作成
されたレイアウトデータをディスプレイ装置２０１又は
記憶装置２０４に出力する。

【０１０４】以上説明したように、第２の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部６１９とレジスタ部６１８とに分割し、組合せ回
路部６１９からさらにいくつかの部分回路を作成し、部
分回路をトランジスタレベルの回路に変換し、トランジ
スタレベルの部分回路のレイアウトセルを作成し、これ
に基づき論理回路全体のレイアウトデータを作成するこ
とが可能になる。この設計方法を用いることにより、組
合せ回路を一度トランジスタレベルに変換するときに、
元の論理例えばＣＭＯＳ論理から他の論理例えばパスト
ランジスタ論理に置き換えることが可能となり、よりデ
バイス数の少ない論理方式を選択できるので、作成され
るブロックの面積、処理速度及び消費電力を小さくする
ことが可能となる。

【０１０５】また、第１段階の処理において、論理コー
ン毎に部分集合を作成するため、１つの出力信号を作成
するのに必要な入力信号及び回路構成要素が分かるの
で、各出力信号毎の論理コーンから部分回路を作成する
と、部分回路の出力信号を１つにすることができ、回路
動作を安定させることが可能となる。

【０１０６】また、第２段階の処理において、論理コー
ン作成時に指定した出力信号以外の出力信号がないよう
な論理コーンの部分集合を作成するため、部分回路の出
力信号を１つにできるので、回路動作を安定させ、出力
部に必要となるバッファの数を減らすことが可能とな
り、また、回路面積、処理速度及び消費電力の面でより
良い回路を作成することが可能となる。

【０１０７】また、第３段階の処理において、回路構成
要素が少な過ぎる部分回路を他の部分回路と結合させる
ため、部分回路を他の論理、例えばパストランジスタ論
理に書き換えた際にトランジスタ数が少なくなる可能性
が大きくなるので、部分回路の出力部に必要な出力バッ
ファの数を減らすことができ、回路面積、処理速度及び
消費電力の面でより良い回路を作成することが可能とな
る。

【０１０８】（第３の実施形態）以下、第３の実施形態
に係る半導体集積回路設計方法における詳細な処理につ
いて、図１のフローチャートに基づき図１０に示す論理
回路を用いて説明する。第３の実施形態を実現するハー
ドウエア構成については、第１の実施形態と同様、図２
に示すものを用いる。

【０１０９】図１０は、第３の実施形態の入力となる論
理回路の一例としてのゲートレベルのネットリストであ
る。

【０１１０】図１０において、１００１はクロック入力
端子、１００２はデータ入力端子、１００３はデータ出
力端子、１００４はレジスタセル、１００５、１００６
は否定ゲートセル、１００７、１００８、１００９、１
０１０、１０１１、１０１２、１０１３、１０１４は論
理積ゲートセル、１０１５、１０１６、１０１７、１０
１８は論理和ゲートセル、１０１９、１０２０は排他的
論理和ゲートセル、１０２１はレジスタ部、１０２２は
組合せ回路部である。

【０１１１】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図１０の論理回
路が入力される。但し、ここで入力される論理回路のデ
ータにはレジスタ部１０２１及び組合せ回路部１０２２
の情報はない。

【０１１２】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部とに分離する。図１０に示す論
理回路はレジスタ部１０２１と組合せ回路部１０２２と
に分離される。

【０１１３】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部１０２２から１つ以上の組合せ部分
回路を作成する。以下、この組合せ部分回路作成処理１
０３の処理について図１４のフローチャートに沿って説
明する。

【０１１４】＜組合せ部分回路作成処理における第１段
階の処理＞まず、論理コーンの作成１４０１において、
論理コーン毎に部分集合を作成する際に、ファンアウト
が所定数以上である信号を境界として論理コーンを作成
する。ファンアウトが大きい信号は信号を駆動するため
に大きいバッファを設ける必要があり、論理コーンの出
力部に必要な大きさのバッファを設けることにより達成
できる。例えば図１０に示す回路に対して考えると、論
理和ゲート１０１７の出力信号はファンアウト数が３で
最も大きい信号である。前記の所定数を３とすると、図
１０は（数１１）のようになる。論理和ゲート１０１７
の出力信号を指定した論理コーンは部分集合６の要素か
ら構成される。また、各論理コーンを図１１に示す。図
１１（ａ）は論理積ゲート１０１２を任意の出力信号と
し（数１１）の部分集合１からなる論理コーン、図１１
（ｂ）は論理積ゲート１０１３を任意の出力信号とし
（数１１）の部分集合２からなる論理コーン、図１１
（ｃ）は排他的論理和ゲート１０１９を任意の出力信号
とし（数１１）の部分集合３からなる論理コーン、図１
１（ｄ）は論理積ゲート１０１４を任意の出力信号とし
（数１１）の部分集合４からなる論理コーン、図１１
（ｅ）は排他的論理和ゲート１０２０を任意の出力信号
とし（数１１）の部分集合５からなる論理コーン、図１
１（ｆ）は論理和ゲート１０１７の出力信号を任意の出
力信号とし（数１１）の部分集合６からなる論理コーン
である。

【０１１５】

【数１１】部分集合１＝｛論理積ゲート１０１２，否定
ゲート１００５，論理和ゲート１０１５，論理積ゲート
１００７，論理積ゲート１００８｝ 部分集合２＝｛論理積ゲート１０１３，論理和ゲート１
０１５，論理和ゲート１０１６，論理積ゲート１００
７，論理積ゲート１００８，論理積ゲート１００９｝ 部分集合３＝｛排他的論理和ゲート１０１９，論理和ゲ
ート１０１６，論理積ゲート１００８，論理積ゲート１
００９｝ 部分集合４＝｛論理積ゲート１０１４，論理積ゲート１
００９｝ 部分集合５＝｛排他的論理和ゲート１０２０，論理和ゲ
ート１０１８，論理積ゲート１０１１，否定ゲート１０
０６｝ 部分集合６＝｛論理和ゲート１０１７，論理積ゲート１
０１０，論理積ゲート１０１１｝ ＜組合せ部分回路作成処理における第２段階の処理＞…
…請求項７ 組合せ部分回路作成処理１０３における第２段階の処理
は、図１４に示すフロー図のおける判定処理１４０２
と、論理コーン作成時に各回路構成要素が属する部分集
合の数を制限して論理コーンを作成する処理１０４０３
とからなる。回路構成要素が複数の論理コーンに属する
ということは冗長な回路が発生するということであり、
素子数が増大し、回路面積及び消費電力が大きくなる原
因となる。例えば、前記の（数１１）の例では、論理積
ゲート１００８は、部分集合１、部分集合２及び部分集
合３の３つの部分集合に属しており、各部分集合からな
る論理コーンにおいても現れ、回路全体として冗長な部
分になる。そこで、各回路構成要素が属する部分集合の
数を制限する。例えば図１０に示す回路に対して、各回
路の構成要素が属することができる部分集合の上限を２
とすると、（数１２）のようになる。図１２は（数１
２）に示す部分集合の論理コーンを示している。図１２
（ａ）は（数１２）の部分集合Ａからなる論理コーン、
図１２（ｂ）は（数１２）の部分集合Ｂからなる論理コ
ーン、図１２（ｃ）は（数１２）の部分集合Ｃからなる
論理コーン、図１２（ｄ）は（数１２）の部分集合Ｄか
らなる論理コーン、図１２（ｅ）は（数１２）の部分集
合Ｅからなる論理コーン、図１２（ｆ）は（数１２）の
部分集合Ｆからなる論理コーン、図１２（ｇ）は（数１
２）の部分集合Ｇからなる論理コーン、図１２（Ｈ）は
（数１２）の部分集合Ｈからなる論理コーンである。

【０１１６】

【数１２】部分集合Ａ＝｛論理積ゲート１０１２，否定
ゲート１００５，論理和ゲート１０１５，論理積ゲート
１００７｝ 部分集合Ｂ＝｛論理積ゲート１０１３，論理和ゲート１
０１５，論理和ゲート１０１６，論理積ゲート１００
７｝ 部分集合Ｃ＝｛排他的論理和ゲート１０１９，論理和ゲ
ート１０１６｝ 部分集合Ｄ＝｛論理積ゲート１０１４｝ 部分集合Ｅ＝｛排他的論理和ゲート１０２０，論理和ゲ
ート１０１８，論理積ゲート１０１１，否定ゲート１０
０６｝ 部分集合Ｆ＝｛論理積ゲート１００８｝ 部分集合Ｇ＝｛論理積ゲート１００９｝ 部分集合Ｈ＝｛論理和ゲート１０１７，論理積ゲート１
０１０，論理積ゲート１０１１｝ 尚、第３の実施形態においては、図１４のフローチャー
トに従って２つの段階で組合せ部分回路作成を行なった
が、これらのうちの１つで組合せ部分回路作成処理１０
３を行なっても構わない。

【０１１７】次に、トランジスタ回路変換処理１０４に
よって各部分集合からなる組合せ回路をトランジスタレ
ベルの回路に変換する。例えば前記の部分集合Ｈからな
る組合せ回路は図１２（ｈ）のようになる。この組合せ
回路を例えばパストランジスタ論理によるトランジスタ
レベルの回路に変換すると、図９（ｃ）のようになる。
図１２（ｈ）と図９（ｃ）とにおいて、各信号名はそれ
ぞれ対応しており、同じ符号は同じ信号を表している。
尚、トランジスタレベルの回路を生成するための具体的
な方法については、第４の実施の形態において説明す
る。

【０１１８】次に部分回路レイアウト生成処理１０５に
よってトランジスタレベルの回路からマスク図を生成す
る。図５に図９（ｃ）の回路に対応するマスク図を示
す。図５中の端子名はそれぞれ図９（ｃ）中の端子名と
対応している。なお、トランジスタレベルの回路からレ
イアウトセルを生成するための具体的な方法としては第
１１の実施の形態の中で説明を行なう。

【０１１９】次に、配置配線処理１０６によってブロッ
ク全体のレイアウトを作成する。この場合、部分回路レ
イアウト生成処理１０５によって生成されるレイアウト
セルを標準セルと同規格で生成し、レジスタセルを標準
セルタイプのものを用いることにより、配置配線処理１
０６は標準セル方式を利用することができる。

【０１２０】次に、データ出力処理１０７によって作成
されたレイアウトデータをディスプレイ装置２０１又は
記憶装置２０４に出力する。

【０１２１】以上説明したように、第３の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部１０２２とレジスタ部１０２１とに分割し、組合
せ回路部１０２２からさらにいくつかの部分回路を作成
し、部分回路をトランジスタレベルの回路に変換し、ト
ランジスタレベルの部分回路のレイアウトセルを作成
し、これに基づき論理回路全体のレイアウトデータを作
成することが可能になる。この設計方法を用いることに
より、組合せ回路を一度トランジスタレベルに変換する
ときに、元の論理例えばＣＭＯＳ論理から他の論理例え
ばパストランジスタ論理に置き換えることが可能とな
り、よりデバイス数の少ない論理方式を選択できるの
で、作成されるブロックの面積、処理速度及び消費電力
を小さくすることが可能となる。

【０１２２】また、第２の実施形態と同様、論理コーン
毎に部分集合を作成するため、１つの出力信号を作成す
るのに必要な入力信号及び回路構成要素が分かるので、
各出力信号毎の論理コーンから部分回路を作成すると、
部分回路の出力信号を１つにすることができ、回路動作
を安定させることが可能となる。

【０１２３】また、第１段階の処理において、ファンア
ウトが大きい信号を指定して論理コーンを作成するた
め、信号を駆動するため大きいバッファを設ける必要が
ある大きいファンアウトの論理コーンの出力部に必要な
大きさのバッファを設けることができる。

【０１２４】また、第２段階の処理において、論理コー
ン作成時に各回路構成要素が属する部分集合の数を制限
するため、冗長な回路が減少するので、回路面積及び消
費電力の面でより良い回路を作成することが可能とな
る。

【０１２５】（第４の実施の形態）以下、第４の実施形
態に係る半導体集積回路の設計方法における詳細な処理
について、図１５及び図１６のフローチャートに基づき
図２１に示す論理回路を用いて説明する。第４の実施形
態を実現するハードウエア構成については、第１の実施
形態と同様、図２に示すものを用いる。

【０１２６】図１５は、第４の実施形態に係る半導体集
積回路の設計方法における全体の処理のフローチャート
を示しており、図１５において、１０１は論理回路のデ
ータ入力を行なうデータ入力処理、１０２はデータ入力
処理１０１で読み込まれた論理回路を組合せ回路部とレ
ジスタ部とに分離するレジスタ部分離処理、１０３はレ
ジスタ部分離処理１０２によって分離された組合せ回路
部の各回路構成要素が複数の部分集合に属することを許
して組合せ回路部から複数の部分集合を作成し各部分集
合を部分回路とする組合せ部分回路作成処理、１５０１
は組合せ部分回路作成処理１０３で作成された組合せ回
路の部分回路を二分決定グラフにより論理圧縮を行なう
論理圧縮処理、１０４は論理圧縮処理１５０１で圧縮さ
れた組合せ回路の部分回路を部分回路毎にトランジスタ
レベルの回路に変換するトランジスタ回路変換処理、１
０５はトランジスタ回路変換処理１０４で作成されたト
ランジスタレベルの回路からレイアウトを生成する部分
回路レイアウト生成処理、１０６は部分回路レイアウト
生成処理１０５によって生成された部分回路のレイアウ
トセルとレジスタのレイアウトセルとを入力としてセル
ベースの配置配線処理を行ないレイアウトを生成する配
置配線処理、１０７は配置配線処理１０６によって作成
されたレイアウトデータを出力するためのデータ出力処
理である。

【０１２７】また、図１６は、論理圧縮処理１５０１の
詳細な処理のフローチャートを示しており、図１６にお
いて、１６０１は組合せ部分処理作成処理１０３で作成
された部分回路から論理圧縮処理を行なっていない部分
回路を以下の処理対象として取り出す未処理部分回路の
取出処理、１６０２は組合せ回路部の入力から取り出さ
れた部分回路の入力までの遅延時間に基づいて部分回路
の入力内での優先度を決定する入力優先度決定処理、１
６０３は選択された部分回路を、部分回路の論理関数の
出力を根に、入力信号を枝とし、入力優先度決定処理１
６０２で決定された各入力の優先度に基づき、遅延時間
が大きい入力信号を二分決定グラフの根側の枝に、遅延
時間が小さい入力信号を二分決定グラフの葉側の枝にそ
れぞれ割り当てて二分決定グラフを作成する二分決定グ
ラフ作成処理、１６０４は二分決定グラフ作成処理１６
０３で作成された二分決定グラフを圧縮することにより
部分回路の論理を圧縮する二分決定グラフ圧縮処理、１
６０５は全ての部分回路に対して論理圧縮処理を行なっ
たか否かを判断し、全ての部分回路の処理を行なってい
る場合には論理圧縮処理を終了し、未処理の部分回路が
存在する場合には、未処理部分回路の取出処理１６０１
からの処理を繰り返す処理である。

【０１２８】また、図２１は、第４の実施形態の入力と
なる論理回路の一例としてのゲートレベルのネットリス
トを示しており、図２１において、２１０１はクロック
入力端子、２１０２はデータ入力端子、２１０３はデー
タ出力端子、２１０４はレジスタセル（フリップフロッ
プ）、２１０５、２１０６、２１０７、２１０８、２１
０９、２１１０、２１１４は論理積ゲートセル、２１１
１、２１１２、２１１３は排他的論理和ゲートセルであ
り、これらが信号線で接続されている。

【０１２９】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図２１に示す論
理回路が入力される。この論理回路は、回路図エディタ
ーにより人手で設計されたものでもよいが、論理合成を
用いて高位の機能記述より自動生成されたものでもよ
い。

【０１３０】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部とに分離する。図２１に示すよ
うに、入力された論理回路はレジスタ部２１１５と組合
せ回路部２１１６とに分離される。

【０１３１】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部２１１６から１つ以上の組合せ部分
回路を作成する。この部分回路の作成方法としては、第
１、第２及び第３の実施形態において説明したように、
いくつかの方法があるが、ここでは、図２１に示す組合
せ回路部２１１６に対して、２１１７の部分回路１、２
１１８の部分回路２、２１１９の部分回路３、２１２０
の部分回路４及び２１２１の部分回路５よりなる５個の
部分回路が作成されたとする。

【０１３２】次に、論理圧縮処理１５０１により、作成
された各部分回路の論理の圧縮処理を行なう。

【０１３３】以下、図２２に基づいて論理の圧縮処理に
ついて詳細に説明する。

【０１３４】まず、未処理部分回路の取出処理１６０１
により、未処理の部分回路が選ばれる。ここでは、図２
２（ａ）に示す部分回路２１２０が選択されたとする。
部分回路２１２０においては、論理積ゲートセル２１１
０に信号線ａ、信号線ｇ及び信号線ｄが入力され、論理
積ゲートセル２１１０の出力と信号線ｍとが排他的論理
和ゲートセル２１１３に入力され、排他的論理和ゲート
セル２１１３から信号線ｙに出力されている。

【０１３５】次に、入力優先度決定処理１６０２によ
り、信号線ａ、信号線ｇ、信号線ｄ、信号線ｍに対し
て、組合せ回路部２１１６の入力からの遅延見積に基づ
いて優先度が決定される。図２２（ｂ）の表は、その優
先度決定の様子を示している。遅延は、例えば、組合せ
回路部２１１６の入力からどの程度の大きさの部分回路
を介して当該部分回路２１２０の入力に信号が伝搬して
くるかにより見積もる。部分回路の大きさはその入力数
で判断される。信号線ａ及び信号線ｄは組合せ回路部２
１１６の入力が直接に入力されているので遅延は０、信
号線ｇは２入力の部分回路２１１７を介して入力されて
いるので遅延は１、信号線ｍは６入力の部分回路２１１
８を介して入力されているので遅延は２とする。尚、遅
延見積の方法としては、ゲート段数による見積方法や、
組合せ回路部の入力側から論理圧縮処理を行ない、その
圧縮結果に基づいて遅延見積を行なう方法等も可能であ
る。

【０１３６】遅延見積の結果に従って、遅延値の大きい
ものから順に優先度を付ける。図２２（ｂ）に示す表で
は、数字が小さい程、優先度が高くなっている。

【０１３７】優先度が決定されると、二分決定グラフ作
成処理１６０３により、優先度に基づき、部分回路の論
理関数の出力を根とし、この根に続いて優先度の高いも
のから順に入力信号を枝として、二分決定グラフを作成
する。図２２（ｃ）は、図２２（ａ）に示す部分回路２
１２０を図２２（ｂ）の優先度に従って作成した二分決
定グラフである。

【０１３８】ここで、二分決定グラフは後のトランジス
タ回路変換処理１０４によりパストランジスタ論理を用
いた回路方式のトランジスタレベルの回路に変換される
が、その際、二分決定グラフの根に近い枝がパストラン
ジスタ論理を用いた回路の出力に近いトランジスタに割
り当てられるので、根に近い枝に割り当てられた入力は
出力までの遅延時間が小さく、逆に、葉に近い枝に割り
当てられた入力は出力までの遅延時間が大きくなる。よ
って、対象となる部分回路までの遅延時間が大きいもの
を部分回路での遅延時間の小さい入力に、対象となる部
分回路までの遅延時間が小さいものを部分回路での遅延
時間の大きい入力に割り当てることにより、最大の遅延
時間を小さく抑えることができ、全体として遅延時間の
小さい高速な回路が実現される。

【０１３９】次に、二分決定グラフ圧縮処理１６０４に
より、作成された二分決定グラフを圧縮する。図２２
（ｃ）の二分決定グラフを圧縮すると図２２（ｄ）の二
分決定グラフが得られる。

【０１４０】以上のような未処理部分回路の取出処理１
６０１から二分決定グラフ圧縮処理１６０４までの処理
を、判定処理１６０５により繰り返し全ての部分回路に
対して行なう。全ての部分回路に対して圧縮した二分決
定グラフが得られると、論理圧縮処理１５０１は終了
し、トランジスタ回路変換処理１０４へ進む。

【０１４１】トランジスタ回路変換処理１０４において
は、各部分回路の圧縮後の二分決定グラフをパストラン
ジスタ論理を用いた回路に変換する。二分決定グラフ
は、グラフ中の枝をトランジスタ、節点を信号線として
変換することにより、容易にパストランジスタ論理を用
いた回路を実現することができる。また、二分決定グラ
フを圧縮することによりグラフ中の枝の数が低減される
ので、変換後の回路のトランジスタ数が低減され、面積
の小さい回路を得ることが可能である。

【０１４２】図２３は、部分回路２１１７、部分回路２
１１８、部分回路２１１９、部分回路２１２０及び部分
回路２１２１を論理圧縮後、パストランジスタ論理を用
いた回路に変換した状態を示している。

【０１４３】次に、部分回路毎のトランジスタレベルの
ネットリストを得た後、部分回路レイアウト生成処理１
０５により、各部分回路のレイアウトを生成する。この
部分レイアウト生成処理１０５は、第１０の実施形態で
説明する副セルを用いる方法により生成することが可能
であるが、又は、得られた部分回路のトランジスタレベ
ルのネットリストをセルレイアウト合成に与えることに
より、各部分回路のレイアウトを得る方法も可能であ
る。

【０１４４】図４４は、図２３で示したトランジスタレ
ベルの部分回路のネットリストに対して副セルを組合せ
ることによりレイアウトを生成した例を示しており、図
４４において、４４０１、４４０２、４４０３、４４０
４及び４４０５は、それぞれ、部分回路２１１７、部分
回路２１１８、部分回路２１１９、部分回路２１２０及
び部分回路２１２１のレイアウトを生成した一例を示し
ている。

【０１４５】尚、各部分回路の出力には、正論理及び負
論理を得て、出力信号駆動を行なうための信号増幅器が
付加されている。また、図４４においては、副セル間の
配線のマスクパターンは省略して描かれているが、実際
にはそれらのマスクパターンが描かれたものとなってい
る。

【０１４６】各部分回路のレイアウトが得られると、レ
イアウト配置配線処理１０６により部分回路のレイアウ
トを配置配線し、与えられた論理回路のレイアウトを得
る。ここで、配置配線されるのは、部分回路毎に生成さ
れた部分回路のレイアウトであるため、まず、部分回路
をセルとしてレイアウト配置配線用の部分回路間のネッ
トリストを作成する。

【０１４７】図２４は、図２１に示した論理回路の組合
せ回路部２１１６の部分回路間のネットリストを示して
いる。この部分回路間のネットリストにより、図４４で
示した部分回路のレイアウトをセルとして、レジスタ部
２１１５のレジスタ（フリップフロップ）２１０４のレ
イアウトセルと共にレイアウトの配置配線を行なう。
尚、図２４においてはレジスタ部２１１５は省略してあ
るが、レジスタ部２１１５は元のゲートレベルのネット
リストと同じである。また、図２４においては信号線は
全て１本で表現してあるが、実際には負論理入力等が必
要な信号線については、正論理及び負論理の２本の信号
線が存在する。

【０１４８】図４５は、以上説明した方法により、図２
１で示した論理回路のネットリストからレイアウトを作
成したマスクレイアウト図の一例を示している。図４５
においてはセル内部及び配線のマスクパターンは省略し
て描かれているが、実際にはそれらのマスクパターンが
描かれたものとなっている。図４５において、４４０
１、４４０２、４４０３、４４０４、４４０５は図４４
で示した各部分回路のレイアウトセルであり、４５０１
はフリップフロップのレイアウトセルである。これらの
セルがセルベースの配置配線手法により自動配置配線が
行なわれレイアウトが得られる。

【０１４９】次に、データ出力処理１０７によって、作
成されたレイアウトデータをディスプレイ装置２０１又
は記憶装置２０４に出力する。

【０１５０】尚、ここでは、パストランジスタ論理を用
いたトランジスタレベルの回路へ変換しているが、トラ
ンジスタ回路変換処理１０４において、ダイナミック論
理等の他の回路方式に変換することにより、用途に応じ
た半導体集積回路を得ることができる。

【０１５１】以上説明したように、第４の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部２１１６とレジスタ部２１１５とに分離し、組合
せ回路部２１１６からさらにいくつかの部分回路を作成
し、作成された部分回路毎に論理を二分決定グラフによ
り圧縮し、圧縮した部分回路をトランジスタレベルの回
路に変換し、トランジスタレベルの部分回路のレイアウ
トセルを作成し、これに基づき論理回路全体のレイアウ
トデータを作成することが可能になる。この設計方法に
おいては、入力された論理レベルの回路を、実現する回
路方式に応じた最適な大きさの部分回路に分割し、分割
された部分回路をさらに論理圧縮し、パストランジスタ
論理等の回路方式の回路に変換するので、用途に応じて
回路面積、処理速度及び消費電力の優位性が得られる回
路方式を用いることができると共に、また、これらの処
理は一定の手続きに従って行なわれるため、計算機によ
る自動処理化を簡単に実現することができる。

【０１５２】また、入力された論理レベルの回路は、使
用する回路方式にとって最適な大きさの部分回路に分割
され、分割された部分回路毎のレイアウトが生成される
ので、入力される論理レベルのネットリストには特別な
制約はないと共に、自由な論理を用いて設計できる。こ
のため、人手で作成した論理回路でも、論理合成により
高位な機能記述から自動合成した論理回路でもよいの
で、高い設計効率で設計を行なうことが可能である。

【０１５３】また、論理圧縮処理１５０１において部分
回路の入力遅延に基づく二分決定グラフへの割り当てを
行なうため、部分回路への入力の遅延時間に応じて、パ
ストランジスタ論理を用いた回路方式に変換したときの
部分回路内部における遅延を考慮したトランジスタレベ
ルの回路への変換を行なうことが可能であるので、最適
な遅延を持つ回路を作成することが可能となる。

【０１５４】（第５の実施形態）以下、第５の実施形態
に係る半導体集積回路設計方法における全体の処理及び
トランジスタ回路変換処理について、図１、図１７及び
図２５に基づき図２１に示す論理回路を用いて説明す
る。第５の実施形態を実現するハードウエア構成につい
ては、第１の実施形態と同様、図２に示すものを用い
る。

【０１５５】図１７は、図１のフローチャートにおける
トランジスタ回路変換処理１０４の詳細な処理を示すフ
ローチャートであって、図１７において、１７０１は部
分処理作成処理１０３で作成された部分回路からトラン
ジスタ回路への変換を行なっていない部分回路を以下の
処理対象として取り出す未処理部分回路の取出処理、１
７０２は取り出された部分回路の入力信号線数と予め与
えられた入力信号数の下限制約とを比較する入力信号線
数比較処理、１７０３は入力信号線数比較処理１７０２
で当該部分回路の入力信号数が下限制限以上の場合に、
当該部分回路をパストランジスタ論理を用いたトランジ
スタレベルの回路に変換するパストランジスタ論理変換
処理、１７０４は入力信号線数比較処理１７０２で当該
部分回路の入力信号数が下限制限未満の場合に、当該部
分回路をＣＭＯＳ論理を用いたトランジスタレベルの回
路に変換するＣＭＯＳ論理変換処理、１７０５は全ての
部分回路に対してトランジスタ回路変換処理を行なった
か否かを判断し、全ての部分回路の処理を行なっている
場合にはトランジスタ回路変換処理を終了し、未処理の
部分回路が存在する場合には、未処理部分回路の取出処
理１７０１からの処理を繰り返す処理である。

【０１５６】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図２１に示す論
理回路が入力される。

【０１５７】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部に分離する。図２１に示すよう
に、論理回路はレジスタ部２１１５と組合せ回路部２１
１６とに分離される。

【０１５８】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部２１１６から１つ以上の組合せ部分
回路を作成する。ここでは、図２１に示す組合せ回路部
２１１６に対して、２１１７の部分回路１、２１１８の
部分回路２、２１１９の部分回路３、２１２０の部分回
路４及び２１２１の部分回路５よりなる５個の部分回路
が作成されたとする。図２４は、これらの部分回路をセ
ルとして作成した部分回路間のネットリスト図を示して
いる。

【０１５９】部分回路が作成されると、未処理の部分回
路取り出し処理１７０１において未処理の部分回路を選
択し、入力信号線数比較処理１７０２により選択された
部分回路の入力数を下限制限値と比較し、入力信号線数
が下限制限値以上の場合、パストランジスタ論理変換１
７０３により選択された部分回路はパストランジスタ論
理を用いたトランジスタレベルの回路に変換され、入力
信号線数が下限制限値未満の場合、ＣＭＯＳ論理変換１
７０４により選択された部分回路はＣＭＯＳ論理を用い
たトランジスタレベルの回路に変換さる。例えば、下限
制限値が３の場合、部分回路２１１７は入力信号数は２
であるのでＣＭＯＳ論理に変換され、部分回路２１１８
は入力信号数は６であるのでパストランジスタ論理に変
換される。また、各部分回路には必要に応じて信号増幅
器の回路が付加される。

【０１６０】図２５（ａ）は、図２４で示した部分回路
に対するトランジスタ変換処理の実行例を示している。
部分回路２１１７（部分回路１）及び部分回路２１２１
（部分回路５）は入力信号数が下限制限値３未満である
からＣＭＯＳ論理の回路に変換され、他の部分回路は入
力信号数が下限制限値３を満足しているのでパストラン
ジスタ論理の回路に変換されている。図２５（ｂ）は、
この変換結果を部分回路間のネットリストとして摸式的
に示している。

【０１６１】部分回路毎のトランジスタレベルのネット
リストが作成されると、部分回路レイアウト生成処理１
０５により各部分回路毎にレイアウトが生成される。そ
して、生成されたレイアウトを各部分回路をセルとした
レイアウトセルとして、レイアウト配置配線処理１０６
によりレジスタ部２１１５のフリップフロップのレイア
ウトセルと共に、セルベースのレイアウトの配置配線に
よりブロック全体のレイアウトを作成する。

【０１６２】次に、データ出力処理１０７によって、作
成されたレイアウトデータをディスプレイ装置２０１又
は記憶装置２０４に出力する。

【０１６３】以上説明したように、第５の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部２１１６とレジスタ部２１１５とに分離し、組合
せ回路部２１１６からさらにいくつかの部分回路を作成
し、部分回路をトランジスタレベルの回路に変換し、ト
ランジスタレベルの部分回路のレイアウトセルを作成
し、これに基づき論理回路全体のレイアウトデータを作
成することが可能になる。特に、部分回路をトランジス
タレベルの回路に変換する際に、部分回路の入力信号線
数に応じて、パストランジスタ論理を用いた回路方式に
するか、又はＣＭＯＳ論理を用いた回路方式にするかを
決定する。パストランジスタ論理を用いた回路方式で
は、入力信号数が少ない場合には、信号増幅器の面積割
合が増大し、ＣＭＯＳに対する面積優位性が出ない場合
があるが、ここでは、入力信号数が少ない部分回路につ
いてはＣＭＯＳ論理を用いた回路方式を使用するため、
パストランジスタ論理の面積優位性がある部分回路はパ
ストランジスタ論理を用い、パストランジスタ論理の面
積優位性がない部分回路にはＣＭＯＳ論理を用いること
ができるので、全体として面積の小さい半導体集積回路
を作成することが可能となる。

【０１６４】（第６の実施形態）以下、第６の実施形態
に係る半導体集積回路設計方法における全体の処理及び
トランジスタ回路変換処理について、図１、図１８及び
図２６に基づき図２１に示す論理回路を用いて説明す
る。第６の実施形態を実現するハードウエア構成につい
ては、第１の実施形態と同様、図２に示すものを用い
る。

【０１６５】図１８は、図１のフローチャートにおける
トランジスタ回路変換処理１０４の詳細な処理を示すフ
ローチャートであって、図１８において、１８０１は組
合せ部分処理作成処理１０３で作成された部分回路から
トランジスタ回路への変換を行なっていない部分回路を
以下の処理対象として取り出す未処理部分回路の取出処
理、１８０２は取り出された部分回路をパストランジス
タ論理を用いた回路方式に変換した場合のトランジスタ
数を見積もるパストランジスタ論理トランジスタ数見積
処理、１８０３は取り出された部分回路をＣＭＯＳ論理
を用いた回路方式に変換した場合のトランジスタ数を見
積もるＣＭＯＳ論理トランジスタ数見積処理、１８０４
はパストランジスタ論理トランジスタ数見積処理１８０
２で見積もられたトランジスタ数と、ＣＭＯＳ論理トラ
ンジスタ数見積処理１８０３で見積もられたトランジス
タ数とを比較するトランジスタ数比較処理、１８０５は
トランジスタ数比較処理１８０４でパストランジスタ論
理の方がトランジスタ数が少ない場合に選択された部分
回路をパストランジスタ論理を用いた回路方式に変換す
るパストランジスタ論理変換処理、１８０６はトランジ
スタ数比較処理１８０４でパストランジスタ論理の方が
トランジスタ数が少なくない場合に選択された部分回路
をＣＭＯＳ論理を用いた回路方式に変換するＣＭＯＳ論
理変換処理、１８０７は全ての部分回路に対してトラン
ジスタ回路変換処理を行なったか否かを判断し、全ての
部分回路の処理を行なっている場合にはトランジスタ回
路変換処理を終了し、未処理の部分回路が存在する場合
には、未処理部分回路の取出処理１８０１からの処理を
繰り返す処理である。

【０１６６】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図２１に示す論
理回路が入力される。

【０１６７】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部と組合せ回路部とに分離する。図２１に示すよ
うに、論理回路はレジスタ部２１１５と組合せ回路部２
１１６とに分離される。

【０１６８】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部２１１６から１つ以上の組合せ部分
回路を作成する。ここでは、図２１に示す組合せ回路部
２１１６に対して、２１１７の部分回路１、２１１８の
部分回路２、２１１９の部分回路３、２１２０の部分回
路４及び２１２１の部分回路５よりなる５個の部分回路
が作成されたとする。図２４は、これらの部分回路をセ
ルとして作成した部分回路間のネットリスト図を示して
いる。

【０１６９】部分回路が作成されると、未処理の部分回
路取り出し処理１８０１において未処理の部分回路を選
択し、選択された部分回路に対して、パストランジスタ
論理トランジスタ数見積処理１８０２及びＣＭＯＳ論理
トランジスタ数見積処理１８０３により、パストランジ
スタ論理及びＣＭＯＳ論理を用いた場合のトランジスタ
数がそれぞれ見積もられる。この見積り処理において
は、必要な場合には信号増幅器のトランジスタ数も考慮
する。その後、トランジスタ比較処理１８０４で、パス
トランジスタ論理を用いた場合のトランジスタ数とＣＭ
ＯＳ論理を用いた場合のトランジスタ数とを比較し、比
較結果に従って、パストランジスタ論理変換処理１８０
５及びＣＭＯＳ論理変換処理１８０６によりトランジス
タ数の少ない方の回路方式に部分回路を変換する。

【０１７０】図２６（ａ）は、図２４で示した部分回路
に対するトランジスタ変換処理の実行例を示している。
部分回路２１１７（部分回路１）、部分回路２１２０
（部分回路４）及び部分回路２１２１（部分回路５）は
ＣＭＯＳ論理を用いた方がトランジスタ数が少ないため
パストランジスタ論理の回路方式が採用され、他の部分
回路はＣＭＯＳ論理を用いた方がトランジスタ数が少な
いためＣＭＯＳ論理の回路方式が採用されている。図２
６（ｂ）は、この変換結果を部分回路間のネットリスト
として摸式的に示している。

【０１７１】部分回路毎のトランジスタレベルのネット
リストが作成されると、部分回路レイアウト生成処理１
０５により各部分回路毎にレイアウトが生成される。そ
して、生成されたレイアウトを各部分回路をセルとした
レイアウトセルとして、レイアウト配置配線処理１０６
によりレジスタ部２１１５のフリップフロップのレイア
ウトセルと共に、セルベースのレイアウトの配置配線に
よりブロック全体のレイアウトを作成する。

【０１７２】次に、データ出力処理１０７によって、作
成されたレイアウトデータをディスプレイ装置２０１又
は記憶装置２０４に出力する。

【０１７３】以上説明したように、第６の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部２１１６とレジスタ部２１１５とに分離し、組合
せ回路部２１１６からさらにいくつかの部分回路を作成
し、部分回路をトランジスタレベルの回路に変換し、ト
ランジスタレベルの部分回路のレイアウトセルを作成
し、これに基づき論理回路全体のレイアウトデータを作
成することが可能になる。特に、部分回路をトランジス
タレベルの回路に変換する際に、トランジスタ数の見積
りに基づいて、パストランジスタ論理を用いた回路方式
にするか、又はＣＭＯＳ論理を用いた回路方式にするか
を決定する。このようにして、パストランジスタ論理の
面積優位性がある部分回路にはパストランジスタ論理を
用い、パストランジスタ論理の面積優位性がない部分回
路にはＣＭＯＳ論理を用いることができるので、全体と
して面積の小さい半導体集積回路を作成することが可能
となる。

【０１７４】（第７の実施の形態）以下、第７の実施形
態に係る半導体集積回路設計方法における全体の処理及
びトランジスタ回路変換処理について、図１、図１９及
び図２７に基づき図２１に示す論理回路を用いて説明す
る。第７の実施形態を実現するハードウエア構成につい
ては、第１の実施形態と同様、図２に示すものを用い
る。

【０１７５】図１９は、図１のフローチャートにおける
トランジスタ回路変換処理１０４の詳細な処理を示すフ
ローチャートであって、図１９において、１９０１は部
分処理作成処理１０３で作成された全ての部分回路をパ
ストランジスタ論理を用いた回路方式のトランジスタレ
ベルの回路への変換を行なうパストランジスタ論理変換
処理、１９０２は変換されたトランジスタレベルの回路
中のドレイン端子−ソース端子間の直列接続の全てのパ
スの直列接続段数を計算するパストランジスタ直列段数
計算処理、１９０３はパストランジスタ直列段数計算処
理１９０２で求めた直列段数が予め定められた直列段数
の上限制限を超えているか否かを判断する直列段数許容
判断処理、１９０４は直列段数許容判断処理１９０３で
直列段数が上限制約を超えている場合、超えているパス
の全部又は一部をＣＭＯＳ論理を用いた回路方式に変換
するＣＭＯＳ論理置換処理である。

【０１７６】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図２１に示す論
理回路が入力される。

【０１７７】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部２１１５と組合せ回路部２１１６とに分離す
る。図２１に示すように、論理回路はレジスタ部２１１
５と組合せ回路部２１１６とに分離される。

【０１７８】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部２１１６から１つ以上の組合せ部分
回路を作成する。ここでは、図２１に示す組合せ回路部
２１１６に対して、２１１７の部分回路１、２１１８の
部分回路２、２１１９の部分回路３、２１２０の部分回
路４及び２１２１の部分回路５よりなる５個の部分回路
が作成されたとする。図２４は、これらの部分回路をセ
ルとして作成した部分回路間のネットリスト図を示して
いる。

【０１７９】部分回路が作成されると、パストランジス
タ論理変換処理１９０１で全ての部分回路をパストラン
ジスタ論理を用いたトランジスタレベルの回路に変換
し、パストランジスタ直列段数計算処理１９０２で各部
分回路毎に全てのドレイン端子−ソース端子間の直列接
続パスの段数が算出され、最大の段数が上限制限値を超
えている場合、ＣＭＯＳ論理置換処理１９０４により直
列段数が超えている部分回路の全て又は一部をＣＭＯＳ
論理を用いた回路に置き換える。ＣＭＯＳ論理を用いた
回路に置き換えた後、再び、パストランジスタ直列段数
計算処理１９０２からの処理を繰り返し、全てのパスト
ランジスタ論理中のドレイン端子−ソース端子間の直列
接続パスの段数が上限制限以下になるように処理を行な
う。

【０１８０】図２７（ａ）は、図２４で示した部分回路
に対するトランジスタ変換処理の実行例を示している。
図２４で示した部分回路をパストランジスタ論理を用い
たトランジスタ論理の回路に変換すると、図２３に示す
ような部分回路に変換され、変換後の各部分回路中の最
大のパストランジスタ直列段数を計算すると、図２７
（ａ）のようになる。ここで、直列段数の制限値を４と
すると、部分回路２１１８（部分回路２）の直列段数は
５であって制限値を超えているので、部分回路２１１８
はＣＭＯＳ論理に置き換えられる。他の部分回路は制限
値を越えていないので、パストランジスタ論理を用いた
回路方式のままとなる。図２７（ｂ）は、この変換結果
を部分回路間のネットリストとして摸式的に示してい
る。

【０１８１】部分回路毎のトランジスタレベルのネット
リストが作成されると、部分回路レイアウト生成処理１
０５により各部分回路毎にレイアウトが生成される。そ
して、生成されたレイアウトを各部分回路をセルとした
レイアウトセルとして、レイアウト配置配線処理１０６
によりレジスタ部２１１５のフリップフロップのレイア
ウトセルと共に、セルベースのレイアウトの配置配線に
よりブロック全体のレイアウトを作成する。

【０１８２】次に、データ出力処理１０７によって、作
成されたレイアウトデータをディスプレイ装置２０１又
は記憶装置２０４に出力する。

【０１８３】以上説明したように、第７の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部２１１６とレジスタ部２１１５とに分離し、組合
せ回路部２１１６からさらにいくつかの部分回路を作成
し、部分回路をトランジスタレベルの回路に変換し、ト
ランジスタレベルの部分回路のレイアウトセルを作成
し、これに基づき論理回路全体のレイアウトデータを作
成することが可能になる。特に、部分回路をトランジス
タレベルの回路に変換する際に、パストランジスタ論理
を用いた回路へ変換した場合にドレイン端子−ソース端
子の直列段数が大きくなるものに関しては、ＣＭＯＳ論
理を用いた回路方式に置き換えられる。パストランジス
タ論理を用いた回路方式においては、ドレイン端子−ソ
ース端子の直列段数が大きくなりすぎると、遅延値が増
大したり、動作が不安定になったりする場合があるが、
第７の実施形態においては、直列段数が多い場合にはＣ
ＭＯＳ論理を用いるため、パストランジスタ論理による
と高速な部分回路についてはパストランジスタ論理を用
い、パストランジスタ論理によると高速にならない部分
回路についてはＣＭＯＳ論理を用いるので、回路全体と
して高速で安定した半導体集積回路を作成することが可
能となる。

【０１８４】（第８の実施形態）以下、第８の実施形態
に係る半導体集積回路設計方法における全体の処理及び
トランジスタ回路変換処理について、図１、図２０、図
２１、図２３、図２４、図２８及び図２９に基づき図２
１に示す論理回路を用いて説明する。第８の実施形態を
実現するハードウエア構成については、第１の実施形態
と同様、図２に示すものを用いる。

【０１８５】図２０は、図１のフローチャートにおける
トランジスタ回路変換処理１０４の詳細な処理のフロー
チャートを示しており、図２０において、２００１は部
分処理作成処理１０３で作成された全ての部分回路をパ
ストランジスタ論理を用いた回路方式のトランジスタレ
ベルの回路への変換を行なうパストランジスタ論理変換
処理、２００２はパストランジスタ論理変換処理２００
１で作成されたトランジスタレベルの部分回路から信号
増幅器挿入処理を行なっていない部分回路を以下の処理
対象として取り出す未処理部分回路の取出処理、２００
３は取り出されたトランジスタレベルの部分回路中のド
レイン端子−ソース端子間の直列接続の全てのパスの最
大の直列接続段数を計算するパストランジスタ最大直列
段数計算処理、２００４は取り出された部分回路のファ
ンアウト先にトランジスタのゲート端子への入力が存在
するか否かを判断するファンアウト先検索処理、２００
５はパストランジスタ最大直列段数計算処理２００３で
求めた直列接続段数が予め定めた基準値を超えているか
否かを判断する直列段数判断処理、２００６は、ファン
アウト先検索処理２００４でファンアウト先にゲート端
子があるか、又は直列段数判断処理２００５で基準値よ
り直列段数が大きい場合に、当該部分回路の出力に、パ
ストランジスタ最大直列段数計算処理２００３で求めた
部分回路内のドレイン端子−ソース端子間の最大直列接
続段数に応じて、適切な信号増幅能力を持つ信号増幅器
を挿入する信号増幅器挿入処理、２００７は全ての部分
回路に対して信号増幅器挿入の要否の検討を行なったか
否かを判断し、全ての部分回路の処理を行なっている場
合にはトランジスタ回路変換処理を終了し、未処理の部
分回路が存在する場合には、未処理部分回路の取出処理
２００２からの処理を繰り返す処理である。

【０１８６】まず、データ入力処理１０１において、記
憶装置２０４又はキーボード２０２より図２１の論理回
路が入力される。

【０１８７】次に、レジスタ部分離処理１０２によっ
て、データ入力処理１０１に読み込まれた論理回路をレ
ジスタ部２１１５と組合せ回路部２１１６とに分離す
る。図２１に示すように、論理回路はレジスタ部２１１
５と組合せ回路部２１１６とに分離される。

【０１８８】次に、組合せ部分回路作成処理１０３によ
って、組合せ回路部から１つ以上の組合せ部分回路を作
成する。ここでは、図２１に示す組合せ回路部２１１６
に対して、２１１７の部分回路１、２１１８の部分回路
２、２１１９の部分回路３、２１２０の部分回路４及び
２１２１の部分回路５よりなる５個の部分回路が作成さ
れたとする。図２４は、これらの部分回路をセルとして
作成した部分回路間のネットリスト図を示している。

【０１８９】部分回路が作成されると、パストランジス
タ論理変換処理２００１で全ての部分回路をパストラン
ジスタ論理を用いたトランジスタレベルの回路に変換す
る。図２１に示す組合せ回路部２１１６は、図２３に示
すトランジスタレベルの部分回路に変換される。

【０１９０】ここでは、図２８（ａ）に示すように、セ
ンスアンプ型の信号増幅能力の大きい信号増幅器２８０
１と、プルアップ型の信号増幅能力の小さい信号増幅器
２８０２とを準備しているとする。また、図２８（ｂ）
に示す用に、信号増幅器の挿入基準として、直列１段の
場合には挿入無し、２段以上で且つ３段以下の場合には
信号増幅器２８０２を挿入し、４段以上の場合には信号
増幅器２８０１を挿入するとする。

【０１９１】図２８（ｃ）は、図２４に示す回路に対し
て、ファンアウト先検索処理２００４によりファンアウ
ト先のゲート端子に２８０３に示す○印を付加した回路
を模式的に示している。ここでは、パストランジスタ論
理のゲート端子及びフリップフロップの入力がその対象
となる。また、図２８（ｃ）においては、パストランジ
スタ最大直列段数計算処理２００３で求めた直列段数も
示されている。これらの結果に基づき、信号増幅器挿入
処理２００６により、図２８（ｂ）に示す基準に従って
信号増幅器２８０１又は信号増幅器２８０２が各部分回
路の出力に付加される。図２９は、信号増幅器２８０１
又は信号増幅器２８０２が付加された状態を示してい
る。尚、部分回路２１１７及び部分回路２１２１は最大
の直列段数が１であるが、ファンアウト先にゲート端子
入力が存在するので信号増幅器２８０２が付加されてい
る。

【０１９２】部分回路毎のトランジスタレベルのネット
リストが作成されると、部分回路レイアウト生成処理１
０５により各部分回路毎にレイアウトが生成される。そ
して、生成されたレイアウトを各部分回路をセルとした
レイアウトセルとして、レイアウト配置配線処理１０６
によりレジスタ部２１１５のフリップフロップのレイア
ウトセルと共に、セルベースのレイアウトの配置配線に
よりブロック全体のレイアウトを作成する。

【０１９３】次に、データ出力処理１０７によって、作
成されたレイアウトデータをディスプレイ装置２０１又
は記憶装置２０４に出力する。

【０１９４】以上説明したように、第８の実施形態に係
る半導体集積回路設計方法によると、論理回路を組合せ
回路部２１１６とレジスタ部２１１５とに分離し、組合
せ回路部２１１６からさらにいくつかの部分回路を作成
し、部分回路をトランジスタレベルの回路に変換し、ト
ランジスタレベルの部分回路のレイアウトセルを作成
し、これに基づき論理回路全体のレイアウトデータを作
成することが可能になる。特に、部分回路をトランジス
タレベルの回路に変換する際に、ファンアウト先にゲー
ト端子への入力が存在する場合には出力に信号増幅器を
付加する。パストランジスタ論理を用いた回路方式で
は、ドレイン端子−ソース端子間を信号が通過するた
め、電圧降下が発生するので、入力がトランジスタのゲ
ート端子に加えられても十分な動作が行なえない場合が
あるが、第８の実施形態においては、ゲート端子へ接続
されている部分回路の出力に信号増幅器を挿入するの
で、高速で安定した動作を持つ半導体集積回路を作成す
ることが可能となる。

【０１９５】また、パストランジスタ論理のドレイン端
子−ソース端子間の最大の直列接続段数に応じて、増幅
能力の異なる信号増幅器を挿入する。信号増幅器は、一
般に、増幅能力が高いものは面積が大きいため、全ての
部分回路の出力に増幅能力の高い信号増幅器を付加する
と回路全体の面積が増大するが、第８の実施形態におい
ては、信号増幅器を挿入する際に、部分回路中のパスト
ランジスタ論理のドレイン端子−ソース端子間の最大の
直列接続段数に応じて、最適な能力及び面積を持つ信号
増幅器を挿入するので、高速で安定した動作を持ち且つ
適切な面積を持つ半導体集積回路を作成することが可能
となる。

【０１９６】（第９の実施形態）以下、第９の実施形態
に係る半導体集積回路について図３０の回路図に基づき
説明する。

【０１９７】図３０（ａ）は、第９の実施形態に係る半
導体集積回路を示しており、図３０において、３００１
はＮチャネルトランジスタ、３００２はＰチャネルトラ
ンジスタ、３００３は半導体集積回路をトランジスタの
ゲート端子で回路を切ることにより作成される部分回
路、３００４は等価容量である。パストランジスタ論理
はＮチャネルトランジスタＣ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈによ
り構成されている。尚、第９の実施形態においては、Ｎ
チャネルトランジスタによりパストランジスタ論理を実
現しているが、Ｐチャネルトランジスタによっても実現
可能である。

【０１９８】トランジスタは各端子に容量を持ち、パス
トランジスタ論理部のソース端子及びドレイン端子の容
量と配線容量とを等価容量で表現すると、図３０（ａ）
に示す回路は図３０（ｂ）のようになる。パストランジ
スタ部の信号は、ソース端子及びドレイン端子の容量と
配線容量とを飽和させながら次段に伝搬されていく。こ
のため、トランジスタを通過する電流は次段に行くとき
には前段よりも小さくなるので、後段のトランジスタに
おいてはゲート幅が小さくなっても差支えがない。ま
た、ゲート幅を小さくした方が容量が小さくなるため、
飽和電流も少なくなる。

【０１９９】図３０（ａ）に示す回路において、電源線
から信号線ｘまでのトランジスタの並びであるＡ、Ｃ、
Ｄ、Ｅの順序、及び接地線から信号ｘまでのトランジス
タの並びであるＢ、Ｃ、Ｄ、Ｅの順序で、各トランジス
タの飽和電流値は前段のトランジスタの飽和電流値以下
になる。すなわち、同じ極性のトランジスタで見た場
合、トランジスタのゲート幅は前段のトランジスタのゲ
ート幅よりも小さくなっている。接地線から信号ｘまで
のトランジスタの並びで見ると、トランジスタＢのゲー
ト幅が最も大きく、次にトランジスタＣ、Ｄ、Ｅの順に
ゲート幅が小さくなっている。

【０２００】図３１は、図３０（ａ）に示す回路におけ
る端子ｉｎ１を電源電圧から接地電圧に変化させたとき
の端子ｉｎ１の入力波形と、これに伴う端子ｏｕｔ１の
出力波形とを示しており、図３１において、３１０１は
端子ｉｎ１への入力波形、３１０２はパストランジスタ
論理部のトランジスタのゲート幅をＣ、Ｄ、Ｅの順に小
さくしたときのｏｕｔ１の出力波形、３１０３はトラン
ジスタのゲート幅をＣ、Ｄ、Ｅにおいて同じにしたとき
のｏｕｔ１の出力波形である。

【０２０１】以上説明したように、第９の実施形態に係
る半導体集積回路によると、すべてパストランジスタ論
理部のトランジスタのゲート幅を順に変化させているの
で、トランジスタのゲート幅の総和が等しいとすると、
各トランジスタのゲート幅が同じである場合に比べて、
信号の伝搬速度が速いパストランジスタ論理の半導体集
積回路を設計することが可能になる。

【０２０２】（第１０の実施形態）以下、第１０の実施
形態に係る半導体集積回路について図３２の回路図に基
づき説明する。

【０２０３】図３２は、第１０の実施形態に係る半導体
集積回路を示しており、図３２において、３２０１はＮ
チャネルトランジスタ、３２０２はＰチャネルトランジ
スタである。ＡのＰチャネルトランジスタ３２０２及び
ＢのＮチャネルトランジスタ３２０１は信号増幅器の最
終段のトランジスタであって、Ｃ、Ｄ及びＥのＮチャネ
ルトランジスタ３２０１は、最終段のＰチャネルトラン
ジスタ３２０２及びＮチャネルトランジスタ３２０１に
接続されるパストランジスタ論理部のトランジスタであ
る。

【０２０４】パストランジスタ論理部を構成する各Ｃ、
Ｄ及びＥのＮチャネルトランジスタ３２０１のドレイン
端子にそれぞれ飽和電流を与えることによって、信号伝
搬速度をパストランジスタ回路の特性の限界まで引き出
すことができる。このためには、電源線に接続されるＡ
のＰチャネルトランジスタ３２０２の飽和電流値及び接
地線に接続されるＢのＮチャネルトランジスタ３２０１
の飽和電流値を、それぞれＣ、Ｄ及びＥのＮチャネルト
ランジスタ３２０１の飽和電流値の合計値以上にすれば
よい。

【０２０５】以上説明したように、第１０の実施形態に
係る半導体集積回路によると、信号増幅器の最終段のト
ランジスタの飽和電流値をパストランジスタ論理部のト
ランジスタの飽和電流値の合計値以上にするため、信号
伝搬速度をパストランジスタ回路の性能の限界まで引き
出すことが可能となる。

【０２０６】（第１１の実施形態）以下、第１１の実施
形態に係る半導体集積回路設計方法における部分回路レ
イアウト生成処理について図３３に基づき説明する。

【０２０７】図３３は、図１に示すフローチャートにお
ける部分回路レイアウト生成処理１０５の詳細な処理の
フローチャートを示しており、図３３において、３３０
１は与えられたトランジスタレベルの部分回路を、予め
与えられている複数種類の副セルのレイアウト及びトラ
ンジスタレベルネットリストの副セルライブラリ３３０
２より、１個以上の副セルの組合せに割り当てる副セル
割り当て処理、３３０３は副セル割り当て処理３３０１
により割り当てられた副セルの配置配線を行ない、部分
回路のレイアウトを生成する副セル配置配線処理であ
る。

【０２０８】副セル割り当て処理３３０１は、３段階の
部分回路レイアウト生成処理に細分化されており、以
下、順に説明する。

【０２０９】＜第１段階の部分回路レイアウト生成処理
＞図３３において、３３０４は与えられた部分回路のト
ランジスタレベルのネットリストより、ネットリスト中
の信号線を節点、トランジスタを枝としてグラフを作成
するグラフ作成処理、３３０５はグラフ作成処理３３０
４により作成されたグラフに閉路が存在するか否かを判
定する閉路判定処理、３３０６は閉路判定処理３３０５
により閉路が存在すると判定された場合、グラフ作成処
理３３０４により作成された部分回路のグラフを、閉路
を構成する節点の中の１個の節点を複数個に分割して閉
路を切断し、木構造の部分グラフに分割するグラフ分割
処理である。この場合、閉路判定処理３３０５により閉
路が存在しないと判定された場合、以後の処理ではグラ
フ作成処理３３０４により作成された部分回路のグラフ
全体を１つの部分グラフとして扱う。

【０２１０】また、図３３において、３３０７は副セル
の割り当てが行なわれていない部分グラフを取り出す未
処理部分グラフ取出処理、３３０８は部分グラフ取出処
理３３０７により取り出された木構造を持つ部分グラフ
において、各節点の根からの相対的距離をインオーダに
並べたリストを作成するインオーダのリスト作成処理で
ある。３３０９は副セルライブラリ３３０２より副セル
のトランジスタレベルのネットリストを、ネットリスト
中の信号線を節点、トランジスタを枝として、各副セル
に対応したグラフを作成する副セルグラフ作成処理、３
３１０は副セルグラフ作成処理３３０９により作成され
た副セルのグラフに対してグラフの各節点の根からの相
対的距離をインオーダに並べたリストを作成する副セル
のインオーダのリスト作成処理、３３１１は副セルのイ
ンオーダのリスト作成処理３３１０により作成された副
セルインオーダリストライブラリ、３３１２はインオー
ダのリスト作成処理３３０８により作成された木構造を
持つ部分グラフのインオーダのリストと副セルのインオ
ーダのリスト作成処理３３１１により作成された副セル
のインオーダのリストライブラリとの比較を行ない、部
分グラフに対してその部分グラフと同型の副セルに対応
したグラフの組合せを求めるインオーダのリスト検索処
理、３３１３はインオーダのリスト検索処理３３１２に
より求められた副セルの組合せを部分グラフに割り当て
る副セル割り当て処理である。

【０２１１】また、図３３において、３３１４は与えら
れた部分回路に対応するグラフにおいて、副セル割り当
て処理が行なわれていない部分グラフがあるか否かを判
定する未処理部分グラフ判定処理である。未処理部分グ
ラフ判定処理３３１４において未処理の部分グラフが存
在すると判定された場合、未処理部分グラフ取り出し処
理３３０７に戻って次の部分グラフに対して副セル割り
当てが行なわれる。一方、未処理部分グラフ判定処理３
３１４において未処理部分グラフが存在しないと判定さ
れた場合、部分回路のグラフの全ての部分グラフに割り
当てられた副セルの割り当て情報と副セルライブラリ３
３０２のレイアウトデータより、副セル配置配線処理３
３０３において配置配線を行なって部分回路のレイアウ
トセルを生成する。

【０２１２】以下、部分回路のレイアウトセル生成処理
１０５の詳細な処理を、図３３のフローチャートに従っ
て図３４に示す部分回路のトランジスタレベルのネット
リストに基づき説明する。

【０２１３】図３４は、入力となる部分回路のトランジ
スタレベルのネットリストを示しており、図３４におい
て３４０１はＮチャネルトランジスタである。図３４に
示すトランジスタレベルのネットリストはパストランジ
スタ論理の回路を構成している。図３４の部分回路の入
力信号はＡ、￣Ａ、Ｂ、￣Ｂ、Ｃ、￣Ｃ、Ｄ、Ｅ、Ｆ及
びＧであり、出力信号はＸであり、Ｈ、Ｉ、Ｊ、Ｋはト
ランジスタレベルのネットリストの中間信号線である。

【０２１４】図３５は、グラフ作成処理３３０４によ
り、図３４のトランジスタレベルのネットリストに対し
てネットリスト中の信号線を節点、トランジスタを枝と
して作成されたグラフであって、図３５において、３５
０１は出力信号に対応する節点、３５０３は入力信号に
対応する節点、３５０４は中間信号線に対応する節点、
３５０２はトランジスタに対応する枝である。節点の名
前は図３４の信号線名にそれぞれ対応しており、枝に付
加されている記号は枝に対応するトランジスタのゲート
端子に入力される信号線名に対応している。

【０２１５】図３５に示すグラフにおいて、節点Ｘ、
Ｉ、Ｊ、Ｈ及び節点Ｉ、Ｋ、Ｆ、Ｊにおいてそれぞれ閉
路が存在する。図３５に示すグラフは閉路判定処理３３
０５により閉路があると判定され、グラフ分割処理３３
０６により閉路を構成する節点の中の１個の節点を複数
個に分割して閉路を切断し、木構造の部分グラフに分割
される。

【０２１６】図３６は図３５に示すグラフからグラフ分
割処理３３０６によって分割された部分グラフを示して
おり、図３６において、３６０１及び３６０２は図３５
に示すグラフを分割することにより作成された木構造の
部分グラフである。このグラフの分割は、図３５の閉路
を構成する節点Ｘ、Ｉ、Ｊ，Ｈにおける節点Ｊを３６０
３、３６０４、３６０５のＪ１、Ｊ２、Ｊ３の３つの節
点に分割すると共に、図３５の閉路を構成する節点Ｉ、
Ｋ、Ｆ、Ｊにおける節点Ｆを３６０６、３６０７のＦ
１、Ｆ２に分割することにより作成されている。

【０２１７】図３７は、第１１の実施形態において予め
与えられている副セルのレイアウト図を示しており、第
１１の実施形態においては、４種類（ａ）、（ｂ）、
（ｃ）、（ｄ）の副セルが与えられている。図３７にお
いて、３７０１はソース領域及びドレイン領域を構成す
る拡散層、３７０２はゲート領域を構成するポリシリコ
ン層、３７０３は第１の金属層、３７０４は電源端子、
３７０５は接地端子、３７０６は信号入力端子、３７０
７は信号出力端子、３７０８はポリシリコン層３７０２
と第１の金属層３７０３とを接続するコンタクト層、３
７０９は拡散層３７０１と第１の金属層３７０３とを接
続するコンタクト層、３７１０は副セルのレイアウトの
面積を示す値である。

【０２１８】図３８は、第１１の実施形態において予め
与えられている副セルのトランジスタレベルのネットリ
ストを示しており、図３８において、３８０１はＮチャ
ネルトランジスタであり、これらＮチャネルトランジス
タ３８０１はパストランジスタ論理の回路を構成してい
る。また、図３８における信号線の信号線名は図３７に
おけるレイアウト図の信号線名と対応している。

【０２１９】図３９（ａ）〜（ｄ）は、第１１の実施形
態において予め与えられている副セルのトランジスタレ
ベルのネットリストから、副セルグラフ作成処理３３０
９により作成された副セルのグラフと、副セルのインオ
ーダのリスト作成処理３３１０により作成された副セル
のインオーダリストを示している。副セルのインオーダ
のリスト作成処理３３１０により作成された副セルのイ
ンオーダのリストは副セルのインオーダのリストライブ
ラリ３３１１に保存される。

【０２２０】図３９（ａ）において、３９０１は図３７
の（ａ）及び図３８の（ａ）の副セルに対応する副セル
のグラフ、３９０２は副セルのグラフ３９０１の節点名
のインオーダ、３９０３は副セルのグラフ３９０１の各
節点の根からの相対距離をインオーダに並べたインオー
ダリスト、３９０４はインオーダリスト３９０３の先頭
数字を零とした場合の相対値のリストである。

【０２２１】図３９（ｂ）において、３９０５は図３７
の（ｂ）及び図３８の（ｂ）の副セルに対応する副セル
のグラフ、３９０６は副セルのグラフ３９０５の節点名
のインオーダ、３９０７は副セルのグラフ３９０５の各
節点の根からの相対距離をインオーダに並べたインオー
ダリストであり、３９０８はインオーダリスト３９０７
の先頭数字を零とした場合の相対値のリストである。

【０２２２】図３９（ｃ）において、３９０９は図３７
の（ｃ）及び図３８の（ｃ）の副セルに対応する副セル
のグラフ、３９１０は副セルのグラフ３９０９の節点名
のインオーダ、３９１１は副セルのグラフ３９０９の各
節点の根からの相対距離をインオーダに並べたインオー
ダリストであり、３９１２はインオーダリスト３９１１
の先頭数字を零とした場合の相対値のリストである。

【０２２３】図３９（ｄ）において、３９１３は図３７
の（ｄ）及び図３８の（ｄ）の副セルに対応する副セル
のグラフ、３９１４は副セルのグラフ３９１３の節点名
のインオーダ、３９１５は副セルのグラフ３９１３の各
節点の根からの相対距離をインオーダに並べたインオー
ダリスト、３９１６はインオーダリスト３９１５の先頭
数字を零とした場合の相対値のリストである。

【０２２４】図３７（ａ）と図３８（ａ）と図３９
（ａ）、図３７（ｂ）と図３８（ｂ）と図３９（ｂ）、
図３７（ｃ）と図３８（ｃ）と図３９（ｃ）、及び図３
７（ｄ）と図３８（ｄ）と図３９（ｄ）において信号線
名はそれぞれ対応している。

【０２２５】第１１の実施形態において予め与えられて
いる副セルの優先順位は（ｄ）、（ｃ）、（ｂ）、
（ａ）の順である。

【０２２６】図４０は、図３６に示されている部分グラ
フに対して、未処理部分グラフ取出処理３３０７、イン
オーダのリスト作成処理３３０８、インオーダのリスト
検索処理３３１２、副セル割当て処理３３１３及び未処
理部分グラフ判定処理３３１４がどのように処理を行な
うかを示した概略図であって、図４０において、４００
１、４００２、４００３、４００５、４００６は処理状
態を表している。

【０２２７】４００１は未処理部分グラフ取出処理３３
０７直前の処理状態を示しており、処理状態４００１の
内部のグラフは図３６の分割された部分グラフグラフ構
造のみを示している。処理状態４００１の内部のグラフ
には部分グラフが２つ存在する。初めはこの２つの部分
グラフの両者とも未処理である。

【０２２８】未処理部分グラフ取出処理３３０７により
部分グラフ３６０２が取出された場合、処理は処理状態
４００１から処理状態４００２へ移る。処理状態４００
２ではインオーダのリスト作成処理３３０８により部分
グラフ３６０２のグラフの各節点の根からの相対距離を
インオーダに並べたリストであるインオーダリスト４０
０７が作成され、さらに、インオーダリスト４００７の
先頭数字を零とした場合の相対値のリストであるインオ
ーダリスト４００８が作成される。このインオーダリス
ト４００８に対してインオーダのリスト検索処理３３１
２により、予め与えられている副セルに対して作成され
ている副セルのインオーダリストと一致する部分が検索
される。

【０２２９】第１１の実施形態において予め与えられて
いる副セルの優先順位は、面積／トランジスタ数の値が
小さいものから順に与えられ、（ｄ）、（ｃ）、
（ｂ）、（ａ）の順であるため、インオーダリスト４０
０８は、副セルのインオーダのリストライブラリ３３１
１に保存されている副セルのインオーダリスト３９１
６、３９１２、３９０８、３９０４に対して、前記の優
先順位の順に比較される。インオーダリスト４００８
は、保存されているインオーダリスト３９１６、３９１
２、３９０８とは一致せず、インオーダリスト３９０４
と全て一致する。従って、部分グラフ３６０２は副セル
割当て処理３３１３によりインオーダリスト３９０４に
対応する副セル３９０１の１つに割り当てられる。処理
状態４００３はこの割当て処理を示している。

【０２３０】処理状態４００１においては部分グラフが
２つ存在し、部分グラフ３６０２に対する処理は終了し
たが、部分グラフ３６０１に対しては未処理である。こ
のため、未処理部分グラフ判定処理３３１４において未
処理部分グラフが存在すると判定され、処理は未処理部
分グラフ取出処理３３０７に移り、未処理部分グラフ取
出処理３３０７により、未処理である部分グラフ３６０
１が取出される。処理は処理状態４００１から処理状態
４００４へ移る。

【０２３１】処理状態４００４においては、インオーダ
のリスト作成処理３３０８により部分グラフ３６０１の
グラフの各節点の根からの相対距離をインオーダに並べ
たリストであるインオーダリスト４００９と、このイン
オーダリスト４００９の先頭数字を零としとした場合の
相対値のリストである前方検索用のインオーダリスト４
０１０と、インオーダリスト４００９の最後尾数字を零
とした場合の相対値のリストである後方検索用のインオ
ーダリスト４０１１とが作成される。

【０２３２】前方検索用のインオーダリスト４０１にお
いては先頭から、また後方検索用のインオーダリスト４
０１１においては最後尾から、予め与えられている副セ
ルに対して作成されている副セルのインオーダリストと
一致する部分がそれぞれ検索される。第１１の実施形態
において予め与えられている副セルの優先順位は
（ｄ）、（ｃ）、（ｂ）、（ａ）であるため、前方検索
用のインオーダリスト４０１０及び後方検索用のインオ
ーダリスト４０１１は、副セルのインオーダのリストラ
イブラリに保存されている副セルのインオーダリスト３
９１６、３９１２、３９０８、３９０４に対して、前記
の優先順位の順に比較される。

【０２３３】図４６は前記の比較処理の方法を示してお
り、図４６において、４６０１は優先順位が一番高い副
セル（ｄ）に対応するインオーダのリストとの比較処
理、４０１１は後方検索用リストであって、相対値は逆
順に検索されるため、ここでは逆順に表している。

【０２３４】比較処理４６０１においては、前方検索用
のインオーダリスト４０１０及び後方検索用のインオー
ダリスト４０１１の両者とも副セル（ｄ）に対応するイ
ンオーダリスト３９１６と一致しない。そこで、次に優
先順位が高い副セル（ｂ）に対応するインオーダリスト
３９１２に対する比較を行なう。比較処理４６０２は、
前方検索用のインオーダリスト４０１０及び後方検索用
のインオーダリスト４０１１と副セル（ｃ）に対応する
インオーダリスト３９１２との比較処理を示している。
比較処理４６０２においては、前方検索用のインオーダ
リスト４０１０及び後方検索用のインオーダリスト４０
１１の両者とも副セル（ｃ）に対応するインオーダリス
ト３９１２と一致しない。そこで、次に優先順位が高い
副セル（ｂ）に対応するインオーダリスト３９０８に対
する比較を行なう。比較処理４６０３は前方検索用のイ
ンオーダリスト４０１０及び後方検索用のインオーダリ
スト４０１１と副セル（ｂ）に対応するインオーダリス
ト３９０８との比較処理を示している。

【０２３５】比較処理４６０３においては、前方検索用
のインオーダリスト４０１０では一致しないが、後方検
索用のインオーダリスト４０１１で一致する部分が存在
する。この一致する部分を副セル（ｂ）に割り当てる。
処理状態４００５はこの割当て処理を示しており、後方
検索用のインオーダリスト４０１１の一致した部分を副
セル（ｂ）に割り当てる。この割当てでは後方検索用の
インオーダリスト４０１１において一致しなかった部分
が存在する。この一致しなかった部分に対して再度イン
オーダリストを作成する。つまり、部分グラフ３６０１
における未割当てのグラフに対して、グラフの各節点の
根からの相対距離をインオーダに並べたリストであるイ
ンオーダリスト４０１２と、このインオーダリスト４０
１２のインオーダのリストの先頭数字を零とした場合の
相対値のリストである前方検索用のインオーダリスト４
０１３と、インオーダリスト４０１２の最後尾数字を零
とした場合の相対値のリストである後方検索用のインオ
ーダリスト４０１４が作成される。

【０２３６】第１１の実施形態において予め与えられて
いる副セルの優先順位は（ｄ）、（ｃ）、（ｂ）、
（ａ）であるため、前方検索用のインオーダリスト４０
１３及び後方検索用のインオーダリスト４０１４は、副
セルのインオーダのリストライブラリ３３１１に保存さ
れている副セルのインオーダリスト３９１６、３９１
２、３９０８、３９０４に対してこの順に比較される。
この比較では前方検索用のインオーダリスト４０１３が
副セル（ｂ）に対応するインオーダリスト３９０８にそ
の全てが一致する。このため処理状態４００４において
インオーダリスト３９０８と一致しなかった部分は、処
理状態４００５において部分グラフ３９０５に割り当て
られる。

【０２３７】この結果、部分グラフ３６０１は副セル割
当て処理３３１３により、インオーダリスト３９０８に
対応する副セル（ｂ）の２つの組合せに割り当てられ
る。処理状態４００６はこの割当て状態を示している。

【０２３８】図３６に示す部分グラフは図４１に示す４
１０１、４１０２、４１０３の３つの組合せに割り当て
られ、４１０１は副セル（ｂ）、４１０２は副セル
（ｂ）、４１０３は副セル（ａ）に割り当てられる。図
３６に示す部分グラフ３６０１の節点Ｉは４１０４にお
けるＩ１及び４１０５におけるＩ２に分割されている。

【０２３９】前記の割当て処理に基づき副セル配置配線
処理３３０３によって部分回路のレイアウトが生成され
る。

【０２４０】図４２（ａ）は副セルの配置を示し、図４
２（ｂ）は副セルの配線を示しており、図４２におい
て、４２０１は４１０３に割り当てられた副セル（ａ）
に対応するレイアウト、４２０２は４１０２に割り当て
られた副セル（ｂ）に対応するレイアウト、４２０３は
４１０１に割り当てられた副セル（ｂ）に対応するレイ
アウトである。４２０４は第２の金属層、４２０５は部
分回路のレイアウトの信号出力端子、４２０６は部分回
路のレイアウトの信号入力端子、４２０７は第１の金属
層３７０３と第２の金属層４２０４とを接続するコンタ
クト層である。図３４のトランジスタレベルのネットリ
ストとして与えられた部分回路のレイアウトは図４２
（ｃ）となる。

【０２４１】尚、ここでは検索用のインオーダリストと
して、前方検索用のインオーダリスト及び後方検索用の
インオーダリストを作成し、この両者と副セルのインオ
ーダリストとを比較したが、前方検索用インオーダリス
トのみを作成し、これと副セルのインオーダリストと比
較するだけでもよいし、また、後方検索用のインオーダ
のみを作成し、これと副セルのインオーダリストを比較
するだけでもよい。

【０２４２】図４３は、図３６に示す部分回路の分割済
グラフ３６０１に対して、副セルの組合せを全て求める
場合の処理の流れを示した概略図であって、図４３にお
いて、４３０１、４３０２、４３０３、４３０４、４３
０５、４３０６、４３０７、４３０８、４３０９、４３
１０、４３１１、４３１２０、４３１３、４３１４、４
３１５は処理状態を表し、４３１６、４３１７、４３１
８、４３１９、４３２０、４３２１、４３２２は処理状
態４３０６、４３０８、４３１０、４３１２、４３１
３、４３１４、４３１５において割り当てられている副
セルの組み合せと、各副セルの面積の値３７１０から求
められる組合せ副セルの面積の合計値である。

【０２４３】処理状態４３０１は、部分グラフ３６０１
が未処理部分グラフ取出処理により取り出された処理状
態を表しており、該処理状態４３０１は図４０における
処理状態４００４と対応している。処理状態４３０４
は、部分グラフ３６０１のインオーダリストと副セルの
インオーダリストのリストライブラリ３３１１とから、
部分グラフ３６０１のインオーダリストに対して副セル
（ｂ）に一致する部分を検索し、互いに対応する部分を
副セル（ｂ）に割り当てた処理状態を表しており、該処
理状態４３０４は図４０における処理状態４００５と対
応している。処理状態４３１０は、直前の処理状態４３
０４において未だ一致していないインオーダリストの部
分に対して、副セル（ｂ）が割り当てられ、部分グラフ
３６０１が副セル（ｂ）の２個の組合せに割り当てられ
たことを表しており、該処理状態４３１０は図４０にお
ける処理状態４００６と対応している。処理状態４３１
０においては、部分グラフ３６０１に対して割り当てら
れた副セル（ｂ）の面積の合計を算出し、算出された面
積値８は４３１８の部分に示されている。

【０２４４】処理状態４３０２及び処理状態４３０３は
処理状態４３０１に対して副セル（ａ）が割り当てられ
た処理状態を表している。処理状態４３０５は直前の処
理状態４３０２又は処理状態４３０３において未だ一致
していないインオーダリストの一部分に対して副セル
（ａ）が割り当てられた処理状態を示している。処理状
態４３０６は、直前の処理状態４３０２において未だ一
致していないインオーダリストの部分に対して副セル
（ｃ）が割り当てられ、元の部分グラフ３６０１が、１
つの副セル（ａ）と１つの副セル（ｃ）との組み合せに
割り当てられたことを示している。処理状態４３０６に
おいては組み合わされた副セルの合計面積９は４３１６
の部分に示されている。

【０２４５】処理状態４３０７は、直前の処理状態４３
０２において一致していないインオーダリストの一部分
に対して副セル（ｂ）が割り当てられた処理状態、及び
直前の処理状態４３０４において一致していないインオ
ーダリストの一部分に対して副セル（ａ）が割り当てら
れた処理状態を表している。処理状態４３０８は直前の
処理状態４３０３において一致していないインオーダリ
ストの一部分に対して副セル（ｄ）が割り当てられた処
理状態を表しており、該処理状態４３０８においては組
み合わされた副セルの合計面積９は４３１７の部分に示
されている。処理状態４３０９は直前の処理状態４３０
３において一致していないインオーダリストの一部分に
対して副セル（ａ）が割り当てられた処理状態を表して
いる。処理状態４３１１は、直前の処理状態４３０５に
おいて一致していないインオーダリストの一部分に対し
て副セル（ａ）が割り当てられた処理状態、及び直前の
処理状態４３０９において一致していないインオーダリ
ストの一部分に対して副セル（ａ）が割り当てられた処
理状態を表している。処理状態４３１２は直前の処理状
態４３０５において一致していないインオーダリストの
一部分に対して副セル（ｂ）が割り当てられた処理状態
を表しており、該処理状態４３１２においては組み合わ
された副セルの合計面積１０は４３１９の部分に示され
ている。処理状態４３１３は、直前の処理状態４３０７
において一致していないインオーダリストの一部分に対
して副セル（ａ）が割り当てられた処理状態を表してお
り、該処理状態４３１３においては組み合わされた副セ
ルの合計面積１０は４３２０に示されている。処理状態
４３１４は直前の処理状態４３０９において一致してい
ないインオーダリストの一部分に対して副セル（ｂ）が
割り当てられた処理状態を表しており、該処理状態４３
１４においては組み合わされた副セルの合計面積１０は
４３２１の部分に示されている。処理状態４３１５は直
前の処理状態４３１１において一致していないインオー
ダリストの一部分に対して副セル（ａ）が割り当てられ
た処理状態を表しており、該処理状態４３１５において
は組み合わされた副セルの合計面積１２は４３２２の部
分に示されている。

【０２４６】図４３に示す処理の概略図においては、処
理状態４３０６、４３０８、４３１０、４３１２、４３
１３、４３１４、４３１５により全ての副セルの組合わ
せを求めている。これらの組合せに対して、予め与えら
れている副セルの面積３７１０より、その組合せを部分
回路に割り当てたときの部分回路のレイアウトを構成す
る副セルの面積の合計値を算出する。処理状態４３０
６、４３０８、４３１０、４３１２、４３１３、４３１
４、４３１５のそれぞれに対して、４３１６、４３１
７、４３１８、４３１９、４３２０、４３２１、４３２
２の部分回路の面積の値が副セル面積の値３７１０より
算出される。これらの副セル面積のうちで最小のものが
選ばれるため、第１１の実施形態においては、処理状態
４３１０の組合せが選ばれる。処理状態４３１０により
得られた部分回路のレイアウトは図４２の（ｃ）と同じ
になる。このように副セルの面積が最小になる組合せを
求めることにより、より小さい面積の部分回路レイアウ
トセルを生成できる。

【０２４７】以上説明したように第１１の実施形態に係
る半導体集積回路の設計方法によると、論理回路から複
数個の部分回路を作成し、複数個の部分回路のトランジ
スタレベルのネットリストと予め準備されている複数種
類の副セルのレイアウトとから各部分回路のレイアウト
を生成し、得られた各部分回路のレイアウトに基づき論
理回路全体のレイアウトを作成することが可能となる。
この設計方法は、部分回路を副セルの組み合わせにより
作成するので、既存の自動配置配線処理を用いたレイア
ウト生成が可能となる。また、半導体集積回路内の構成
要素について遅延時間を特に考慮する必要があるものを
同じ部分回路に含めることにより、部分回路においては
遅延時間を考慮する必要がある副セル同士が隣接して配
置されるので、論理回路全体としての配線遅延を抑制す
ることができる。

【０２４８】また、部分回路のトランジスレベルのネッ
トリストの接続構造をグラフに変換し、変換された部分
回路のグラフと、予め準備されていると共に優先順位が
与えられている副セルライブラリとを比較し、変換され
た部分回路のグラフに、該部分回路のグラフにおける副
セルライブラリと同形のグラフ又はその組合せを割り当
てて部分回路のレイアウトを生成するため、部分回路レ
イアウトを生成するために必要となる予め準備された副
セルライブラリの数を低減できる。

【０２４９】また、部分回路のトランジスレベルのネッ
トリストの接続構造をグラフに変換し、変換された部分
回路のグラフが木構造を持つとき、変換された部分回路
のグラフに、グラフのインオーダを用いて副セルの組合
せを割り当てて部分回路のレイアウトを生成するため、
部分回路レイアウトを生成するために必要となる予め準
備された副セルライブラリの数を低減できる。

【０２５０】また、部分回路のトランジスレベルのネッ
トリストの接続構造をグラフに変換し、変換された部分
回路のグラフに予め準備された副セルライブラリの組合
せを割り当てる場合、副セルライブラリの組合せが複数
種類存在するときには、複数のセルライブラリの組合せ
の全部又は一部分を求め、求めた組合せのうち部分回路
のレイアウトの面積が最小になる副セルライブラリの組
合せを用いて部分回路のレイアウトを生成するため、部
分回路のレイアウト面積を小さくすることができ、これ
により、全体のレイアウトの面積を小さくすることがで
きる。

【０２５１】また、部分回路のトランジスレベルのネッ
トリストの接続構造をグラフに変換し、変換された部分
回路のグラフに閉路が存在するとき、部分回路のグラフ
における閉路部分を切断して木構造を持つ部分グラフを
作成し、変換された部分回路のグラフに、該部分回路の
グラフにおける副セルライブラリと同形のグラフ又はそ
の組合せを割り当てて部分回路のレイアウトを生成する
ため、部分回路のレイアウトを生成するために必要とな
る予め準備された副セルライブラリの数を低減すること
ができる。

【０２５２】

【発明の効果】請求項１の発明に係る半導体集積回路の
設計方法によると、論理回路より分離された組み合わせ
回路部から作成された複数の部分回路をトランジスタレ
ベルの回路に変換する際に、部分回路毎に元の論理例え
ばＣＭＯＳ論理を他の論理例えばパストランジスタ論理
やダイナミック論理等に置き換えることができるため、
よりデバイス数の少ない論理方式を選択できるので、作
成されるブロックの面積、処理速度及び消費電力を小さ
くすることが可能となる。

【０２５３】請求項２の発明に係る半導体集積回路の設
計方法によると、パストランジスタ論理やダイナミック
論理等のトランジスタレベルの回路の処理速度や動作信
頼性等の回路特性に影響を及ぼすトランジスタ段数の上
限が制約されるため、部分回路がパストランジスタ論理
やダイナミック論理等のトランジスタレベルの回路に変
換されたときの処理速度や動作信頼性等の回路性能が低
減する事態を回避することができる。

【０２５４】請求項３の発明に係る半導体集積回路の設
計方法によると、部分回路をパストランジスタ論理やダ
イナミック論理等のトランジスタレベルの回路に変換す
る際に、入力信号数により決まるトランジスタ段数が制
約された範囲内で、より多くのゲートを含む回路をより
少ないトランジスタ数で実現できる可能性が増すので、
同じ機能で回路面積、処理速度及び消費電力に優れた回
路を作成することが可能となる。

【０２５５】請求項４の発明に係る半導体集積回路の設
計方法によると、トランジスタレベルの回路の処理速度
や動作信頼性等の回路特性に影響を及ぼすトランジスタ
段数の上限が制約されると共に、トランジスタ段数が制
約された範囲内でより多くのゲートを含む回路をより少
ないトランジスタ数で実現できる可能性が増加するの
で、パストランジスタ論理やダイナミック論理等のトラ
ンジスタレベルの回路における回路面積、処理速度、動
作信頼性及び消費電力に優れた回路を作成することが可
能となる。

【０２５６】請求項５の発明に係る半導体集積回路の設
計方法によると、論理コーン毎に部分集合が作成される
ため、１つの出力信号を作成するのに必要な入力信号及
び回路構成要素が分かるので、各出力信号毎の論理コー
ンから部分回路を作成することにより部分回路の出力信
号を１つにすることができ、これによって、回路動作を
安定させることが可能となる。

【０２５７】請求項６の発明に係る半導体集積回路の設
計方法によると、ファンアウト数が多いため駆動するの
に大きいバッファを必要とする論理コーンが分かるの
で、該論理コーンの出力部に必要な大きさのバッファを
設けることができる。

【０２５８】請求項７の発明に係る半導体集積回路の設
計方法によると、部分回路の出力信号は１つに限定され
るため、回路動作が安定すると共に出力部に設けるバッ
ファの数を減らすことが可能になるので、回路面積、処
理速度及び消費電力の面でより優れた回路を作成するこ
とが可能となる。

【０２５９】請求項８の発明に係る半導体集積回路の設
計方法によると、冗長な部分回路が低減するので、回路
面積及び消費電力の面で優れた回路を作成することが可
能となる。

【０２６０】請求項９の発明に係る半導体集積回路の設
計方法によると、部分回路を他の論理例えばパストラン
ジスタ論理に書き換えたときにトランジスタ数が少なく
なる可能性が大きくなるため、部分回路の出力部に必要
な出力バッファの数を低減することができるので、回路
面積、処理速度及び消費電力の面でより優れた回路を作
成することが可能となる。

【０２６１】請求項１０の発明に係る半導体集積回路の
設計方法によると、部分回路をパストランジスタ論理等
の回路に変換する処理を一定の手続きに従って行なうこ
とができるので、計算機による自動処理によって部分回
路をトランジスタレベルの部分回路に変換することが容
易になる。

【０２６２】請求項１１の発明に係る半導体集積回路の
設計方法によると、部分回路への入力の遅延時間を考慮
した二分決定グラフを作成できるので、パストランジス
タ論理を用いた回路に変換したときに、最適な遅延時間
を持つ回路を作成することができる。

【０２６３】請求項１２の発明に係る半導体集積回路の
設計方法によると、パストランジスタ論理を用いた回路
において入力信号数が少ないときには信号増幅器の面積
割合が増大してＣＭＯＳに対する面積優位性が得られな
いという事態を回避でき、パストランジスタ論理の面積
優位性がある部分回路に対してはパストランジスタ論理
を用いる一方、パストランジスタ論理の面積優位性がな
い部分回路に対してはＣＭＯＳ論理を用いることができ
るので、全体として面積の小さい半導体集積回路を作成
することができる。

【０２６４】請求項１３の発明に係る半導体集積回路の
設計方法によると、パストランジスタ論理の面積優位性
がある部分回路はパストランジスタ論理を用いた回路に
変換する一方、パストランジスタ論理の面積優位性がな
い部分回路はＣＭＯＳ論理を用いた回路に変換するの
で、全体として面積の小さい半導体集積回路を作成する
ことができる。

【０２６５】請求項１４の発明に係る半導体集積回路装
置の設計方法によると、パストランジスタ論理を用いる
と高速になる部分はパストランジスタ論理を用い、パス
トランジスタ論理を用いても高速にならない部分はＣＭ
ＯＳ論理を用いることができるため、パストランジスタ
論理を用いた回路においてドレイン端子−ソース端子の
直列接続段数が大きくなりすぎるため遅延時間が増大し
たり、動作が不安定になったりする事態を回避できるの
で、回路全体として高速で安定した半導体集積回路を作
成することが可能となる。

【０２６６】請求項１５の発明に係る半導体集積回路の
設計方法によると、パストランジスタ論理を用いた回路
においてドレイン端子−ソース端子間を信号が通過する
ことにより電圧降下が発生して、入力がトランジスタの
ゲート端子に加えられるときに十分な動作が行なえなく
なる事態を回避できるので、高速で安定した動作を持つ
半導体集積回路を作成することが可能となる。

【０２６７】請求項１６の発明に係る半導体集積回路の
設計方法によると、パストランジスタのドレイン端子−
ソース端子間の最大の直列接続段数に応じて最適な能力
と面積を持つ信号増幅器を挿入するため、増幅能力は高
いが面積の大きい信号増幅器を全ての部分回路の出力に
付加することに起因して回路全体の面積が増大する問題
を回避できるので、高速で安定した動作を持ち且つ適切
な面積を持つ半導体集積回路を作成することが可能とな
る。

【０２６８】請求項１７の発明に係る半導体集積回路の
設計方法によると、トランジスタレベルの部分回路を予
め準備されている副セルライブラリの配置配線により作
成することができるので、既存の自動配置配線処理を用
いたレイアウト生成が可能になる。この場合、組み合せ
回路部の遅延時間を特に考慮する必要がある回路要素に
ついては同じ部分回路に含めることにより、遅延時間を
特に考慮する必要がある回路要素群の配線遅延を抑制す
ることができる。

【０２６９】請求項１８の発明に係る半導体集積回路の
設計方法によると、第１のグラフから１個以上の第２の
グラフの組合せよりなる組み合わせグラフを作成し、作
成された組み合わせグラフを第１のグラフと対応するト
ランジスタレベルの部分回路に割り当てるため、部分回
路レイアウトを生成するために必要となる予め準備され
た副セルライブラリの数を抑制することができる。

【０２７０】請求項１９の発明に係る半導体集積回路の
設計方法によると、第１のグラフから１個以上の第２の
グラフの組合せよりなる組み合わせグラフを作成する処
理が容易且つ的確になるので、部分回路レイアウトを生
成するために必要となる予め準備された副セルライブラ
リの数を抑制することができる。

【０２７１】請求項２０の発明に係る半導体集積回路の
設計方法によると、第１のグラフから１個以上の第２の
グラフの組合せよりなる組み合わせグラフを作成する処
理が容易且つ的確になるので、部分回路レイアウトを生
成するために必要となる予め準備された副セルライブラ
リの数を抑制することができる。

【０２７２】請求項２１の発明に係る半導体集積回路の
設計方法によると、第１のグラフには副セルライブラリ
の合計面積が最小となる組み合わせグラフが割り当てら
れるので、全体のレイアウトの面積を小さくすることが
できる。

【０２７３】請求項２２の発明に係る半導体集積回路に
よると、パストランジスタ論理部におけるトランジスタ
のゲート幅の総和を変えることなく、各トランジスタに
おける飽和電流値を大きくすることができるので、信号
の伝搬速度が速いパストランジスタ論理の半導体集積回
路が得られる。

【０２７４】請求項２３の発明に係る半導体集積回路に
よると、信号増幅器を構成する最終段のトランジスタの
飽和電流値は、ドレイン端子が信号増幅器の出力に接続
されているすべてのトランジスタの飽和電流値の合計値
以上であるので、信号伝搬速度をパストランジスタ回路
の性能の限界まで引き出すことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の設計方法の流れを示すフロー図である。

【図２】本発明の各実施形態に係る半導体集積回路の設
計方法を実現するためのハードウエア構成を示す図であ
る。

【図３】本発明の第１の実施形態に係る半導体集積回路
の設計方法における論理回路のゲートレベルのネットリ
ストの一例を示す図である。

【図４】本発明の第１の実施形態に係る半導体集積回路
の設計方法におけるゲートレベルの部分回路と同じ論理
を実現するパストランジスタ論理による回路図である。

【図５】本発明の第１、第２及び第３の実施形態に係る
半導体集積回路の設計方法における部分回路のレイアウ
トセルの一例である。

【図６】本発明の第２の実施形態に係る半導体集積回路
の設計方法における論理回路のゲートレベルのネットリ
ストの一例を示す図である。

【図７】本発明の第２の実施形態に係る半導体集積回路
の設計方法におけるゲートレベルの部分回路の回路図で
ある。

【図８】本発明の第２の実施形態に係る半導体集積回路
の設計方法におけるゲートレベルの部分回路の回路図で
ある。

【図９】本発明の第２の実施形態に係る半導体集積回路
の設計方法におけるゲートレベルの部分回路と同じ論理
を実現するパストランジスタ論理による回路図である。

【図１０】本発明の第３の実施形態に係る半導体集積回
路の設計方法における論理回路のゲートレベルのネット
リストの一例を示す図である。

【図１１】本発明の第３の実施形態に係る半導体集積回
路の設計方法におけるゲートレベルの部分回路の回路図
である。

【図１２】本発明の第３の実施形態に係る半導体集積回
路の設計方法におけるゲートレベルの部分回路の回路図
である。

【図１３】本発明の第２の実施形態に係る半導体集積回
路の設計方法における部分回路作成処理の流れを示すフ
ロー図である。

【図１４】本発明の第３の実施形態に係る半導体集積回
路の設計方法における部分回路作成処理の流れを示すフ
ロー図である。

【図１５】本発明の第３の実施形態に係る半導体集積回
路の設計方法の流れを示すフロー図である。

【図１６】本発明の第４の実施形態に係る半導体集積回
路の設計方法における論理圧縮処理の流れを示すフロー
図である。

【図１７】本発明の第５の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の流れ
を示すフロー図である。

【図１８】本発明の第６の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の流れ
を示すフロー図である。

【図１９】本発明の第７の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の流れ
を示すフロー図である。

【図２０】本発明の第８の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の流れ
を示すフロー図である。

【図２１】本発明の第４、第５、第６、第７及び第８の
実施形態に係る半導体集積回路の設計方法における論理
レベルの回路の一例を示す図である。

【図２２】本発明の第４の実施形態に係る半導体集積回
路の設計方法における部分回路の二分決定グラフの作成
及び圧縮処理の一例を示す図である。

【図２３】本発明の第４、第７及び第８の実施形態に係
る半導体集積回路の設計方法における部分回路のパスト
ランジスタ論理を用いたトランジスタレベルの回路の一
例を示す図である。

【図２４】本発明の第４、第５、第６、第７及び第８の
実施形態に係る半導体集積回路の設計方法における部分
回路間の接続を表すネットリストの一例を示す図であ
る。

【図２５】本発明の第５の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の処理
の一例を示す図である。

【図２６】本発明の第６の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の処理
の一例を示す図である。

【図２７】本発明の第７の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の処理
の一例を示す図である。

【図２８】本発明の第８の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の処理
の一例を示す図である。

【図２９】本発明の第８の実施形態に係る半導体集積回
路の設計方法におけるトランジスタ回路変換処理の処理
の結果の一例を示す図である。

【図３０】本発明の第９の実施形態に係る半導体集積回
路の設計方法におけるトランジスタレベルの回路図の説
明図である。

【図３１】本発明の第９の実施形態に係る半導体集積回
路の設計方法における回路の入力信号及び出力信号の波
形である。

【図３２】本発明の第１０の実施形態に係る半導体集積
回路の設計方法におけるトランジスタレベルの回路図の
説明図である。

【図３３】本発明の第１０の実施形態に係る半導体集積
回路の設計方法における部分回路レイアウト生成処理の
流れを示すフロー図である。

【図３４】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における部分回路のトランジスタレベル
のネットリストの一例を示す図である。

【図３５】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における部分回路のトランジスタレベル
のネットリストの一例に対応するグラフを示す図であ
る。

【図３６】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における図３５のグラフを分割した結果
である木構造の部分グラフを示す図である。

【図３７】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における予め与えられている副セルのレ
イアウトを示す図である。

【図３８】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における予め与えられている副セルのト
ランジスタレベルのネットリストを示す図である。

【図３９】本発明の第１１の実施形態における予め与え
られている副セルのグラフを示す図ある。

【図４０】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における未処理グラフ取出処理、インオ
ーダのリスト作成処理、インオーダのリスト検索処理、
副セル割当て処理及び未処理部分グラフ判定処理の処理
の流れを示す概略図である。

【図４１】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における副セルの割当て結果を示す図で
ある。

【図４２】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における部分回路のレイアウトの配置、
配線及び配置配線結果のレイアウトを示す図である。

【図４３】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における副セルの割当てが複数存在する
場合の副セル割当て処理流れを示す概略図である。

【図４４】本発明の第４の実施形態に係る半導体集積回
路の設計方法における部分回路のレイアウトの一例を示
す図である。

【図４５】本発明の第４の実施形態に係る半導体集積回
路の設計方法におけるブロック全体のレイアウトの一例
を示す図である。

【図４６】本発明の第１１の実施形態に係る半導体集積
回路の設計方法における部分グラフのインオーダのリス
トと副セルのインオーダのリストの比較を示す図であ
る。

【符号の説明】

１０１ データ入力処理 １０２ レジスタ部分離処理 １０３ 部分回路作成処理 １０４ トランジスタ回路変換処理 １０５ 部分回路レイアウト生成処理 １０６ レイアウト配置配線処理 １０７ データ出力処理 ３１９ レジスタ部 ３２０ 組合せ回路部 １５０１ 論理圧縮処理 １６０２ 入力優先度決定処理 １６０３ 二分決定グラフ作成処理 １６０４ 二分決定グラフ圧縮処理 １７０２ 入力信号線数比較処理 １７０３、１８０５、１９０１、２００１ パストラ
ンジスタ論理変換処理 １７０４、１８０６ ＣＭＯＳ論理変換処理 １８０２ パストランジスタ論理トランジスタ数見積
処理 １８０３ ＣＭＯＳ論理トランジスタ数見積処理 １８０４ トランジスタ数比較処理 １９０２ パストランジスタ直列段数計算処理 １９０３ 直列段数許容判断処理 １９０４ ＣＭＯＳ論理置換処理 ２００３ パストランジスタ最大直列段数計算処理 ２００４ ファンアウト先検索処理 ２００５ 直列段数判断処理 ２００６ 信号増幅器挿入処理 ２８０１、２８０２ 信号増幅器 ３３０１ 副セル割り当て処理 ３３０２ 副セルのレイアウト及びトランジスタレベ
ルネットリストのライブラリ ３３０３ 副セル配置配線処理 ３３０４ グラフ作成処理 ３３０５ 閉路判定処理 ３３０６ グラフ分割処理 ３３０８ インオーダのリスト作成処理 ３３１１ 副セルのインオーダのリストライブラリ ３６０１ 木構造の部分グラフ ３６０２ 木構造の部分グラフ ３７１０ 副セルのレイアウトの面積値 ３９０１、３９０５、３９０９、３９１３ 副セルの
グラフ ３９０４、３９０８、３９１２、３９１６ 副セルの
インオーダのリスト ４０１０、４０１３ 前方検索用のインオーダのリス
ト ４０１１、４０１４ 後方検索用のインオーダのリス
ト

Claims (23)

【特許請求の範囲】
1. 【請求項１】 論理回路をレジスタよりなるレジスタ部
   とレジスタ以外の回路要素よりなる組合せ回路部とに分
   離する論理回路分離工程と、 前記組合せ回路部を構成する回路要素を要素とする集合
   に対して、各要素が複数の部分集合に属することを許し
   且つすべての要素がいずれかの部分集合に属するように
   複数の部分集合を作成し、該複数の部分集合のそれぞれ
   を部分回路とする部分回路作成工程と、 前記部分回路のそれぞれをトランジスタレベルの部分回
   路に変換するトランジスタ回路変換工程と、 前記トランジスタレベルの部分回路毎に部分回路レイア
   ウトセルをそれぞれ生成する部分回路レイアウト生成工
   程と、 前記部分回路レイアウトセルと前記のレジスタ部を構成
   する各レジスタとを単位セルとしてセルベースのレイア
   ウトの配置及び配線を行なうことにより、前記論理回路
   のレイアウトを作成するレイアウト配置配線工程とを備
   えていることを特徴とする半導体集積回路の設計方法。
2. 【請求項２】 前記部分回路作成工程は、 前記複数の部分回路のそれぞれにおける入力信号数に上
   限の制約を設ける第１の工程と、 前記複数の部分回路のそれぞれにおける入力信号の数が
   前記上限の制約を満たすように前記複数の部分集合を作
   成する第２の工程とを含むことを特徴とする請求項１に
   記載の半導体集積回路の設計方法。
3. 【請求項３】 前記部分回路作成工程における第２の工
   程は、前記複数の部分回路のそれぞれにおける入力信号
   の数が前記上限の制約を満たし、且つ前記複数の部分集
   合のそれぞれを構成する要素の数が最大となるように前
   記複数の部分集合を作成する工程を含むことを特徴とす
   る請求項２に記載の半導体集積回路の設計方法。
4. 【請求項４】 前記部分回路作成工程は、 前記複数の部分回路のそれぞれにおける入力信号数を表
   す項と、前記複数の部分集合のそれぞれを構成する要素
   の数を表す項とを含む評価関数を作成する第１の工程
   と、 前記評価関数の値が最小となるように前記複数の部分集
   合を作成する第２の工程とを含むことを特徴とする請求
   項１に記載の半導体集積回路の設計方法。
5. 【請求項５】 前記部分回路作成工程は、 前記複数の部分回路の境界となる複数個の信号を指定す
   る第１の工程と、 前記複数個の信号が各部分回路の境界となり且つ各部分
   回路の出力信号及び前記複数個の信号を生成するために
   必要な回路要素が含まれるように前記複数の部分集合を
   作成する第２の工程とを含むことを特徴とする請求項１
   に記載の半導体集積回路の設計方法。
6. 【請求項６】 前記部分回路作成工程における第１の工
   程は、前記複数個の信号としてファンアウト数が所定数
   以上である信号を指定する工程を含むことを特徴とする
   請求項５に記載の半導体集積回路の設計方法。
7. 【請求項７】 前記部分回路作成工程における第２の工
   程は、前記第１の工程において指定した複数の信号以外
   の信号に出力信号が含まれないように前記複数の部分集
   合を作成する工程を含むことを特徴とする請求項５に記
   載の半導体集積回路の設計方法。
8. 【請求項８】 前記部分回路作成工程は、 一の前記回路要素が属する部分集合の数に上限の制約を
   設ける第１の工程と、 一の前記回路要素が属する部分集合の数が前記上限の制
   約を満たすように前記複数の部分集合を作成する第２の
   工程とを含むことを特徴とする請求項１に記載の半導体
   集積回路の設計方法。
9. 【請求項９】 前記部分回路作成工程は、 前記部分集合を構成する回路要素の数に下限の制約を設
   ける第１の工程と、 作成された複数の部分集合のそれぞれを構成する回路要
   素の数が前記下限の制約を満たさない要素少数部分集合
   があるとき、該要素少数部分集合よりなる部分回路のフ
   ァンアウト数に相当する数の前記要素少数部分集合より
   なる要素少数部分回路を作成する第２の工程と、 前記要素少数部分回路を、該要素少数部分回路の出力信
   号を入力とする部分集合よりなる部分回路に結合する第
   ３の工程とを含むことを特徴とする請求項１に記載の半
   導体集積回路の設計方法。
10. 【請求項１０】 前記トランジスタ回路変換工程は、 前記部分回路作成工程において作成された複数の部分回
    路毎に、当該部分回路の論理関数の出力信号を根にする
    と共に当該部分回路の入力信号を枝とする二分決定グラ
    フを作成する第１の工程と、 前記複数の部分回路のそれぞれを前記二分決定グラフに
    より論理圧縮処理を行なう第２の工程と、 論理圧縮処理が行なわれた各部分回路をトランジスタレ
    ベルの部分回路に変換する第３の工程とを含むことを特
    徴とする請求項１に記載の半導体集積回路の設計方法。
11. 【請求項１１】 前記トランジスタ回路変換工程におけ
    る第１の工程は、前記組合せ回路部の入力からの遅延時
    間が相対的に大きい入力信号を前記二分決定グラフの根
    側の枝に割り当てると共に、前記組合せ回路部の入力か
    らの遅延時間が相対的に小さい入力信号を前記二分決定
    グラフの葉側の枝に割り当てることにより、前記二分決
    定グラフを作成する工程を含み、 前記トランジスタ回路変換工程における第３の工程は、
    論理圧縮処理が行なわれた各部分回路をパストランジス
    タ論理を用いたトランジスタレベルの部分回路に変換す
    る工程を含むことを特徴とする請求項１０に記載の半導
    体集積回路の設計方法。
12. 【請求項１２】 前記トランジスタ回路変換工程は、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いたトランジスタレベルの部分回路に変換する際の
    当該トランジスタレベルの回路における入力信号数の下
    限の制約を設ける第１の工程と、 前記複数の部分回路のそれぞれにおける入力信号の数が
    前記下限の制約を満たしているか否かを判断し、入力信
    号数が前記下限の制約を満たしているときには前記部分
    回路をパストランジスタ論理を用いたトランジスタレベ
    ルの回路に変換する一方、入力信号数が前記下限の制約
    を満たしていないときには前記部分回路をＣＭＯＳ論理
    を用いたトランジスタレベルの回路に変換する第２の工
    程とを含むことを特徴とする請求項１に記載の半導体集
    積回路の設計方法。
13. 【請求項１３】 前記トランジスタ回路変換工程は、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いたトランジスタレベルの回路に変換したときの第
    １のトランジスタ数と、前記複数の部分回路のそれぞれ
    をＣＭＯＳ論理を用いたトランジスタレベルの回路に変
    換したときの第２のトランジスタ数とをそれぞれ算出す
    る第１の工程と、 前記第１のトランジスタ数が前記第２のトランジスタ数
    よりも少ないときには前記部分回路をパストランジスタ
    論理を用いたトランジスタレベルの回路に変換する一
    方、前記第２のトランジスタ数が前記第１のトランジス
    タ数よりも少ないときには前記部分回路をＣＭＯＳ論理
    を用いたトランジスタレベルの回路に変換する第２の工
    程とを含むことを特徴とする請求項１に記載の半導体集
    積回路の設計方法。
14. 【請求項１４】 前記トランジスタ回路変換工程は、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いてトランジスタレベルの部分回路に変換する際の
    当該トランジスタレベルの回路におけるパストランジス
    タのソース端子とドレイン端子との直列接続段数の上限
    の制約を設ける第１の工程と、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いたトランジスタレベルの回路に変換する第２の工
    程と、 前記組合せ回路部の入力から出力までのすべての信号経
    路におけるパストランジスタのソース端子とドレイン端
    子との直列接続段数をそれぞれ算出する第３の工程と、 算出された直列接続段数が前記上限の制約を満たさない
    信号経路におけるパストランジスタ論理を用いたトラン
    ジスタレベルの回路の少なくとも一部分をＣＭＯＳ論理
    を用いたトランジスタレベルの回路に置き換える第４の
    工程とを含むことを特徴とする請求項１に記載の半導体
    集積回路の設計方法。
15. 【請求項１５】 前記トランジスタ回路変換工程は、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いたトランジスタレベルの回路に変換する第１の工
    程と、 変換されたトランジスタレベルの部分回路のファンアウ
    ト先にトランジスタのゲート端子への入力が１個以上存
    在するときには、変換されたトランジスタレベルの部分
    回路の出力に信号増幅器を挿入する第２の工程とを含む
    ことを特徴とする請求項１に記載の半導体集積回路の設
    計方法。
16. 【請求項１６】 前記トランジスタ回路変換工程は、 前記複数の部分回路のそれぞれをパストランジスタ論理
    を用いたトランジスタレベルの回路に変換する第１の工
    程と、 変換されたトランジスタレベルの部分回路のそれぞれの
    入力から出力までの信号経路におけるパストランジスタ
    のソース端子とドレイン端子との最大直列接続段数をそ
    れぞれ算出する第２の工程と、 前記最大直列接続段数が所定数以上の場合、前記最大直
    列段数が相対的に大きいトランジスタレベルの部分回路
    には増幅能力が相対的に大きい信号増幅器を挿入すると
    共に、前記最大直列段数が相対的に小さいトランジスタ
    レベルの部分回路には増幅能力が相対的に小さい信号増
    幅器を挿入する第３の工程とを含むことを特徴とする請
    求項１に記載の半導体集積回路の設計方法。
17. 【請求項１７】 前記部分回路レイアウト生成工程は、 複数種類の副セルのレイアウトをそれぞれ副セルライブ
    ラリとして準備する第１の工程と、 変換されたトランジスタレベルの部分回路に対して１個
    以上の前記の副セルライブラリの組合せを割り当てるこ
    とにより前記部分回路レイアウトセルを生成する第２の
    工程とを含み、 前記レイアウト配置配線工程は、 変換されたトランジスタレベルの部分回路に割り当てら
    れた前記副セルライブラリの配置及び配線を行なうこと
    により、前記論理回路のレイアウトを作成する工程を含
    むことを特徴とする請求項１に記載の半導体集積回路の
    設計方法。
18. 【請求項１８】 前記部分回路レイアウト生成工程にお
    ける第２の工程は、 前記副セルライブラリの優先順位を予め設ける優先順位
    設定工程と、 変換されたトランジスタレベルの部分回路のネットリス
    トから、該ネットリスト中の信号線を節点とし且つトラ
    ンジスタを枝とする第１のグラフを作成すると共に、前
    記副セルライブラリのネットリストから、該ネットリス
    ト中の信号線を節点とし且つトランジスタを枝とする第
    ２のグラフを作成するグラフ作成工程と、 前記第２のグラフのうちから前記第１のグラフを構成す
    る部分グラフと同形のグラフを前記優先順位に基づいて
    検索することにより、前記第１のグラフから１個以上の
    前記第２のグラフの組合せよりなる組み合わせグラフを
    作成し、該組み合わせグラフを前記第１のグラフと対応
    する前記トランジスタレベルの部分回路に割り当てるグ
    ラフ割り当て工程とを含むことを特徴とする請求項１７
    に記載の半導体集積回路の設計方法。
19. 【請求項１９】 前記第２の工程におけるグラフ作成工
    程は、木構造よりなる前記第１のグラフ及び第２グラフ
    を作成する工程を含み、 前記第２の工程におけるグラフ割り当て工程は、前記第
    １のグラフに基づき各節点の根からの相対的距離をイン
    オーダに並べた第１のリストを作成すると共に、前記第
    ２のグラフに基づき各節点の根からの相対的距離をイン
    オーダに並べた第２のリストを作成し、作成された第１
    のリストと第２のリストとを比較して前記第１のリスト
    を前記第２のリストの組合せとして構成することにより
    前記組合せグラフを作成する工程を含むことを特徴とす
    る請求項１８に記載の半導体集積回路の設計方法。
20. 【請求項２０】 前記第２の工程におけるグラフ作成工
    程は、 木構造よりなる前記第１のグラフ及び第２グラフを作成
    する工程と、 作成された第１のグラフに閉路が存在するときには、該
    閉路を構成する節点のうちの１個の節点を複数個に分割
    して前記の閉路を切断して前記第１のグラフを木構造の
    複数の部分グラフに分割する工程とを含み、 前記第２の工程におけるグラフ割り当て工程は、前記複
    数の部分グラフのそれぞれに基づき１個以上の前記第２
    のグラフの組合せよりなる部分組み合わせグラフを作成
    し、該部分組み合わせグラフを前記第１のグラフと対応
    する前記トランジスタレベルの部分回路にそれぞれ割り
    当てる工程を含むことを特徴とする請求項１８に記載の
    半導体集積回路の設計方法。
21. 【請求項２１】 前記第２の工程におけるグラフ割り当
    て工程は、前記第１のグラフに基づき１個以上の前記第
    ２のグラフの組合せよりなる組み合わせグラフを作成す
    る際、該組み合わせグラフが複数種類作成されたときに
    は、該複数種類の組合せグラフのうち副セルライブラリ
    の合計面積が最小となるものを選択し、選択された部分
    組み合わせグラフを前記第１のグラフと対応する前記ト
    ランジスタレベルの部分回路にそれぞれ割り当てる工程
    を含むことを特徴とする請求項１８に記載の半導体集積
    回路の設計方法。
22. 【請求項２２】 パストランジスタ論理を用いた論理回
    路を備えた半導体集積回路であって、 前記論理回路が該論理回路を構成するすべてのトランジ
    スタのゲート端子で区切られてなる複数の部分回路と、 前記複数の部分回路のそれぞれを構成し、電源線又は接
    地線よりなる入力線に接続される入力側トランジスタ
    と、出力線に接続される出力側トランジスタと、前記入
    力側トランジスタ及び前記出力側トランジスタとソース
    端子又はドレイン端子が互いに接続された中間トランジ
    スタとからなるトランジスタ群とを備え、 前記トランジスタ群を構成するトランジスタのうち、出
    力側に位置するトランジスタの飽和電流値は入力側に位
    置するトランジスタの飽和電流値以下に設定されている
    ことを特徴とする半導体集積回路。
23. 【請求項２３】 パストランジスタ論理を用いた論理回
    路と、トランジスタよりなり前記論理回路に入力される
    信号線を駆動する信号増幅器とを備えた半導体集積回路
    であって、 前記信号増幅器を構成する最終段のトランジスタの飽和
    電流値は、前記論理回路を構成し且つドレイン端子が前
    記信号増幅器の出力に接続されているすべてのトランジ
    スタの飽和電流値の合計値以上に設定されていることを
    特徴とする半導体集積回路。