KR20010024944A - 전자 소자 및 장치의 설계 및 제조 방법 - Google Patents

전자 소자 및 장치의 설계 및 제조 방법 Download PDF

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Abstract

본 발명은 채널을 가진 초 대규모의 집적 소자와 같은 전자 소자의 제조 방법에 관한 것이다. 채널 루틴은 처음의 모든 각각의 터미널이 터미널 수직 제한 그래프의 각각의 노드에 의해 표시되는 구성적 방법을 기초로 하여 수행된다. 각각의 터미널 사이의 각각의 제한은 분리된 엣지에 의해 표시된다. 이 방법은 효과적인 방법으로 루틴 문제의 어려운 클래스를 풀게 한다.

Description

전자 소자 및 장치의 설계 및 제조 방법{A method for manufacturing and designing an electronic device and electronic apparatus}
채널의 배선을 설계하기 위해 많은 방법들은 종래의 기술에 공지되어 있다. 참고 서적 Naveed Sherwani에 의한 " Algorithms for VLSI Physical Design Automation" 제 2 판, 1995년, Kluwer Academic Publisher의 특히 267에서 339 페이지에서 루팅 방법(routing approaches)에 대한 종래 기술의 개요가 설명되어 있다.
채널 루팅을 위한 종래 기술에 일반적으로 이용되는 방법은 수직 제한 그래프(vertical constraint graph)에 의해 루팅 문제를 모델링 하는 것이다. 수직 제한 그래프에 있어서, 루팅된 각각의 네트는 그래프 안의 하나의 노드로 표시된다. 만약, 수직 제한이 하나의 네트의 임의 터미널과 다른 네트의 임의 터미널 사이에 존재한다면, 수직 제한 그래프에서 두 개의 대응하는 노드는 수직 제한을 표시하기 위해 지시된 엣지(directed edge)에 의해 접속된다. 이 방법은 처음에 루트 되는 각각의 네트가 채널의 수평 트렁크에 의해 루트 될 수 있는 것으로 가정한다.
만약, 어떤 사이클이 수직 제한 그래프 안에 존재한다면, 이들은 트렁크들의 실제 할당이전에 "도그 래깅(doglegging)" 이라고 불리는 기술에 의해 제거되어야 한다. 도그 래깅 기술은 또한 상술한 Naveed Sherwani의 chapter 7.4.2.2, 299-301 페이지에 설명되어 있다. 도그 래깅 기술에 대한 더 자세한 설명은 D. N. Deutsch의 " A dogleg channel router", Proceeding of 13th ACM/IEEE Design Automation Conference, page 425-433, 1976 and in Preas, "Channel Routing with Non-terminal Doglegs", Proceedings of the European Design Automation Conference, 1999년 3월, Glasgow, UK, 451-458 페이지에 설명되어 있다.
도 1을 참조로 하여 채널 루팅을 위한 도그 래깅 및 수직 제한 그래프를 이용한 일반적인 종래의 기술 방법에 대해 보다 자세히 설명한다.
단계(100)에서, 루트 되는 동일한 네트의 모든 터미널은 채널의 단일 가공의 트렁크로 논리적으로 통합된다. 단계(102)에서, 이러한 개요에 따라 수직 제한 그래프가 생성된다.
단계(104)에서, 단계(102)에서 생성된 수직 제한 그래프가 사이클을 갖는지 결정된다. 만약, 사이클이 존재하지 않는다면, 사실상 단계(100)에서 정의 된 가공의 트렁크를 사용함으로서 채널이 루트 될 수 있다는 것을 의미한다. 이러한 경우에, 배선 레이 아웃(wiring layout)을 만들기 위하여 단계(106)에서 트렁크가 채널에 사실상 할당된다.
만약, 수직 제한 그래프에 사이클이 있다면, 단계(104)에서 단계(108)로 제어된다. 단계(108)에서, 수직 제한 그래프의 사이클은 로그 래깅에 의해 제거된다. 도그 래깅에 의해 단계(100)에 정의돼 있는 가공의 트렁크는 모순된 수직 제한을 제거하기 위해 세그먼트로 분리된다. 다음으로, 단계(106)에서 채널로의 트렁크의 할당은 수행된다.
종래 기술 방법에서 주요 단점은 네트와 수의 4 제곱승(power of four with the number of nets)까지 증가하는 계산의 필요성과, 실제로 접하게 되는 채널 루팅 문제의 모든 클래스에 대해서 트렁크가 채널에 할당되기 이전에 - 심지어 길이 계산 이후에도- 단계(108)에서- 모든 사이클이 트렁크가 제거될 수 있다는 것을 보장 할 수 없다는 사실이다. 그러므로 필요는 전자 소자의 설계 및 제조의 대해 향상된 방법이 요구된다.
본 발명은 일반적으로 프린트된 회로 보드 및 반도체 소자와 같은 전자 소자의 설계 및 제조에 관한 것으로, 특히 채널의 배선의 개선된 설계에 관한 것이다.
도 1은 채널의 배선 설계에 대한 종래 기술 방법을 설명하는 플로우 차트를 도시한 도면.
도 2는 본 발명의 실시예에 의해 해결될 수 있는 채널 루팅 문제의 도표를 도시한 도면.
도 3은 본 발명의 양호한 실시예의 전체적인 플로우 차트를 도시한 도면.
도 4는 터미널 수직 제한 그래프( vertical constraint graph)의 생성을 설명하는 플로우 차트를 도시한 도면.
도 5는 터미널 수직 제한 그래프 내의 터미널과 병합하는 처리를 설명하는 플로우 차트를 도시한 도면.
도 6은 터미널 수직 제한 그래프 안에서의 엣지의 비율을 결정하는 것을 설명하는 플로우 차트를 도시한 도면.
도 7은 도그 래깅(doglegging)에 의해 터미널의 연결을 설명하는 플로우 차트를 도시한 도면.
도 8은 도 2에서 설명된 노선 문제를 위한 터미널 수직 제한 그래프를 도시한 도면.
도 9는 도 2의 네트(3)를 위한 국부 수직 제한 그래프의 구성 설명을 나타내는 도면.
도 10은 결합 오퍼레이션 후의 도 8의 터미널 수직 제한 그래프를 도시한 도면.
도 11 및 도 12는 도 2의 네트(1)를 위한 국부 수직 제한 그래프의 설계를 도시한 도면.
도 13은 도그 래깅 후의 도 12의 터미널 수직 제한 그래프를 도시한 도면.
도 14는 도 13을 기초로 도 2의 네트(2)를 위한 국부 수직 제한 그래프의 구성을 설명을 나타내는 도면.
도 15는 제 2 결합 후의 도 13의 터미널 수직 제한 그래프를 도시한 도면.
도 16은 배선 설계가 완성된 후에 도 2의 채널을 도시한 도면.
본 발명은 독립 청구항에 규정된 특징을 적용하여 의해 기본적으로 종래의 문제를 해결한다. 본 발명의 양호한 실시예는 종속 청구항에 기재되어 있다.
본 발명의 방법은 종래 기술의 설계 방법에 의해, 해결할 수 없는 모순된 수직 제한을 갖는 프린트된 회로 보드 및 집적 회로 칩과 같은 전자 소자를 제조하고 설계하는데 있어 이점을 갖는다.
알려진 종래의 설계 방법으로 실패한 뒤따르는 클래스를 포함하여 문제의 클래스들은 본 발명의 방법에 의해 풀릴 것이다.
1. 분할은(splitting)은 결과적으로 사이클의 수를 줄이지 않기 때문에, 모순된 수직 제한은 수직 제한 그래프 안의 노드의 분할에 의해 풀리지 않는다. 및
2. 각기 노드의 분할은 사이클을 생성하지 않으므로, 모순된 수직 제한은 해결되지 않는다.
본 발명은 구성적 방법을 이용할 때 이점을 갖는다. 초기에 루트 된 모든 채널의 터미널은 터미널 수직 제한 그래프에 각각 표시되고 또한 각각의 터미널 사이에 존재하는 수직 제한도 터미널 수직 제한 그래프에 표시된다. 해결될 루팅 문제에 대한 정보를 완성하는 방법은 터미널 수직 제한 그래프 안에 포함된다.
더욱이 본 발명에 따른 구성적 방법은 계산 시간보다 훨씬 작은 요구를 하는 이점을 가진다. 계산상의 요구는 오직 네트의 수의 3 제곱승 까지 증가된다. 더욱이, 본 발명에 따라, 솔루션의 존재는 그전의 상태에서 미리 예상될 수 있으므로, 불필요한 계산시간은 절약된다.
게다가, 본 발명의 방법은 종래의 기술과 비교로서 약한 제한이 적용되므로 채널 루팅의 질은 향상된다.
이것은 형태가 더 간결한 채널 배선 설계 및 더 작은 실리콘 층의 요구 및 낮은 전력 낭비를 갖는 강화된 전자 소자의 설계와 생산을 주도한다. 본 발명에 따른 더 간단한 채널 배선 설계는 또한 신호 전파 지연에 긍정적인 영향을 주며 그 결과 디지털 라디오 또는 오디오 소자와 같은 전자 소자 및/또는 전기 장치의 전체 작업의 스피드는 집적된다.
게다가 본 발명은 컴퓨터에 판독 가능한 저장 매체 위에 저장되는 컴퓨터 프로그램의 수단에 의해 쉽사리 수행된다.
도 2는 채널(202)을 가진 전자 소자(200)를 보여준다. 전자 소자(200)는 디지털 전화기 및 오디오 소자와 같은 어떤 종류의 전자 장치도 될 수 있다. 채널은 상위 경계(204) 및 하위 경계(206)를 갖는다. 상위 경계를 따라 터미널(1.1, 2.1, 3.1 및 3.2)은 컬럼(208, 210, 212 및 214)의 왼쪽에서 오른쪽으로 각각 위치한다.
하위 경계(206)상에서 터미널(2.2, 1.2, 3.3 및 3.4)은 컬럼(208, 210, 212 및 214)안에 각각 위치한다. 터미널(1.1 및 1.2)은 루트 된 동일한 네트(1)에 속한다. 게다가, 터미널(2.1 및 2.2)은 네트(2)에 속해 있고, 터미널(3.1, 3.2, 3.3, 3.4)은 네트(3)에 속한다.
터미널(1.1 에서 3.4)은 터미널의 이 세트의 서브 세트로 구성된 동일한 네트에 속하는 터미널과 터미널의 세트로 구성되어 있다. 더욱이 채널(202)은 바이어스(218 및 220)로 이루어진 회선(216)을 갖는다. 가능한 비어있는 컬럼이 없다는 사실을 고려했을 때 도그 래깅은 가능하지 않으므로, 바이어스(218 및 220)는 종래에 알려진 어떤 루팅 알고리즘에 따라 루트 될 수 없다. 대응하는 완전하게 상반되는 수직 제한은 이중-표시 화살표(222)에 의해 표시된다. 본 발명의 가르침은 루팅 문제와 같이 아래에서 더 자세히 설명될 문제를 결정하게 한다.
도 3의 플로우 차트는 본 발명의 설계 방법의 종합적인 처리의 플로우를 보여준다. 단계(300)에서 루트 된 채널의 터미널 수직 제한 그래프는 만들어진다. 터미널 수직 제한 그래프에서 루트될 각각의 네트의 각각의 터미널은 분리된 노드에 의해 표시되고 터미널 수직 제한 그래프 안에서 각각의 터미널 사이의 제한은 각각의 규제된 엣지에 의해 표시된다.
단계(302)에서 터미널 수직 제한 그래프의 이러한 노드는 상반됨의 생성 없이 채널 안에서 수직 루팅 세그먼트에 의해 표시되도록 병합된다. 다른 두 개의 노드 사이의 병합의 결과로 결과 터미널 수직 제한 그래프에 대응하는 노드는 각각의 노드에 의해 표시된 터미널에 의해 표시된다. 더욱이 병합 노드의 결과는 새로운 노드에 의해 표시된 터미널의 일반적인 가공의 트렁크에 의해 표시된다.
단계(304)에서 모든 네트가 병합 및/또는 도그 래깅 오퍼레이션에 의해 터미널 직각 제한 그래프 안에 연결되는지 결정된다. 만약, 단계(306)에서 트렁크가 실질적으로 채널을 가리킨다면, 배선 설계는 완성된다.
만약, 연결되지 않은 네트가 있다면, 단계(308)로 제어된다. 단계(308)에서 터미널 수직 제한 그래프의 엣지의 총 비율은 미리 정해진 임계값과 비교된다. 예를 들면, 여기서 고려된 임계값은 4이다. 만약, 총 비율이 임계값보다 낮다면, 이것은 루트 될 수 없는 채널을 나타낸다(단계 310). 만약, 설계 처리가 멈출 수 있다면, 다른 컴퓨팅 성과는 보존된다.
만약, 총 비율이 임계값과 같거나 크다면, 도그 래깅에 의해 연결되지 않은 네트의 터미널과 연결되는 단계(312)로 제어된다. 도그 래깅 후에 단계(302)로 돌아가도록 제어된다.
도 4는 터미널 수직 제한 그래프의 더 자세한 생성을 보여준다. 여기서 고려되는 양호한 실시예에서 처리는 경로 설정된 채널의 가장 왼쪽의 컬럼에서부터 시작된다(단계 400). 단계(402)에서 모든 컬럼이 처리되었는지를 결정한다. 만약, 이 경우에는 터미널 수직 제한 그래프가 완성된다. 이 경우가 아닐 때 단계(404)로 제어된다.
단계(404)에서 가장 왼쪽의 컬럼은 현재의 컬럼으로 고찰된다. 현재의 컬럼 위에 위치하는 터미널은 채널의 상위 경계와 하위 경계에 존재한다.
단계(406)에서 현재의 컬럼의 상위 경계에 터미널이 존재하는지 아닌지를 결정한다. 만약, 단계(408)의 경우라면, 현재 컬럼의 채널의 상위 경계에서의 위치하는 단계(406)를 식별하는 터미널을 나타내도록, 새로운 노드는 형성된다.
단계(410)에서는 현재의 컬럼이 추가적인 터미널을 가지고 있는지 아닌지 가 결정된다. 만약, 단계(412)의 경우 터미널 수직 제한 그래프의 새로운 노드는 새로운 노드로의 현재로부터 엣지로서 생성된다. 연속적으로 새로운 노드는 현재 노드로 정의된다. 이것은 단계(412)내에서 처리된다.
단계(412)를 수행한 후에, 단계(410)로 되돌아가도록 제어된다. 만약, 단계(410)에서 현재 컬럼이 그전에 처리되지 않은 부가적인 터미널을 포함하지 않는다는 것을 결정되면 단계(414)로 제어된다.
단계(414)에서는 현재 컬럼이 하위 경계에서 존재하는지를 결정한다. 만약, 이 경우가 아니라면, 단계(416)로 진행하도록 제어된다. 단계(416)에서 비어있는 노드는 단계(414)안에서 식별된 것과 같은 채널의 경계에 비어있는 위치를 표시하는 터미널 수직 제한 그래프 안에서 생성된다. 더욱이 단계(416)에서 엣지는 현재부터 비어있는 노드까지 형성된다. 단계(416)가 수행된 후에 단계(402)로 이동하도록 제어된다.
만약, 단계(414)에서 채널의 하위 경계에 터미널이 존재하는 것이 결정되면, 직접적으로 단계(402)로 이동하도록 제어된다.
만약, 단계(406)에서 채널의 상위 경계 위의 터미널이 존재하지 않는 단계(418)로 진행한다. 단계(418)안에서 새로운 노드는 터미널 수직 제한 그래프 안에서 채널의 상위 경계에서의 비어있는 위치를 표시하는 빈 노드(vacant note)로서 형성된다. 새로운 노드는 현재 노드로서 정의된다. 단계(418)가 수행된 후에 단계(410)로 이동하도록 제어된다.
도 4에서 설명된 처리의 결과로서, 모든 네트의 경로에 설정된 각각의 터미널은 터미널 수직 제한 그래프에서 분리된 노드에 의해 표시된다. 부가적으로 터미널 위에 위치하지는 않지만 위치하도록 된 채널의 경계를 따라 빈 위치는 터미널 수직 제한 그래프 안의 빈 노드에 의해 표시된다.
터미널 사이에 위치하고 또한 빈 터미널 사이에 존재하는 수직 제한은 노드 사이의 규제된 엣지에 의해 표시된다. 이 방법으로부터 본 발명의 양호한 실시예에 따른 터미널 수직 제한 그래프는 터미널 수직 제한 그래프가 사이클을 가질 수 없다는 것에 따라 생성된다. 그 이유는 각각의 모서리가 동일한 컬럼위에 위치하는 한 쌍의 터미널 위에 존재하는 수직 제한의 유일한 표시이기 때문이다.
도 5를 참조로 하여, 도 3의 단계(302)는 더 자세히 설명된다. 단계(500)는 루트된 네트 중의 임의의 하나는 현재 네트로 선택된다. 주 절차가 시작되기 전에 두 개의 터미널을 가진 어떤 네트는 식별된다. 만약, 터미널이 채널의 동일한 컬럼에 위치한다면, 이러한 터미널을 표시하는 대응하는 노드는 단계(502)에서 병합된다.
단계(504)에서, 주 절차는 시작한다. 뒤따르는 절차에서 일반성의 손실 없이 단계(300)에서 생성되는 터미널 수직 제한 그래프는 엣지(E1, E2,E3.......Ei) 의 수(i)를 갖는다고 생각한다.
단계(504)에서 초기의 비율은 각각의 엣지 중 하나에 의해 계산된다. 엣지(Ej) 중에 각각의 비율(Rj(Ej))은 종 비율에 더해진다. L1={E1, E2, E3,....Ei} 및 E1이 가장 높은 비율(R1)을 가질 때, 다음 엣지는 리스트(L1)를 산출하는 감소 배열 안의 비율에 따라 소트된다.
다음 단계(506)에서 엣지의 최소 수는 리스트(L2)를 생성하기 위해 선정된 리스트(L1)의 시작으로부터 시작을 인식한다. 리스트(L2)는 제 3 경우에서 정의된 임계값 이상의 총 비율을 생성하기 위해서 L1의 시작점으로부터 이러한 엣지를 갖는다. 리스트(L2)를 생성하기 위해서 k의 최소 값은 선정되고 그러므로 뒤따라오는 컨디션은 실행된다.
Rating(Ej) ＞ Threshold = 3
이것은 리스트 L2를 산출한다.
L2 = {E1, E2, E3,.....Ek}
단계(508)에서 모든 네트가 이미 수행되었는지 결정된다. 만약, 이러한 경우 도 5의 처리 플로우는 종료하고 단계(304)가 다음 단계로 수행되는 도 3의 처리 플로우로 돌아간다.
만약, 처리되지 않은 네트가 있다면 도 5에서 보여지듯이 단계(510)는 다음에 수행된다. 단계(510)에서 아직 수행되지 않은 임의의 네트는 현재의 네트로서 선택된다. 현재의 네트를 위해, 국부 수직 제한 그래프는 수직 제한 그래프 및 경로 설정된 채널의 터미널 제한 그래프를 고려하여 생성된다. 국부 터미널 그래프의 생성은 뒤에 따라오는 것처럼 된다.
제 1 수직 제한 그래프는 잘 알려진 종래 기술로서 생성된다. 수직 제한 그래프 안에서 현재의 네트에 속한 터미널을 표시하는 터미널 수직 제한 그래프의 노드에 의해 치환된다. 수직 제한 그래프의 영향을 받은 엣지는 터미널 수직 제한 그래프의 대응하는 치환 노드에 접속된다.
현재 네트로 생성되는 국부 터미널 그래프는 치환 노드를 구비한다. 더욱이, 국부 터미널 그래프는 뒤의 컨디션에 의해 결정되는 방향 없는 엣지에 의해 접속된다. 만약, 수직 제한 그래프의 치환 노드에서 숙고된 쌍의 다른 치환 노드로의 경로가 있다면, 국부 터미널의 그래프 안에 숙고된 쌍의 노드 사이에 엣지가 있다.
단계(512)에서, 국부 터미널 그래프는 최소의 색으로 프린트되어 있고 그러므로 엣지에 의해 연결되지 않은 국부 터미널 그래프의 노드만이 동일한 색을 가진다. 색소 번호(chromatic number)라고 불리는 것을 찾기 위해 컬러링 그래프의 방법은 종래의 기술로부터 알려져 있다. 예를 들면, Claude Berge," Theorie Des Graphes Et Ses Application", Dunod, Paris, 1958 뿐 아니라 " J.A. Bondy, U.S.R. Murty","Graph Theory with Application", Elsevier North Holland, New Yock, 1980, Chapter 8(Vertex Colorings), page 133 및 N. Christofides, "An Algorithm for the chromatic number of graph", The computer Junrnal, Vol. 14, page 38-39"이다.
단계(514)에서 모든 엣지 비율의 합에 의해 주어진 총 비율은 임계치 이하인지 결정되고 예를 들어 여기서 4로 간주된다.
만약, 총비율이 4 보다 작다면, 단계(516)로 진행하게 제어된다. 단계(516)에서, 국부 터미널 그래프의 노드는 동일한 색상을 갖게 식별된다. 이러한 노드들은 원래 터미널 수직 제한 그래프에서의 치환 노드이다. 만약, 국부 터미널 그래프 안에서의 같은 컬러를 갖는 노드에 의해 표시되는 터미널이 같은 컬럼에 놓여 있다면, 터미널 수직 제한 그래프 안에서 이런 터미널을 표시하는 대응하는 노드는 병합된다. 다음으로 전송된 터미널 수직 제한 그래프와 함께 다시 주 처리를 실행하기 위해 단계(504)로 제어된다.
총 비율이 4 보다 작지 않을 때 단계(514)에서부터 단계(518)로 이동하도록 제어된다. 단계(518)에서 다시, 같은 색을 가진 국부 수직 제한 그래프의 노드는 그룹이 된다. 이러한 같은 색을 갖는 - 그러므로 같은 그룹인 - 및 리스트(L2)의 엣지에 접속하지 않는 터미널을 표시하는 국부 수직제한 그래프의 노드는 터미널 수직 제한 그래프에서 병합된다. 다음으로 단계(504)로 이동하도록 제어된다.
도 6을 참조로 하여, 터미널 수직 제한 그래프의 엣지 비율 계산의 양호한 실시예는 더 자세히 설명된다. 단계(600)에서 터미널 수직 제한 그래프의 엣지가 실행되었는지를 결정한다. 만약, 이런 경우 터미널 수직 제한 그래프의 총 비율은 터미널 수직 제한 그래프 안에 포함된 모든 엣지들의 모든 엣지 비율의 합에 의해 단계(602)에서 계산된다.
만약, 터미널 수직 제한 그래프의 모든 엣지가 아직 처리되지 않았다면, 임의의 엣지는 단계(600)에서 처리되지 않은 엣지로부터 선택된다. 선택된 엣지는 현재 엣지이고 현재 엣지의 비율이 초기에 미리 정해진 값으로 세팅된- 예로 여기에서 0으로 간주되는-단계(604)로 진행하도록 제어된다.
단계(606)에서 현재 엣지가 병합 오퍼레이션의 결과인 터미널 수직 제한 그래프 안의 노드로부터 시작되는지가 결정된다.(cf.도 2의 단계(302)) 만약, 이 컨디션이 실행된다면, 현재 엣지의 비율은 이런 제 1 경우에서 미리 정해진 값에 의해 증가된다. 만약, 단계(606)의 컨디션이 실행되지 않으면, 단계(608)는 우회된다.
다음으로, 단계(610)에서는 현재 엣지가 종래의 병합 오퍼레이션의 결과로서 터미널 수직 제한 그래프 안의 노드 쪽으로 지시되었는지 결정된다. 만약, 이러한 경우, 현재 엣지의 비율은 단계(612)안의 이 제 1 경우에서 미리 정해진 값에 의해 증가된다. 만약, 이 경우가 아니라면 단계(612)는 우회된다.
다음으로, 단계(614)안에서 엣지가 터미널 수직 제한 그래프 안에서 빈 노드 쪽으로 지시되었을 지가 결정된다. 만약, 이런 경우, 단계(612)안에서 현재 엣지의 비율은 이 제 2 경우에서 미리 정해진 값에 의해 증가된다. 만약, 이 경우가 아니라면, 단계(616)는 우회된다.
다음으로 단계(618)에서 현재 엣지는 빈 노드에서 시작되는지가 결정된다. 만약, 이런 경우, 현재 엣지의 비율은 미리 정해진 이 제 2 경우에서 값에 의해 증가된다. 이것은 단계(620)에서 수행된다. 다른 방법으로, 단계(620)는 우회된다. 다음으로 단계(600)로 돌아가도록 제어된다. 터미널 수직 제한 그래프의 모든 엣지가 처리 될 때까지 이 처리는 반복된다.
다음으로 도 3의 단계(312)는 도 7의 플로우 차트를 참조로 하여 더 자세히 설명된다. 단계(700)안에서 터미널 수직 제한 그래프의 임의의 엣지는 현재 엣지로 선택된다. 단계(702)에서 터미널 수직 제한 그래프 안의 모든 엣지가 이미 처리되었는지 결정된다. 만약, 이 경우가 아닐 때, 현재 엣지의 비율이 이 제 4 경우에서 미리 정해진 값과 같은지 결정되는 단계(704)로 이동되도록 제어된다. 만약, 이 경우 도그 래깅이 현재의 엣지에서 가능한지를 결정하는 단계(706)로 진행되도록 제어된다. 만약, 이 경우 일 때 현재 엣지를 실행함으로서 도그 래깅이 만들어지는 단계(708)로 진행하도록 제어된다. 도그 래깅 후에 도 7의 플로우는 단계(710)에서 멈추고 단계(302)가 다음 것을 실행하는 도 3으로 돌아가도록 제어된다.
만약, 도 7의 단계(704)에서 도그 래그가 현재 엣지가 되지 않는다고 결정되면, 다른 임의의 엣지가 현재의 엣지로 선택되는 단계(712)로 재어된다. 단계(712)로부터 단계(702)로 제어된다.
만약, 단계(704)에서 현재 엣지의 비율이 미리 정해진 4의 값과 같다면, 직접적으로 단계(708)로 진행하도록 제어된다.
만약, 단계(702)에서 모든 엣지가 이미 처리되었다면, 직접적으로 단계(710)로 진행하도록 제어된다.
뒤따라서, 도 2에서 묘사된 것처럼 채널 루트 문제의 본 발명에 따른 방법의 양호한 실시예에 적용되게 설명되어 있다. 도 8을 참조로 하여, 도 3의 단계(300)의 수행의 결과로서 터미널 수직 제한 그래프(800)가 보여진다.
터미널 수직 제한 그래프(800)는 분리된 터미널에 분리된 노드를 갖는다. 터미널 수직 제한 그래프의 각각의 노드는 도 2의 채널(202)로부터 식별 가능하게 터미널 수직 제한 그래프를 표시하는 엣지(a, b, c 및 d)와 연결돼 있다. 단계(302)는 제 1시간 동안 실행되었을 때, 엣지의 비율은 계산된다. 본 명세서에서 숙고된 예제에 있어서, 모든 엣지 초기 비율의 빈 노드와 병합 노드는 0 이 아니다. 결과로서 또한 총 비율은 0이 아니다.
도 9는 네트(3)가 현재 네트로 선택된 후에 단계(510)의 상태가 설명되어있다. 도 2의 채널 루팅 문제의 수직 제한 그래프 안에서, 노드(3)는 노드(3)에 속해 있는 터미널을 표시하는 터미널 수직 제한 그래프의 노드에 의해 치환된다. 노드(3)의 수직 제한 그래프 안에 수직 제한이 없기 때문에, 도 9에서 나타나듯이 치환 노드는 분리되고 그러므로 어떤 치환 노드의 쌍 사이에도 경로는 존재하지 않는다.
총 비율이 0과 같기 때문에, 결과로서, 모든 치환 노드는 동일한 색상으로 칠해지고 같은 그룹으로 그룹화 된다. 단계(514)에서 같은 컬럼위에 위치하지는 않지만 같은 색상을 갖는 현재 네트의 노드의 단계(516)로 제어된다. 이것은 네트 3에 속하는 터미널을 표시하는 2쌍의 노드가 도 10에서 보여지듯이 병합되는 것을 결과로 갖는다.
다음으로 비율이 다시 계산되는 단계(504)로 진행하도록 제어된다. 도 8에서 도10으로의 터미널 수직 제한 그래프의 제1 변경 후에 엣지(c 및 d)의 비율은 0에서 2로 바뀐다. 결과로서 리스트(L2)는 두 개의 엣지(c 및 d)를 포함한다.
다음으로 네트(1)는 단계(510)의 현재 네트로서 선택된다. 도 11은 터미널 수직 제한 그래프의 네트(1)의 노드의 수직 제한 그래프로의 치환을 보여준다. 도 12는 네트(1)로의 국부 수직 제한 그래프를 보여준다. 도 11 안에서 네트(1)에 속해있는 터미널의 표시하는 두 개의 노드 사이에 경로가 있기 때문에, 두 치환 노드는 엣지에 의해 연결된다. 이러한 이유에서 국부 수직 제한 그래프 안의 두 노드는 같은 색으로 칠해지지 않고 그러므로 병합은 일어나지 않는다. 만일 네트(2)이 현재 네트로서 연속적으로 선택된다면 동일한 상황은 임의로 발생할 수 있다.
단계(308)에서 연속적으로 테스트된 총 비율은 4와 같으므로, 단계(312)는 수행된다. 도그 래깅의 결과는 도 13에서 보여진다. 엣지(c)는 두 엣지(c1 및 c2)에 대신하게 된다. 다음으로, 종 비율은 단계(504)에 업데이트된다. 결과는 새로운 엣지(c1 및 c2)의 비율은 1이지만 엣지(a, b, d)의 비율은 동일하게 남아 있다. 리스트(L2)는 {d, c1, c2}와 같다. 도 14는 대응하는 도13의 터미널 수직 제한 그래프의 노드에 의해 노드(2)를 치환한 후에 대응하는 수직 제한 그래프를 보여준다. 노드(1 및 3)는 종래의 도그 래깅의 이유로 노드(1',1") 및 노드(3', 3")로 각각 나누어진다.
노드(2) 사이에 경로가 없으므로 그것들은 국부 수직 제한 그래프 안에서 동일한 색에 의해 칠해질 수 있다. 총 비율이 4보다 적지 않으므로 단계(518)는 수행된다. 노드(2)가 터미널 수직 제한 그래프 안에서 연결된 두 엣지(a 및 b)는 병합될 수 있는 리스트(L2)에 속하지 않는다. 결과는 도 15에 보여진다.
엣지로 업데이트된 비율은 다음과 같이 도 15에서 보여지듯이 전환된 터미널 수직 제한 그래프를 위한 것이다.d=2, a=1, b=1, c1=1 및 c2=1. 대응하는 리스트(L2)는 = {d, a, b}이다. 총 비율은 6이다. 도 16은 도 15의 전송된 터미널 수직 제한 그래프를 기초로 한 채널(cf. 도 3의 단계(306))로의 트렁크의 할당을 결과로 보여준다. 결과적으로 어떤 알려진 알맞은 제조 처리에 의해 회선은 전자 소자 안으로 이용될 수 있다.
본 발명은 구성적 방법을 이용할 때 이점을 갖는다. 초기에 루트 된 모든 채널의 터미널은 터미널 수직 제한 그래프에 각각 표시되고 또한 각각의 터미널 사이에 존재하는 수직 제한도 터미널 수직 제한 그래프에 표시된다. 해결될 루팅 문제에 대한 정보를 완성하는 방법은 터미널 수직 제한 그래프 안에 포함된다.
더욱이 본 발명에 따른 구성적 방법은 계산 시간보다 훨씬 작은 요구를 하는 이점을 가진다. 계산상의 요구는 오직 네트의 수의 3 제곱승 까지 증가된다. 더욱이, 본 발명에 따라, 솔루션의 존재는 그전의 상태에서 미리 예상될 수 있으므로, 불필요한 계산시간은 절약된다.
게다가, 본 발명의 방법은 종래의 기술과 비교로서 약한 제한이 적용되므로 채널 루팅의 질은 향상된다.
이것은 형태가 더 간결한 채널 배선 설계 및 더 작은 실리콘 층의 요구 및 낮은 전력 낭비를 갖는 강화된 전자 소자의 설계와 생산을 주도한다. 본 발명에 따른 더 간단한 채널 배선 설계는 또한 신호 전파 지연에 긍정적인 영향을 주며 그 결과 디지털 라디오 또는 오디오 소자와 같은 전자 소자 및/또는 전기 장치의 전체 작업의 스피드는 집적된다.
게다가 본 발명은 컴퓨터에 판독 가능한 저장 매체 위에 저장되는 컴퓨터 프로그램의 수단에 의해 쉽사리 수행된다.

Claims (7)

  1. 채널을 갖는 전자 소자의 제조 방법으로서, 상기 채널은 경계를 갖고 터미널의 세트는 상기 경계 위에 위치하고, 상기 채널은 다수의 네트를 배선하는 컬럼과 트랙을 갖고, 각각의 상기 네트는 상기 세트 터미널의 서브 세트를 갖고, 상기 터미널은 빈 터미널인 상기 서브-세트 중 하나를 구비하지 않고, 상기 채널은 상기 네트의 배선을 갖고,
    상기 방법은,
    a) 상기 배선을 설계하는 단계로서,
    a1) 터미널 수직 제한 그래프를 생성하는 단계로서, 상기 터미널 수직 제한 그래프는 노드 및 엣지를 구비하고, 각각의 상기 노드는 상기 터미널 중 적어도 하나에 의해 표시되고, 각각의 상기 엣지는 동일한 컬럼에 위치하는 적어도 한 쌍의 상기 터미널 사이의 수직 제한에 의해 표시되고 그리고 각각의 상기 엣지는 거기에서 할당된 엣지 비율을 갖고, 그러므로 상기 터미널의 세트의 모든 터미널은 상기 터미널 수직 제한 그래프로 표시되고, 상기 터미널 수직 제한 그래프는 총 비율을 갖는 상기 생성 단계와;
    a2) 상기 두 노드의 병합하는 단계로서,
    a2.1) 제 1 미리 정해진 값에 의한 상기 엣지의 각각에 대한 상기 엣지 비율을 초기화하는 단계;
    a2.2) 상기 엣지 중에 상기 하나가 병합된 상기 노드 중에 하나에 접속하는 경우, 제 2 미리 정해진 값에 의해 상기 엣지 중의 하나의 상기 엣지 비율을 변경하는 단계;
    a2.3) 상기 엣지 중에 상기 하나가 빈 터미널을 표시되는 상기 노드에 접속하는 경우, 제 3 미리 정해진 값에 의해 상기 엣지 중의 하나의 상기 엣지 비율을 변경하는 단계;
    a2.4) 상기 비율을 적분하여 상기 총 비율을 결정하는 단계;
    a2.5) 상기 총 비율에 기초하여 병합되는 상기 노드 중 두 개의 노드를 선택하는 단계를 포함하는 상기 병합 단계와;
    a3) 상기 결과 터미널 수직 제한 그래프에 따라 상기 채널로 트렁크를 할당하는 단계에 따라 상기 배선을 설계 단계; 및
    b)상기 배선을 제조하는 단계를 포함하는 전자 소자 제조 방법.
  2. 제 1항에 있어서,
    수직 제한 그래프를 생성하는 상기 단계는,
    a1.1) 빈 터미널로 표시되는 상기 노드가 빈 노드이듯이, 각각의 상기 터미널에 대하여 터미널 수직 제한 그래프 안에 상기 노드를 생성하는 단계;
    a1.2) 상기 컬럼의 동일한 컬럼 위에 위치하는 상기 터미널처럼 표기되는 상기 노드의 각각의 쌍 사이의 터미널 수직 제한 그래프에 상기 엣지 중에 하나를 생성하는 단계로서,
    상기 엣지의 상기 하나가 상기 상위 경계에 위치하는 상기 터미널을 표현하는 상기 한 쌍의 노드 중 상기 하나에서 발생하는 단계를 구비하는 전자 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 병합 단계는 다른 단계를 더 포함하는데;
    각각의 상기 네트에 있어서,
    a2.6) 만약 상기 네트가 상기 컬럼 중 동일한 컬럼에 위치하는 정확히 두 개인 상기 터미널을 갖는다면, 상기 두 개의 터미널의 표시하는 두 개의 상기 노드를 병합하는 단계;
    a2.7) 상기 엣지 비율에 따라 소트된 상기 엣지의 제 1 리스트를 생성하는 단계;
    a2.8) 제 2 엣지의 제 2 리스트를 생성하는 단계로서, 그러므로 제 2 리스트에 포함되는 엣지의 상기 엣지 비율의 합은 제 1 미리 결정된 임계값 위에 있고;
    a2.9) 수직 제한 그래프를 생성하고, 상기 네트 중에 상기 하나를 표시하는 상기 수직 제한 그래프 중 하나를 선택하고, 상기 선택된 노드로서 동일한 네트를 표시하는 터미널 수직 제한 그래프의 상기 노드와 같은 것에 의해 상기 선택된 하나의 노드를 치환하는 단계;
    a2.10) 상기 터미널 직각 제한 그래프의 상기 치환 노드를 구비하는 국부 수직 제한 그래프 및 수직 제한 그래프의 사이의 경로를 갖는 이런 치환 노드 사이의 엣지를 생성하는 단계;
    a2.11) 최소의 색을 이용한 국부 수직 제한 그래프의 컬러링 단계; 분리된 그룹간에 동일한 색상을 갖는 상기 국부 수직 제한 그래프의 상기 노드의 그룹화 단계;
    a2.12) 만약 상기 총 비율이 제 2 미리 정해진 임계값의 아래에 있지 않는 다면,
    만약 상기 노드가 상기 제 2 리스트의 상기 엣지에 접하는 상기 터미널 수직 제한 그래프에 대응하지 않는 상기 그룹 중 하나에 속한다면 상기 그룹 중 하나에 속하는 상기 노드는 통합되고 그 외에 만약, 상기 노드가 동일한 컬럼에 위치하지 않는 터미널을 표시하는 상기 터미널 수직 제한 그래프의 노드에 대응하는 상기 그룹 중 하나에 속한다면 상기 그룹 중 하나에 속하는 상기 노드를 통합하는 단계를 더 포함하는 전자 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 방법은,
    a4) 접속되지 않은 네트가 있고,
    a4.1) 상기 접속되지 않은 네트로부터 임의의 네트를 선택하는 단계;
    a4.2) 만약 상기 총 비율이 상기 제 2 미리 결정된 임계값 이상인 경우,
    제 1 리스트의 상기 엣지중 각각의 엣지에 대하여, 상기 리스트의 시작점에서 시작하는,
    만약 상기 엣지 중의 상기 하나의 상기 엣지 비율이 제 2 임계값과 같다면, 상기 엣지 중의 상기 하나에 의해 표시된 컬럼을 이용하여 상기 선택된 네트를 위한 도그 래깅을 형성하고;
    그 밖의 다른, 만약, 도그 래깅이 상기 엣지 중에 상기 하나에 의해 표시되는 컬럼을 이용하여 된다면, 상기 엣지 중의 하나에 의해 표시되는 상기 컬럼을 이용하여 도그 래깅을 하고;
    상기 a2)의 병합 단계를 이어서 계속 실행하는 단계들을 더 포함하는 전자 소자 제조 방법.
  5. 채널을 갖는 전기 소자의 설계하는 방법에 있어서, 상기 채널은 경계를 갖고 터미널의 세트는 상기 경계 위에 존재하고, 상기 채널은 몇 개의 네트에 배선을 연결하는 컬럼과 트랙을 갖고, 각각의 상기 네트는 상기 세트 터미널의 서브 세트를 갖고, 이러한 터미널은 빈 터미널인 서브-세트에 하나에 구비되지 않음으로서,
    상기 방법은,
    a) 상기 배선을 설계하는 단계로서,
    a1) 터미널 수직 제한 그래프를 생성하는 단계이고, 상기 터미널 수직 제한 그래프는 노드와 엣지를 구비하고, 각각의 상기 노드는 적어도 하나의 상기 터미널에 의해 표시되고, 각각의 상기 엣지는 동일 한 컬럼에 위치하는 적어도 한 쌍의 상기 터미널 사이의 수직 제한 그래프를 표시하고, 그리고 각각의 상기 엣지는 엣지 비율에 할당됨으로, 터미널의 상기 세트의 모든 터미널은 상기 터미널 수직 제한 그래프 안에서 표시되고, 상기 터미널 수직 제한 그래프는 총비율을 갖는 단계; 및
    a2) 상기 두 노드를 병합하는 단계로서, 상기 병합 단계는,
    a2.1) 제 1 미리 정해진 값에 의한 각각의 상기 엣지의 상기 엣지 비율을 초기화하는 단계;
    a2.2) 만약 상기 엣지의 상기 하나가 병합된 상기 노드 중 하나와 접속되었다면, 제 2 미리 정해진 값에 의한 상기 엣지중 하나의 상기 엣지 비율을 변경하는 단계;
    a2.3) 만약 상기 엣지의 상기 하나가 빈 터미널에 의해 표시되는 상기 노드 중 하나와 접속한다면, 제 3 미리 정해진 값에 의해 상기 엣지 중 하나의 엣지 비율을 변경하는 단계;
    a2.4) 상기 엣지 비율의 집적에 의한 상기 총 비율을 결정하는 단계;
    a2.5) 상기 총 비율을 기초로 하여 병합되는 상기 두 노드를 선택하는 단계를 구비하는 상기 병합 단계; 및
    a3) 터미널 수직 제한 그래프의 상기 결과에 따른 상기 채널로의 트렁크를 할당하는 단계에 따른 채널을 갖는 전자 소자 설계 방법.
  6. 채널을 갖는 전자 장치로서, 상기 채널은 경계를 갖고 터미널의 세트는 상기 경계 위에 위치하고, 상기채널은 몇 개의 네트를 배선하기 위한 컬럼과 트랙을 갖고, 각각의 상기 네트는 상기 터미널 세트의 서브 세트를 갖고, 이러한 터미널은 빈 터미널인 상기 서브-세트 중 하나를 구비하지 않고, 상기 채널은 상기 네트의 배선을 갖고, 상기 전자 장치는,
    a)상기 배선을 설계하는 단계로서,
    a1)터미널 수직 제한 그래프를 생성하는 단계이고, 상기 터미널 수직 제한 그래프는 노드와 엣지를 구비하고, 각각의 상기 노드는 적어도 하나의 상기 터미널에 의해 표시되고, 각각의 상기 엣지는 동일 한 컬럼에 위치하는 적어도 한 쌍의 상기 터미널 사이의 수직 제한 그래프를 표시하고, 그리고 각각의 상기 엣지는 엣지 비율에 할당됨으로, 터미널의 상기 세트의 모든 터미널은 상기 터미널 수직 제한 그래프 안에서 표시되고, 상기 터미널 수직 제한 그래프는 총비율을 갖는 단계; 및
    a2) 상기 두 노드를 병합하는 단계로서, 상기 병합 단계는,
    a2.1) 제 1 미리 정해진 값에 의한 각각의 상기 엣지의 상기 엣지 비율을 초기화하는 단계;
    a2.2) 만약 상기 엣지의 상기 하나가 병합된 상기 노드 중하나와 접속되었다면, 제 2 미리 정해진 값에 의한 상기 엣지 중 하나의 상기 엣지 비율을 변경하는 단계;
    a2.3) 만약 상기 엣지의 상기 하나가 빈 터미널에 의해 표시되는 상기 노드 중 하나와 접속한다면, 제 3 미리 정해진 값에 의해 상기 엣지 중 하나의 엣지 비율을 변경하는 단계;
    a2.4) 상기 엣지 비율의 집적에 의한 상기 총 비율을 결정하는 단계;
    a2.5) 상기 총 비율을 기초로 하여 병합되는 상기 두 노드를 선택하는 단계를 구비하는 상기 병합 단계; 및
    a3) 터미널 수직 제한 그래프의 상기 결과에 따른 상기 채널로의 트렁크를 할당하는 단계를 따르는 상기 설계 단계; 및
    b) 상기 배선을 제조하는 단계를 구비하는 방법에 따른 채널을 갖는 전자 장치.
  7. 채널을 갖는 전자 장치 설계를 위한 저장된 컴퓨터 프로그램을 갖는 판독 가능 매체 컴퓨터로서,
    상기 채널은 경계를 갖고 터미널의 세트가 상기 경계 위에 위치하고, 상기 채널은 몇 개의 네트를 배선하기 위한 컬럼과 트랙을 갖고, 각각의 상기 네트는 상기 터미널 세트의 서브-세트를 갖고, 이러한 터미널은 빈 터미널인 상기 서브-세트중에 하나를 구비하지 않고, 상기 채널은 상기 네트의 배선을 갖고
    a)상기 배선을 설계하는 단계는,
    a1)터미널 수직 제한 그래프를 생성하는 단계로서, 상기 터미널 수직 제한 그래프는 노드와 엣지를 구비하고, 각각의 상기 노드는 적어도 하나의 상기 터미널에 의해 표시되고, 각각의 상기 엣지는 동일한 컬럼에 위치하는 적어도 한 쌍의 상기 터미널 사이의 수직 제한 그래프를 표시하고, 그리고 각각의 상기 엣지는 엣지 비율에 할당됨으로, 터미널의 상기 세트의 모든 터미널은 상기 터미널 수직 제한 그래프 안에서 표시되고, 상기 터미널 수직 제한 그래프는 총비율을 갖는 단계; 및
    a2) 상기 두 노드를 병합하는 단계로서, 상기 병합 단계는,
    a2.1) 제 1 미리 정해진 값에 의한 각각의 상기 엣지의 상기 엣지 비율을 초기화하는 단계;
    a2.2) 만약 상기 엣지의 상기 하나가 병합된 상기 노드 중하나와 접속되었다면, 제 2 미리 정해진 값에 의한 상기 엣지 중 하나의 상기 엣지 비율을 변경하는 단계 ;
    a2.3) 만약 상기 엣지의 상기 하나가 빈 터미널에 의해 표시되는 상기 노드 중 하나와 접속한다면, 제 3 미리 정해진 값에 의해 상기 엣지 중 하나의 엣지 비율을 변경하는 단계;
    a2.4) 상기 엣지 비율의 집적에 의한 상기 총 비율을 결정하는 단계;
    a2.5) 상기 총 비율을 기초로 하여 병합되는 상기 두 노드를 선택하는 단계를 구비하는 병합 단계; 및
    a3) 터미널 수직 제한 그래프의 상기 결과에 따른 상기 채널로의 트렁크를 할당하는 단계에 따르는 배선 설계 단계를 수행하도록 적용되는 상기 컴퓨터 프로그램을 갖는 판독 가능 컴퓨터.
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