JPH0766718A - プログラム可能論理用ウェファ・スケール構造 - Google Patents

プログラム可能論理用ウェファ・スケール構造

Info

Publication number
JPH0766718A
JPH0766718A JP6188816A JP18881694A JPH0766718A JP H0766718 A JPH0766718 A JP H0766718A JP 6188816 A JP6188816 A JP 6188816A JP 18881694 A JP18881694 A JP 18881694A JP H0766718 A JPH0766718 A JP H0766718A
Authority
JP
Japan
Prior art keywords
signal
logic
bus
cell
signal lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6188816A
Other languages
English (en)
Inventor
Gregory S Snider
グレゴリー・エス・スナイダー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPH0766718A publication Critical patent/JPH0766718A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【目的】ウェファ・スケールの集積に対する適応性を高
めたＦＰＬＡを提供する。 【構成】プログラム可能ゲートアレイを構成する論理お
よび選択経路セルであって、このゲートアレイは、ウェ
ファ表面に論理および選択経路セル単体をタイル状に配
列して構成される。この論理および選択経路セルは、論
理セル１２〜１９および選択経路回路２０〜２７の双方
を備え、論理セルを階層的選択経路システムのすべての
レベルに接続させて、種々の論理セル間の接続を達成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路、特に、プロ
グラム可能論理アレイの改良構造に関する。
【０００２】
【従来の技術】本論に先立って、プログラム可能論理
を、高速で任意のトポロジーを持つ他のディジタルシス
テムをエミュレートするためにユーザーが構成できる固
定配線のディジタル回路であると定義する。それは高速
論理シミュレータや数分の１の費用で、あるタスクにお
いてスーパーコンピュータに勝る機能を持つ構成可能な
コンピュータエンジンを作成するために使われる。数十
万ゲートの大規模ディジタル回路をエミュレートする機
能を持つプログラム可能論理システムは高価で、通常、
１エミュレートゲート当たり１〜２ドル程度の費用を要
し、さらに多数の複雑な印刷基板に配分される大量の集
積回路を必要とする。
【０００３】
【発明が解決しようとする課題】あるクラスのプログラ
ム可能論理は、フィールド・プログラマブル・ゲートア
レイ（ＦＰＧＡ）技術に基づいている。この方法の背後
にある基本的な着想は、固定的なトポロジーの中で、い
くつかのＦＰＧＡを結合することである。それぞれのＦ
ＰＧＡは２つの型の資源を包含している。１つは、プロ
グラム可能かまたは特定の論理機能、つまり、ＡＮＤや
排他ＯＲのような機能を果たすために構成される、いく
つかの論理セルであり、２つめは、その論理セルを相互
接続し、さらに外部入出力ピンと接続するためにプログ
ラム可能な経路選択のための資源である。プログラムさ
れたＦＰＧＡはシミュレートされる全論理システムの部
分集合である有用な論理回路を形成する。つまり結合さ
れた全てのＦＰＧＡが、望みの論理システムを機能的に
シミュレートするのである。このような構成のＦＰＧＡ
群は、変更できないように物理的に接続されているの
で、ある論理システムのシミュレーションをするために
は、相互接続されたＦＰＧＡ上に、対象としている論理
システム用の回路のマッピングをする必要があり、その
原回路の論理機能や相互接続はそのＦＰＧＡのプログラ
ムで詳細に記述される。経路選択回路網を経由して互い
にその処理結果を交換し、ＦＰＧＡ内の論理セル群が並
列的に計算を実行するので、高速シミュレーションが可
能である。
【０００４】百万ゲート以上の大容量とクロックレート
が１ＭＨｚ以上の高速性を持つプログラム可能論理を設
計する場合には、いくつかの、また、度々、競合や危険
性が伴う。第１に任意の論理システムを固定のトポロジ
ー上にマッピングまたは”コンパイル”することは難し
く、計算処理の面で高価な手続きである。構造が上記の
マッピング問題を単純で疎結合の副問題に分割すること
を可能にすると、上記の問題は本質的に低減される。
【０００５】第２に、汎用でプログラム可能な構造は広
範囲な客先設計または客先アルゴリズムのエミュレート
に使われるので、客先設計の最適化レイアウトの場合よ
り、より多くの経路選択や論理の”オーバーヘッド”が
発生する。コンパイル可能な目標を供給している間に、
このオーバーヘッドは妥当な範囲内に収まらなければな
らない。
【０００６】第３に、構造の設計とその実装は、遅延の
ためのデータ経路を最適化する時に必然的に連結され
る。
【０００７】最後に、その構造のトポロジーや物理的な
構成は直接的にその実施の困難さに影響する。単純な相
互結線を持つ規則的な構造は、より簡単に製造できる。
【０００８】これらの問題には、定型的な構造の回路網
用の階層構造を使用した論理構造により最良の対処がな
される。その経路選択構造はツリー状の経路選択回路で
構成されている。そのツリー構造のルート・ノードは、
ＦＰＧＡに入力と出力の回線を提供し、リーフ・ノード
は論理セルに接続される。
【０００９】外部接続の数を最小にするために、１枚の
ウェファ上にその構造を作ることには、利点があるはず
である。従来のプログラム可能論理システムの構造は、
ウェファ・スケールの集積に対する適応性に問題がある
ことが分かっている。従来のシステムでは、経路選択機
能は別の経路選択チップに納められてきた。つまり、そ
のシステムは基本チップと論理チップという２つのクラ
スで構成されていた。この方法には、ウェファ・スケー
ルの実装を必要とする設計の場合に、２つの重大な欠点
がある。第１点は、そのシステムのトポロジーが変わる
と、そのウェファは全面的に再設計されなければならな
い。例えば、ツリー経路選択構造で違うレベル数のシス
テムを設計すると、全部の経路選択セルの大きさと形状
を変えなければならない。その場合、新しいセル群はそ
のウェファに適合する大きさでなければならない。
【００１０】第２点は、この種の設計は部品故障に対応
することが難しいことである。ウェファ・スケール集積
における重要な見地は、部品製造ミスへの対応の必要性
である。通常、追加の部品が用意され、その追加部品を
故障部品と交換する方法が用意されている。または、動
作しない部品の場所が分かった場合、そのシステムは１
個または複数個の部品が無くても十分に動作できなけれ
ばならない。
【００１１】
【課題を解決するための手段】広く言えば、本発明の目
的は、改良型ＦＰＧＡシステムの提供である。
【００１２】本発明の別の目的は、従来のＦＰＧＡシス
テムよりさらに容易にウェファ・スケール集積に適用で
きるＦＰＧＡシステムの提供である。
【００１３】本発明のさらに別な目的は、単一のサブユ
ニットで構成できるＦＰＧＡの提供である。
【００１４】本発明の上記および他の目的は、下記の発
明の詳細な説明や付属の図面により、当業者には明確で
あろう。
【００１５】本発明は、ＦＰＧＡの製造での使用に特に
適合した論理および経路選択セルで構成されている。論
理および経路選択セルは、ｐ＞１のとき、ｐ本の信号線
を包含する１つの論理セルバスを持つ１個の論理セルを
含んでいる。その論理セルは、少なくとも１本の信号線
での受信々号に関する処理を実行し、少なくとも１本の
信号線上に処理結果を表す信号を発生させる。その論理
および経路選択セルは、個々の信号バスが複数の信号線
を含む複数の信号バスをも包含する。その信号バスに
は、順番に０からある決まった数までの番号がつけられ
る。その論理および経路選択セルは、個々のスイッチ
が、ある１つのバスにある１本の信号線と他のバスにあ
る１本の信号線とを結びつける、プログラム可能な複数
のスイッチも包含する。そのスイッチ群は、信号バスｋ
にある少なくとも１本の信号線が、ｋ＝１，２，．．と
して、信号バス（ｋ−１）にある少なくとも１本の信号
線に接続され、論理セルバスにあるｐ本の信号線のうち
の１本が、バス０にある１本の信号線に接続されるよう
に、配置される。
【００１６】複数の論理および経路選択セルは、ＦＰＧ
Ａを形成するように相互接続される。奇数番号のバスの
信号線は、平行な水平配列に並べられ、偶数番号のバス
の信号線は、平行な垂直配列に並べられる。隣接セルが
あるか、その信号線にブレ−クがない場合、１個の論理
および経路選択セルの個々の信号線は、隣接する論理お
よび経路選択セルの対応する１本の信号線と接続され
る。ブレーク群は上記の２次元配列の定められた場所に
ある信号線群に設置され、その場所は上記の信号線が属
しているバス番号に依存する。
【００１７】
【実施例】本発明は現在達成されているものより低いコ
ストでより高い性能のプログラム可能論理システム用の
可能性を提供し、ウェファ・スケール集積の長所と欠点
によく合ったプログラム可能論理用の構造に係わる。本
構造は多重レベルの経路選択回路網と論理セル用の両方
の経路選択構造を包含する単一セルから成る。さらに、
このセルは単一ウェファの表面にタイル状に組み合わさ
れる。本発明は、図１の１０で示す階層構造の経路選択
設計を用いた単純なＦＰＧＡの参照により容易に理解さ
れるはずである。ＦＰＧＡ１０は３つのレベルのルータ
２２〜２４に接続された複数の論理セル１２〜１９から
成る。ルータの第１レベルは、論理セルに結線されてい
る４つのルータから成る。ルータの第２レベルは第１レ
ベルのルータと結線されているルータ２５と２６から成
る。ルータの最後のレベル２４は、第２レベルのルータ
と結線され、入出力回線との結線をするルータ２７から
成る。各ルータはルータから出るバスとルータに入るバ
スとの間の交互結線をするための複数のスイッチ・ポイ
ントから成る。標準的なスイッチ・ポイントを３０で示
す。交互接続スイッチは論理セルと入出力回線との間の
種々の結線をするために使われる。論理セル１２と１５
を接続する経路は、図１の太線で示す。
【００１８】従来のシステムにおけるこの種のＦＰＧＡ
のレイアウトを図２の１００で示す。ＦＰＧＡ１００は
４つのファン・アウトを持つ３つのレベルのルータを包
含する。各レベルのルータはその下のレベルにある４つ
のルータ（または論理セル）に接続している。ルータの
レベルは集積回路の表面を覆う１組の入れ子構造のセル
と見ることもできる。最小の回路網は論理セル群とレベ
ル０ルータ群から成る。例えば、ルータ１０１は論理セ
ル１０４を標準とする４つの論理セルと接続している。
この組み合わせの４組がルータ１０２に結線されてい
る。次に、レベル１のルータで終端されている４組は、
ルータ１０３等に接続されている。
【００１９】この型の構造は１枚のウェファの全面を満
たし、表面の効率的な活用をするけれども、幾つかの欠
点がある。第１に、ＦＰＧＡ１００を形成するのに大量
の異種構造が必要となる。ルータの各レベルは、他のレ
ベルで使われているルータとは違う形状のものを使う。
従って、６４，０００論理セルと４つのファン・アウト
を持つシステムは、論理セルに加えて８レベルのルータ
が必要になる。従って、このシステムを構築するために
は、９つの基本構造が必要になる。例えば、ルータに使
われている論理セルまたはスイッチが設計変更された場
合、全ルータの構造がそのウェファ上の新しい空間に合
うように再設計されねばならない。従って、大規模なＦ
ＰＧＡの設計変更の費用が法外になる可能性がある。
【００２０】第２に、ウェファ・スケール集積は不良ス
イッチ・ポイントあるいは不良論理セル、およびその両
方を処置する手段が必要である。１つの論理セルが故障
すると、ＦＰＧＡ上で実行される応用プログラムをコン
パイルするシステムは、その論理セルを避けることがで
きる。しかし、その場にあるルータが使用不能な場合、
故障したスイッチ・ポイントは多くの論理セルを失わせ
る可能性がある。従来のＦＰＧＡシステムは、この故障
に対してルータやその関連サブツリーを失うことを防ぐ
方法を持っていない。
【００２１】本発明に係わるＦＰＧＡは論理セルと共に
図２に示すフラクタルなタイル状で多重レベルの階層構
造システムの経路選択機能の両方を統合した論理および
経路選択セルで構成されている。本発明に係わる論理お
よび経路選択セル２００は、図３に示す。論理セルはバ
ス２０４を経由してレベル０の経路選択バス２０７に接
続されたＰ個のピンを持つとする。スイッチ・ポイント
２３０はバス２０４の回線とバス２０７の回線だけを接
続するために使われる。バス２０７の回線数は、ＰのＫ
倍である。Ｋが決められる方法は以下に詳述する。以下
の議論のために、クロス・ポイントは、バス２０４のＰ
本の各回線をバス２０７の関連するＫ本の回線のうち１
本以上の回線との接続を可能にするといえば十分であ
る。レベル０の経路選択機能とレベル１の経路選択機能
との接続は、クロス・ポイント２３１が行っている。
【００２２】クロス・ポイント２３１はバス２１３のＱ
Ｐ本の回線をバス２０７のＫＰ本の回線と接続してい
る。Ｑが決定される方法も以下に詳述する。
【００２３】一般的に、各レベルの経路選択毎に１つの
バスがある。偶数のレベルは水平バス２０７〜２０９に
対応する。奇数レベルは垂直バス２１１〜２１３に対応
する。各偶数バスの回線数は本発明の実施例においてす
べて同じである。同様に、各奇数バスの回線数も本発明
の実施例において同じである。しかし、この規則に従わ
ない実施例も機能するであろう。各レベルのバスを接続
する１組のスイッチ・ポイントがある。つまり、ｋ番目
のバスは、そのバスと（ｋ−１）番目のバスとを接続す
る１組のスイッチ・ポイントと、そのバスと（ｋ＋１）
番目のバスとを接続する他の組のスイッチ・ポイントを
持つ。
【００２４】各ルータに必要な水平および垂直の経路選
択回線数はその階層構造の経路選択段のファン・アウト
数とＦＰＧＡの論理モジュールの数の関数である。その
数はレント(Rent)のルールを使って推定できる。レント
のルールとは、「ｎ個の部品、つまり、論理ゲートから
成り、１部品当たり平均ｐ個の信号ピンを持つ論理回路
は、ｐｎalpha個の入力および出力信号を必要とする」
というものである。ここで、alphaは０．５から０．７
５の間の数である。
【００２５】レントのルールの重要な応用は、論理シス
テムの最小切断区分（min-cut partitioning)の結果の
概略の予測である。最小切断区分とは、ある区分から他
の区分へ交錯しなければならない信号の数が最小になる
ようなＮ個のほヾ等しい区分に回路を分割する過程をい
う。例えば、最小区分法を使って２つの区分に分かれ、
ゲート当たり平均ｐピンを持つｇ個のゲートから成る回
路を考える。区分の後、各２分割回路は約ｇ／２ゲート
から成る。この区分で切断される信号線の数は、ｐ（ｇ
／２）alphaと推定できる。各区分が少数のセルになる
まで、最小区分法の手順を繰り返すと、階層構造が抽出
される。その構造の各レベルは区分の１つのレベルを表
している。
【００２６】経路選択副回路網はルータの水平配列とし
て実装されうる。各ルータはβ本の信号線とその上のレ
ベルを接続し、Ｎ組のγ本の信号線をその下のレベルと
接続する。Ｎ＝４でalpha＝０．５の場合、β＝２γと
なる。それはまたｔ個の論理セルを持つＦＰＧＡに対し
て、セル当たりの水平回線の最適数は約（３ｐ／４）ｌ
ｏｇ2（ｔ）であり、セル当たりの垂直回線の最適数は
約（３ｐ／８）ｌｏｇ2（ｔ）である。
【００２７】水平回線と垂直回線とを接続するスイッチ
・ポイントは、全部にある必要はない。個々の水平また
は垂直の回線は、図１に示すように位相的に等価な回路
網にあるルータの水平回線に対応している。階層構造の
回路網にある全ての水平の経路選択回線は、その回線上
にあって、固定した同数のスイッチを持つ。従って、論
理と経路選択のセルを共に結合して持つ最終的な回路網
にある各回線は、同数のスイッチを持てば十分である。
以下により詳しく述べるように、経路選択回線のレベル
が高くなればなるほど最終的なゲート配列の長さは長く
なる。つまり、単位長さ当たりの、言い換えると論理お
よび経路選択セル当たりのスイッチの数は低位のレベル
の経路選択回線数より低くできる。レベル０／レベル１
スイッチ・ポイントが全てに行き渡っている、つまり、
水平と垂直の経路選択回線の各交点に１つのスイッチが
あるとすると、レベル２／レベル３スイッチ・ポイント
およびレベル３／レベル４スイッチ・ポイントは、単に
１／４の密度で良いことが分かる。同じく、レベル４ま
たはレベル５のスイッチ・ポイントは、たった１／１６
の密度でよい。
【００２８】上記の信号線とスイッチ・ポイントの最適
数が、信号線またはスイッチ・ポイントのどちらかに欠
陥が無いことを前提にしていることに注意が必要であ
る。追加の信号線やスイッチ・ポイントは、その後の論
理セルの試験でそれが故障していることが分かったとき
に交換部品とするために用意されている。
【００２９】本発明に係わる論理および経路選択セル群
がＦＰＧＡを形成するために接続される方法を、Ｎ＝４
としてより詳しく説明する。図４が本発明に係わる論理
および経路選択セルで構成されているＦＰＧＡ３００の
一部を図解している。標準的な論理および経路選択セル
を３０２に示す。レベル０，２および４の経路選択バス
は各々３０３〜３０５で示す。同様に、レベル１，３，
および５の経路選択バスは、３０６〜３０８で示す。階
層構造の最下位のレベル、つまりレベル０は、水平に４
個の論理および経路選択セルのグループを接続して構成
する。標準的なグループは３１２で示す。このグループ
内に、各セルの経路選択バス３０３〜３０５が隣接する
論理および経路選択セルの対応する経路選択バスに接続
される。そのグループの境界において３１０で示すレベ
ル０の経路選択バスにブレーク（切断）が入れられる。
【００３０】同様に、階層構造の第１レベルは、４ｘ４
の論理および経路選択セルのグループを形成するため
に、４組の水平のレベル０グループをグループ化するこ
とで構成される。このグループ化を３１４と３１６で示
す。これらの４ｘ４グループのそれぞれの内部で、ある
特定の論理および経路選択セルの全ての垂直バス３０６
〜３０７は、隣接する論理および経路選択セルの関連す
る垂直バスに接続される。グループの境界で３２０で示
すレベル１バスの各々にブレークが入れられる。
【００３１】階層構造の第２レベルは、水平方向に４組
の４ｘ４グループを組み合わせて構成される。その第２
グループ内で、各セルのレベル２，３，４，．．．の経
路選択バスが、隣接するセルの関連するバスに接続され
る。各第２レベルグループの境界で、その端部にある各
セルのレベル２経路選択バスにブレークが入れられる。
【００３２】階層構造の第３レベルは、垂直方向に４組
のレベル２グループを組み合わせて構成される。その第
３レベルのグループ内で、各セルのレベル３，
４，．．．の経路選択バスが、隣接するセルの関連する
バスに接続される。各第３レベルグループの境界で、そ
の先端にある各セルのレベル３経路選択バスにブレーク
が入れられる。論理および経路選択セルの全１６ｘ１６
配列のレベル０〜３バスの結線の概観を図５〜８に示
す。この手順は特定のＦＰＧＡに望まれるだけのレベル
数になるまで続けられる。
【００３３】本発明の実施例で、水平および垂直バスの
接続方法は、論理セル４０２を持つ論理および経路選択
セル４００を図示している図９により容易に理解され
る。水平バス４１２は、一方の隣接セルと接している１
組のプログラム可能で双方向のバッファ４２０を経由し
て、次の水平セルに繋がっている。同様に、垂直バス４
１４は、上記のセルの上の隣接セルと接している１組の
プログラム可能で双方向のバッファ４１０を経由して、
次の垂直セルに繋がっている。各バッファは、プログラ
ムでその各側面の回線の切り放しができる。従って、経
路選択回路長は、バッファの適正な構成で簡単に決定で
きる。
【００３４】バッファ回線のブレークも、適当な点で回
線を単に切断するだけで実施できることは当業者なら明
確に理解できる。この方法は、論理および経路選択セル
毎の各回線にバッファを必要としない利点がある。しか
し、この方法では各論理および経路選択セルが、他の論
理および経路選択セルと全く同じにはならないセル構造
になる。これらの２つの方法の組み合わせが使用される
ことは、当業者には明白であろう。
【００３５】上記の構造は、ウェファ・スケール集積に
非常に適合している。ＦＰＧＡチップはそれ自体がウェ
ファ上にタイル状に配置されうる。個々のチップは隣接
するチップの水平および垂直回線が接続されるようにウ
ェファ上に配置される。本発明の実施例で、各チップは
その領域内に論理および経路選択セル用の構成および制
御の回路を持っている。
【００３６】上記の本発明の実施例が階層構造の各レベ
ルで同じファン・アウトであるという見地で記述された
が、ある特定のレベルの全てのルータが同じファン・ア
ウトを持つ混合ファン・アウト・システムが可能である
ことは、当業者には明白であろう。そのようなシステム
では、階層構造の異なったレベルでのファン・アウトは
相違する。好ましいファン・アウトは、４から１６の間
である。
【００３７】上述の本発明の実施例は、従来技術の本質
的な改良を表しているが、システム性能を向上するため
に、スペースが許すなら、論理および経路選択セルに、
さらにクロスバースイッチを追加できる。これらの追加
スイッチ・ポイントを使用した論理および経路選択セル
５００を図１０に示している。論理および経路選択セル
５００は、論理セル５０２も経路選択階層構造の全レベ
ルに直接接続されているために、上記の論理および経路
選択セルとは異なっている。これは、論理セル５０２か
らのｐ本の信号線とレベル０の経路選択バス以上の各経
路選択バスの信号線に接続するスイッチ・ポイントの設
置によって達成される。バス５０４と５０５に係わるス
イッチ・ポイントは、それぞれ５３１と５３２で示す。
偶数番号のレベル５０６〜５０８に係わるスイッチ・ポ
イントは、それぞれ５２０〜５２２で示す。レベル０経
路選択バス５０３には追加のスイッチ・ポイントは不要
である。なぜなら、このバスは既に経路選択セル５０２
からその信号線に接続されているからである。
【００３８】論理セルを通過する全ての層の経路と論理
セルを接続すると、経路選択の短縮化が可能になる。例
えば、これらの追加スイッチ・ポイントが無い場合、２
つの非常に離れた論理セル同士を接続する信号は、その
起点から目的地に向かって階層構造を上下し、横断しな
ければならない。追加の結線は、その信号源から目的地
まで結線するために、必要な最高のレベルの経路に直接
的に飛ぶことで経路を短縮できる。同様に、目的地で、
その信号は０より高いレベルから直接的に経路選択され
うる。この種の経路選択はオーバーヘッドと伝播遅延を
短縮する。
【００３９】本発明に対する種々の変形は、前述の説明
や添付の図面から当業者には明白である。従って、本発
明は下記の請求範囲によってのみ限定される。
【００４０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様毎に列挙する。
【００４１】１． ｐ本の信号線からなる論理セルバス
を備え、少なくとも１つの上記信号線で受けた信号を処
理して少なくとも１つの上記信号線に上記処理の結果を
表す信号の生成をする論理セルと、０から所定番号まで
の複数の信号バスであって、該各信号バスが複数本の信
号線からなるものと、複数のプログラム可能なスイッチ
手段であって、該各スイッチ手段が上記複数のバスのう
ちの１つのバスの信号線を他のバスの信号線に接続する
手段を備え、ｋは１から予め定められた値までを取るも
のとして、信号バスｋの上記信号線のうち少なくとも１
つの信号線と信号バス（ｋ−１）の上記信号線のうち少
なくとも１つの信号線とが接続され、上記論理セルバス
の上記ｐ本の信号線の各々がバス０の信号線に接続され
るように配置されてなるものと、を備えてなる論理およ
び経路選択セル。
【００４２】２． 複数のプログラム可能なバッファ手
段を備え、該各バッファ手段が上記複数の信号バスのう
ちの１つのバスの信号線内に集積され、該バッファ手段
が集積された信号線にブレークを入れる手段からなる前
項１記載の論理および経路選択セル。
【００４３】３． 上記の複数のプログラム可能なスイ
ッチ手段が上記論理セルのｐ本の信号線の各信号線と上
記各信号バスの信号線との接続を可能にする前項１記載
の論理および経路選択セル。
【００４４】４． ２次元配列の論理および経路選択セ
ルからなるゲート・アレイにおいて、該各論理および経
路選択セルは、ｐ本の信号線からなる論理セルバスを備
え、少なくとも１つの上記信号線で受けた信号を処理し
て少なくとも１つの上記信号線に上記処理の結果を表す
信号の生成をする論理セルと、０から所定番号までの複
数の信号バスであって、該各信号バスが複数本の信号線
からなるものと、複数のプログラム可能なスイッチ手段
であって、該各スイッチ手段が上記複数のバスのうちの
１つのバスの信号線を他のバスの信号線に接続する手段
を備え、ｋは１から予め定められた値までを取るものと
して、信号バスｋの上記信号線のうち少なくとも１つの
信号線と信号バス（ｋ−１）の上記信号線のうち少なく
とも１つの信号線とが接続され、上記論理セルバスの上
記ｐ本の信号線の各々がバス０の信号線に接続されるよ
うに配置されてなるものとを備え、奇数番号の上記バス
の信号線を平行に水平配列し、偶数番号の上記バスの信
号線を平行に垂直配列し、隣接するセルが存在しブレー
クが上記信号線上に無い場合に、論理および経路選択セ
ルの各信号線が隣接の論理および経路選択セルの対応す
る信号線に接続され、ブレークが上記２次元配列の所定
位置の信号線上にあり、該位置が上記信号線の包含され
ているバスの番号に依存していることを特徴とするゲー
ト・アレイ。
【００４５】
【発明の効果】以上の如く本発明によれば、現在達成さ
れているものより低いコストでより高い性能のプログラ
ム可能論理システム用の可能性を提供し、ウェファ・ス
ケール集積の長所と欠点によく合ったプログラム可能論
理用の構造を提供する。
【図面の簡単な説明】
【図１】本発明に係る階層構造のＦＰＧＡのブロック図
である。
【図２】従来の階層構造のＦＰＧＡのブロック図であ
る。
【図３】本発明に係る論理および経路選択セルのブロッ
ク図である。
【図４】本発明に係る論理および経路選択セルで構成さ
れたＦＰＧＡの一部のブロック図である。
【図５】本発明に係るＦＰＧＡの実施例におけるレベル
０でのバス結線を示したものである。
【図６】本発明に係るＦＰＧＡの実施例におけるレベル
１でのバス結線を示したものである。
【図７】本発明に係るＦＰＧＡの実施例におけるレベル
２でのバス結線を示したものである。
【図８】本発明に係るＦＰＧＡの実施例におけるレベル
３でのバス結線を示したものである。
【図９】本発明に係る論理および経路選択セルの別の実
施例のブロック図である。
【図１０】本発明に係る論理および経路選択セルのさら
に別の実施例のブロック図である。
【符号の説明】
１０：ステンレス鋼基板 １２：フォトレジスト層 １６：第１のニッケル層 １８：傾斜構造壁 ２２：フォトレジスト・マスク ２６：第２のニッケル層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】ｐ本の信号線からなる論理セルバスを備
    え、少なくとも１つの上記信号線で受けた信号を処理し
    て少なくとも１つの上記信号線に上記処理の結果を表す
    信号の生成をする論理セルと、 ０から所定番号までの複数の信号バスであって、該各信
    号バスが複数本の信号線からなるものと、 複数のプログラム可能なスイッチ手段であって、該各ス
    イッチ手段が上記複数のバスのうちの１つのバスの信号
    線を他のバスの信号線に接続する手段を備え、ｋは１か
    ら予め定められた値までを取るものとして、信号バスｋ
    の上記信号線のうち少なくとも１つの信号線と信号バス
    （ｋ−１）の上記信号線のうち少なくとも１つの信号線
    とが接続され、上記論理セルバスの上記ｐ本の信号線の
    各々がバス０の信号線に接続されるように配置されてな
    るものと、 を備えてなる論理および経路選択セル。
  2. 【請求項２】複数のプログラム可能なバッファ手段を備
    え、該各バッファ手段が上記複数の信号バスのうちの１
    つのバスの信号線内に集積され、該バッファ手段が集積
    された信号線にブレークを入れる手段からなる請求項１
    記載の論理および経路選択セル。
  3. 【請求項３】上記の複数のプログラム可能なスイッチ手
    段が上記論理セルのｐ本の信号線の各信号線と上記各信
    号バスの信号線との接続を可能にする請求項１記載の論
    理および経路選択セル。
  4. 【請求項４】２次元配列の論理および経路選択セルから
    なるゲート・アレイにおいて、該各論理および経路選択
    セルは、 ｐ本の信号線からなる論理セルバスを備え、少なくとも
    １つの上記信号線で受けた信号を処理して少なくとも１
    つの上記信号線に上記処理の結果を表す信号の生成をす
    る論理セルと、 ０から所定番号までの複数の信号バスであって、該各信
    号バスが複数本の信号線からなるものと、 複数のプログラム可能なスイッチ手段であって、該各ス
    イッチ手段が上記複数のバスのうちの１つのバスの信号
    線を他のバスの信号線に接続する手段を備え、ｋは１か
    ら予め定められた値までを取るものとして、信号バスｋ
    の上記信号線のうち少なくとも１つの信号線と信号バス
    （ｋ−１）の上記信号線のうち少なくとも１つの信号線
    とが接続され、上記論理セルバスの上記ｐ本の信号線の
    各々がバス０の信号線に接続されるように配置されてな
    るものとを備え、 奇数番号の上記バスの信号線を平行に水平配列し、偶数
    番号の上記バスの信号線を平行に垂直配列し、 隣接するセルが存在しブレークが上記信号線上に無い場
    合に、論理および経路選択セルの各信号線が隣接の論理
    および経路選択セルの対応する信号線に接続され、 ブレークが上記２次元配列の所定位置の信号線上にあ
    り、該位置が上記信号線の包含されているバスの番号に
    依存していることを特徴とするゲート・アレイ。
JP6188816A 1993-07-19 1994-07-19 プログラム可能論理用ウェファ・スケール構造 Pending JPH0766718A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US9429493A 1993-07-19 1993-07-19
US094,294 1993-07-19

Publications (1)

Publication Number Publication Date
JPH0766718A true JPH0766718A (ja) 1995-03-10

Family

ID=22244332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6188816A Pending JPH0766718A (ja) 1993-07-19 1994-07-19 プログラム可能論理用ウェファ・スケール構造

Country Status (4)

Country Link
US (1) US5519629A (ja)
JP (1) JPH0766718A (ja)
DE (1) DE4425552C2 (ja)
GB (1) GB2280293B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001506785A (ja) * 1996-12-20 2001-05-22 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング Ｄｆｐ用のｉｏおよびメモリバスシステムならびにプログラミング可能な２次元または多次元のセル構造を有するユニット
JP2004525439A (ja) * 2000-12-19 2004-08-19 ピコチップ デザインズ リミテッド プロセッサアーキテクチャ
JP2005508532A (ja) * 2001-03-22 2005-03-31 クイックシルバー テクノロジー、インコーポレイテッド 固定特定用途向け計算要素を有する多様な適応計算装置の異質再構成可能マトリックスを有する適応集積回路
JP2005512368A (ja) * 2001-11-30 2005-04-28 クイックシルヴァー テクノロジイ，インコーポレーテッド 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US8010593B2 (en) 2001-03-22 2011-08-30 Qst Holdings Llc Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9312674D0 (en) * 1993-06-18 1993-08-04 Pilkington Micro Electronics Configurabel logic array
US6051991A (en) * 1993-08-03 2000-04-18 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US6462578B2 (en) 1993-08-03 2002-10-08 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US5457410A (en) * 1993-08-03 1995-10-10 Btr, Inc. Architecture and interconnect scheme for programmable logic circuits
US5850564A (en) * 1995-05-03 1998-12-15 Btr, Inc, Scalable multiple level tab oriented interconnect architecture
DE69630372D1 (de) 1995-05-03 2003-11-20 Btr Inc Skalierbare vielstufige verbindungsarchitektur
US5745372A (en) * 1995-05-04 1998-04-28 Hewlett-Packard Company Apparatus and method for routing signals in a field programmable gate array integrated circuit
US5841663A (en) * 1995-09-14 1998-11-24 Vlsi Technology, Inc. Apparatus and method for synthesizing integrated circuits using parameterized HDL modules
US6570404B1 (en) 1996-03-29 2003-05-27 Altera Corporation High-performance programmable logic architecture
US6212668B1 (en) * 1996-05-28 2001-04-03 Altera Corporation Gain matrix for hierarchical circuit partitioning
US5742181A (en) * 1996-06-04 1998-04-21 Hewlett-Packard Co. FPGA with hierarchical interconnect structure and hyperlinks
US6034547A (en) 1996-09-04 2000-03-07 Advantage Logic, Inc. Method and apparatus for universal program controlled bus
US6624658B2 (en) * 1999-02-04 2003-09-23 Advantage Logic, Inc. Method and apparatus for universal program controlled bus architecture
US6301694B1 (en) 1996-09-25 2001-10-09 Altera Corporation Hierarchical circuit partitioning using sliding windows
US6185725B1 (en) * 1997-04-11 2001-02-06 Altera Corporation Apparatus and method for partitioning logic into a programmable logic device
US6289494B1 (en) 1997-11-12 2001-09-11 Quickturn Design Systems, Inc. Optimized emulation and prototyping architecture
US6237129B1 (en) * 1998-03-27 2001-05-22 Xilinx, Inc. Method for constraining circuit element positions in structured layouts
US6430732B1 (en) 1998-03-27 2002-08-06 Xilinx, Inc. Method for structured layout in a hardware description language
JP3576837B2 (ja) 1998-10-30 2004-10-13 日本電気株式会社 プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ
US6128214A (en) * 1999-03-29 2000-10-03 Hewlett-Packard Molecular wire crossbar memory
US6559468B1 (en) 1999-03-29 2003-05-06 Hewlett-Packard Development Company Lp Molecular wire transistor (MWT)
US6518156B1 (en) 1999-03-29 2003-02-11 Hewlett-Packard Company Configurable nanoscale crossbar electronic circuits made by electrochemical reaction
US6314019B1 (en) 1999-03-29 2001-11-06 Hewlett-Packard Company Molecular-wire crossbar interconnect (MWCI) for signal routing and communications
US6459095B1 (en) 1999-03-29 2002-10-01 Hewlett-Packard Company Chemically synthesized and assembled electronics devices
US6256767B1 (en) * 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US6320412B1 (en) 1999-12-20 2001-11-20 Btr, Inc. C/O Corporate Trust Co. Architecture and interconnect for programmable logic circuits
US6693456B2 (en) * 2000-08-04 2004-02-17 Leopard Logic Inc. Interconnection network for a field programmable gate array
US6458621B1 (en) * 2001-08-01 2002-10-01 Hewlett-Packard Company Batch fabricated molecular electronic devices with cost-effective lithographic electrodes
US6594810B1 (en) 2001-10-04 2003-07-15 M2000 Reconfigurable integrated circuit with a scalable architecture
US6738961B2 (en) * 2002-02-28 2004-05-18 Hewlett-Packard Development Company, L.P. Computer readable medium and a method for representing an electronic circuit as a routing-resource graph
US6791162B2 (en) 2002-03-16 2004-09-14 Memx, Inc. Unit cell architecture for electrical interconnects
US6706619B2 (en) 2002-03-16 2004-03-16 Memx, Inc. Method for tiling unit cells
US6707077B2 (en) 2002-03-16 2004-03-16 Memx, Inc. Chip interconnect bus
US20030173648A1 (en) * 2002-03-16 2003-09-18 Sniegowski Jeffry Joseph Multi-die chip and method for making the same
US6919616B2 (en) * 2002-03-16 2005-07-19 Memx, Inc. Chip with passive electrical contacts
AU2003237005A1 (en) * 2002-06-28 2004-01-19 Koninklijke Philips Electronics N.V. Integrated circuit having building blocks
US7255437B2 (en) * 2003-10-09 2007-08-14 Howell Thomas A Eyeglasses with activity monitoring
US6835262B1 (en) * 2003-06-19 2004-12-28 Northrop Grumman Corporation Positive pressure hot bonder
US7225422B2 (en) * 2003-06-19 2007-05-29 International Business Machines Corporation Wire trimmed programmable logic array
US6975139B2 (en) * 2004-03-30 2005-12-13 Advantage Logic, Inc. Scalable non-blocking switching network for programmable logic
US7460529B2 (en) * 2004-07-29 2008-12-02 Advantage Logic, Inc. Interconnection fabric using switching networks in hierarchy
US7478261B2 (en) * 2005-09-13 2009-01-13 M2000 Reconfigurable circuit with redundant reconfigurable cluster(s)
US8010826B2 (en) * 2005-09-13 2011-08-30 Meta Systems Reconfigurable circuit with redundant reconfigurable cluster(s)
US7275196B2 (en) 2005-11-23 2007-09-25 M2000 S.A. Runtime reconfiguration of reconfigurable circuits
US7423453B1 (en) 2006-01-20 2008-09-09 Advantage Logic, Inc. Efficient integrated circuit layout scheme to implement a scalable switching network used in interconnection fabric
US7376921B2 (en) * 2006-02-17 2008-05-20 Athena Design Systems, Inc. Methods for tiling integrated circuit designs
US7368943B2 (en) * 2006-03-28 2008-05-06 Advantage Logic, Inc. Enhanced scheme to implement an interconnection fabric using switching networks in hierarchy
US7613047B2 (en) * 2006-10-05 2009-11-03 International Business Machines Corporation Efficient circuit and method to measure resistance thresholds
WO2008154775A1 (en) * 2007-06-20 2008-12-24 Agate Logic, Inc. A programmable interconnect network for logic array
US7999570B2 (en) 2009-06-24 2011-08-16 Advantage Logic, Inc. Enhanced permutable switching network with multicasting signals for interconnection fabric
US8341580B2 (en) * 2009-09-28 2012-12-25 Advantage Logic, Inc. Modular routing fabric using switching networks
WO2016133766A1 (en) 2015-02-22 2016-08-25 Flex Logix Technologies, Inc. Mixed-radix and/or mixed-mode switch matrix architecture and integrated circuit, and method of operating same
US10156842B2 (en) 2015-12-31 2018-12-18 General Electric Company Device enrollment in a cloud service using an authenticated application

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE34363E (en) * 1984-03-12 1993-08-31 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4775942A (en) * 1985-12-09 1988-10-04 International Business Machines Corporation Seed and stitch approach to embedded arrays
US4922441A (en) * 1987-01-19 1990-05-01 Ricoh Company, Ltd. Gate array device having a memory cell/interconnection region
USRE34444E (en) * 1988-01-13 1993-11-16 Xilinx, Inc. Programmable logic device
DE68929518T2 (de) * 1988-10-05 2005-06-09 Quickturn Design Systems, Inc., Mountain View Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät
US5109353A (en) * 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US5255203A (en) * 1989-08-15 1993-10-19 Advanced Micro Devices, Inc. Interconnect structure for programmable logic device
US5212652A (en) * 1989-08-15 1993-05-18 Advanced Micro Devices, Inc. Programmable gate array with improved interconnect structure
US5260881A (en) * 1989-10-30 1993-11-09 Advanced Micro Devices, Inc. Programmable gate array with improved configurable logic block
US5140193A (en) * 1990-03-27 1992-08-18 Xilinx, Inc. Programmable connector for programmable logic device
US5122685A (en) * 1991-03-06 1992-06-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
US5255221A (en) * 1991-04-02 1993-10-19 At&T Bell Laboratories Fully configurable versatile field programmable function element
US5338984A (en) * 1991-08-29 1994-08-16 National Semiconductor Corp. Local and express diagonal busses in a configurable logic array
US5208491A (en) * 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001506785A (ja) * 1996-12-20 2001-05-22 ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング Ｄｆｐ用のｉｏおよびメモリバスシステムならびにプログラミング可能な２次元または多次元のセル構造を有するユニット
JP2004525439A (ja) * 2000-12-19 2004-08-19 ピコチップ デザインズ リミテッド プロセッサアーキテクチャ
JP2005508532A (ja) * 2001-03-22 2005-03-31 クイックシルバー テクノロジー、インコーポレイテッド 固定特定用途向け計算要素を有する多様な適応計算装置の異質再構成可能マトリックスを有する適応集積回路
US7962716B2 (en) 2001-03-22 2011-06-14 Qst Holdings, Inc. Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US8010593B2 (en) 2001-03-22 2011-08-30 Qst Holdings Llc Adaptive integrated circuitry with heterogeneous and reconfigurable matrices of diverse and adaptive computational units having fixed, application specific computational elements
US9665397B2 (en) 2001-03-22 2017-05-30 Cornami, Inc. Hardware task manager
JP2005512368A (ja) * 2001-11-30 2005-04-28 クイックシルヴァー テクノロジイ，インコーポレーテッド 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム
US10185502B2 (en) 2002-06-25 2019-01-22 Cornami, Inc. Control node for multi-core system
US10817184B2 (en) 2002-06-25 2020-10-27 Cornami, Inc. Control node for multi-core system

Also Published As

Publication number Publication date
DE4425552C2 (de) 1996-08-01
DE4425552A1 (de) 1995-02-02
GB9413816D0 (en) 1994-08-24
GB2280293A (en) 1995-01-25
US5519629A (en) 1996-05-21
GB2280293B (en) 1997-12-10

Similar Documents

Publication Publication Date Title
JPH0766718A (ja) プログラム可能論理用ウェファ・スケール構造
US8433816B2 (en) Network topology for a scalable multiprocessor system
US5280607A (en) Method and apparatus for tolerating faults in mesh architectures
US4577276A (en) Placement of components on circuit substrates
US4593363A (en) Simultaneous placement and wiring for VLSI chips
US5471580A (en) Hierarchical network having lower and upper layer networks where gate nodes are selectively chosen in the lower and upper layer networks to form a recursive layer
JP2000035899A (ja) エミュレ―ション・モジュ―ル
Chang et al. Postlayout logic restructuring using alternative wires
JPH0628330A (ja) フォールト・トレラント・メッシュおよびその構成方法
Corrigan A placement capability based on partitioning
Kurokawa et al. Passage of faulty nodes: a novel approach for fault-tolerant routing on NoCs
Mazumder Evaluation of on-chip static interconnection networks
Rau et al. Destination tag routing techniques based on a state model for the IADM network
Kurokawa et al. Xy based fault-tolerant routing with the passage of faulty nodes
US6615401B1 (en) Blocked net buffer insertion
Fukushima et al. An improved reconfiguration method for degradable processor arrays using genetic algorithm
WO1999041685A1 (en) A method for manufacturing and designing an electronic device and electronic apparatus
EP0270198B1 (en) Parallel processor
Maziarz et al. Automatic reconfiguration and yield of the TESH multicomputer network
Venkateswaran et al. A hexagonal array machine for multilayer wire routing
US5913070A (en) Inter-connector for use with a partitionable massively parallel processing system
Comen DFT-focused chip testers-What can they do?
Shi et al. A scalable and reconfigurable fault-tolerant distributed routing algorithm for nocs
Togawa et al. A circuit partitioning algorithm with path delay constraints for multi-FPGA systems
Khalid et al. Hardwired-clusters partial-crossbar: A hierarchical routing architecture for multi-FPGA systems