JP2002503850A - 電子デバイスおよび電子装置を製造および設計する方法 - Google Patents
電子デバイスおよび電子装置を製造および設計する方法Info
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Abstract
(57)【要約】
【課題】 電子装置におけるチャネルの配線の設計を効率化する。
【解決手段】 この発明はチャネルを有する超大規模集積装置のような電子装置の製造方法に関する。チャネルのルーティングは始めに全ての個々の端子が端子の垂直制限グラフにおける個々のノードによって表わされる構成的な手法に基づいて行なわれる。個々の端子の間の個々の制限は別個のエッジによって表現される。この手法は困難な部類のルーティング問題を効率的な方法で解決できるようにする。
Description
【０００１】
この発明は一般的には、プリント回路基板および半導体装置のような、電子装
置の設計および製造の分野に関し、かつより特定的にはチャネルの配線の設計に
おける改善に関する。
置の設計および製造の分野に関し、かつより特定的にはチャネルの配線の設計に
おける改善に関する。
【０００２】
チャネルの配線の設計に対しては、従来技術から多数の手法が知られている。
ナビード・シャワニによる参考書「ＶＬＳＩ物理設計の自動化のためのアルゴリ
ズム（Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ ＶＬＳＩ Ｐｈｙｓｉｃａｌ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ）」、第２版、１９９５年、クルーワ・アカデミッ
ク・パブリッシャーズにおいては、特に頁２６７〜３３９において、従来技術の
ルーティング手法の概説が与えられている。
ナビード・シャワニによる参考書「ＶＬＳＩ物理設計の自動化のためのアルゴリ
ズム（Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ ＶＬＳＩ Ｐｈｙｓｉｃａｌ Ｄｅｓｉ
ｇｎ Ａｕｔｏｍａｔｉｏｎ）」、第２版、１９９５年、クルーワ・アカデミッ
ク・パブリッシャーズにおいては、特に頁２６７〜３３９において、従来技術の
ルーティング手法の概説が与えられている。
【０００３】 チャネルルーティングのために従来技術において通常使用されている一つの手
法は垂直制限グラフ（ｖｅｒｔｉｃａｌ ｃｏｎｓｔｒａｉｎｔ ｇｒａｐｈ）
の手段によるルーティング問題のモデリングまたはモデル化（ｍｏｄｅｌｉｎｇ
）である。垂直制限グラフにおいては、ルーティングされるべき各々のネット（
ｎｅｔ）は該グラフにおける一つのノード（ｎｏｄｅ）によって表わされる。も
しあるネットのいずれかの端子と他のネットのいずれかの端子の間に垂直制限（
ｖｅｒｔｉｃａｌ ｃｏｎｓｔｒａｉｎｔ）が存在すれば、垂直制限グラフにお
ける二つの対応するノードは前記垂直制限を表わすためにダイレクテッド・エッ
ジまたは有向エッジ（ｄｉｒｅｃｔｅｄ ｅｄｇｅ）によって接続される。この
ようにして、始めはルーティングされるべき各々のネットはチャネルにおける一
つだけの水平トランクによってルーティングできるものと仮定される。
法は垂直制限グラフ（ｖｅｒｔｉｃａｌ ｃｏｎｓｔｒａｉｎｔ ｇｒａｐｈ）
の手段によるルーティング問題のモデリングまたはモデル化（ｍｏｄｅｌｉｎｇ
）である。垂直制限グラフにおいては、ルーティングされるべき各々のネット（
ｎｅｔ）は該グラフにおける一つのノード（ｎｏｄｅ）によって表わされる。も
しあるネットのいずれかの端子と他のネットのいずれかの端子の間に垂直制限（
ｖｅｒｔｉｃａｌ ｃｏｎｓｔｒａｉｎｔ）が存在すれば、垂直制限グラフにお
ける二つの対応するノードは前記垂直制限を表わすためにダイレクテッド・エッ
ジまたは有向エッジ（ｄｉｒｅｃｔｅｄ ｅｄｇｅ）によって接続される。この
ようにして、始めはルーティングされるべき各々のネットはチャネルにおける一
つだけの水平トランクによってルーティングできるものと仮定される。
【０００４】 前記垂直制限グラフに何らかのサイクル（ｃｙｃｌｅｓ）が存在すれば、これ
らはトランクの実際の割当ての前に「ドッグレッギング（ｄｏｇｌｅｇｇｉｎｇ
）」と称される技術によって除去されなければならない。ドッグレッギング技術
はまた上で述べたナビード・シャワニによる文献の、７．４．２．２章、２９９
〜３０１頁に述べられている。ドッグレッギング技術のより詳細な説明はディー
・エヌ・ドイッチ、「ドッグレッグ・チャネル・ルータ（Ａ ｄｏｇｌｅｇ ｃ
ｈａｎｎｅｌ ｒｏｕｔｅｒ）」、Ｐｒｏｃｅｅｄｉｎｇ ｏｆ １３ｔｈ Ａ
ＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
、４２５〜４３３頁、１９７６年に、かつプレアス、「ノンターミナル・ドック
レッグによるチャネルルーティング（Ｃｈａｎｎｅｌ Ｒｏｕｔｉｎｇ ｗｉｔ
ｈ Ｎｏｎ−Ｔｅｒｍｉｎａｌ Ｄｏｇｌｅｇｓ）」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｅｕｒｏｐｅａｎ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃ
ｏｎｆｅｒｅｎｃｅ、１９９０年３月、グラスゴー、英国、４５１〜４５８頁に
与えられている。
らはトランクの実際の割当ての前に「ドッグレッギング（ｄｏｇｌｅｇｇｉｎｇ
）」と称される技術によって除去されなければならない。ドッグレッギング技術
はまた上で述べたナビード・シャワニによる文献の、７．４．２．２章、２９９
〜３０１頁に述べられている。ドッグレッギング技術のより詳細な説明はディー
・エヌ・ドイッチ、「ドッグレッグ・チャネル・ルータ（Ａ ｄｏｇｌｅｇ ｃ
ｈａｎｎｅｌ ｒｏｕｔｅｒ）」、Ｐｒｏｃｅｅｄｉｎｇ ｏｆ １３ｔｈ Ａ
ＣＭ／ＩＥＥＥ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ
、４２５〜４３３頁、１９７６年に、かつプレアス、「ノンターミナル・ドック
レッグによるチャネルルーティング（Ｃｈａｎｎｅｌ Ｒｏｕｔｉｎｇ ｗｉｔ
ｈ Ｎｏｎ−Ｔｅｒｍｉｎａｌ Ｄｏｇｌｅｇｓ）」、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ Ｅｕｒｏｐｅａｎ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃ
ｏｎｆｅｒｅｎｃｅ、１９９０年３月、グラスゴー、英国、４５１〜４５８頁に
与えられている。
【０００５】 図１を参照して、垂直制限グラフおよびチャネルルーティングのためのドッグ
レッギングを使用する一般的な従来技術の手法をより詳細に説明する。
レッギングを使用する一般的な従来技術の手法をより詳細に説明する。
【０００６】 ステップ１００において、ルーティングされるべき同じネットの全ての端子（
ｔｅｒｍｉｎａｌｓ）がチャネルにおける一つの単一の仮想のトランク（ｉｍａ
ｇｉｎａｒｙ ｔｒｕｎｋ）に論理的に統合される。ステップ１０２において、
垂直制限グラフ（ＶＣＧ）がこの抽象化（ａｂｓｔｒａｃｔｉｏｎ）に従って構
築される。
ｔｅｒｍｉｎａｌｓ）がチャネルにおける一つの単一の仮想のトランク（ｉｍａ
ｇｉｎａｒｙ ｔｒｕｎｋ）に論理的に統合される。ステップ１０２において、
垂直制限グラフ（ＶＣＧ）がこの抽象化（ａｂｓｔｒａｃｔｉｏｎ）に従って構
築される。
【０００７】 ステップ１０４において、ステップ１０２において構築された垂直制限グラフ
がサイクル（ｃｙｃｌｅｓ）を有するか否かが判定される。もし何らのサイクル
も存在しなければ、これは該チャネルが実際にステップ１００で規定された仮想
のトランクを使用することにより導くことができることを意味する。この場合、
配線レイアウトを生成するためにステップ１０６においてトランクが実際にチャ
ネルに割り当てられる。
がサイクル（ｃｙｃｌｅｓ）を有するか否かが判定される。もし何らのサイクル
も存在しなければ、これは該チャネルが実際にステップ１００で規定された仮想
のトランクを使用することにより導くことができることを意味する。この場合、
配線レイアウトを生成するためにステップ１０６においてトランクが実際にチャ
ネルに割り当てられる。
【０００８】 もし垂直制限グラフにサイクルがあれば、制御はステップ１０４からステップ
１０８に進む。ステップ１０８において、垂直制限グラフにおけるサイクルがド
ッグレッギングの手段によって除去される。ドッグレッギングによって、ステッ
プ１００において定義された仮想のトランクがセグメントに分解されて競合する
垂直制限を除去する。次に、ステップ１０６において、チャネルに対するトラン
クの割当てが行なわれる。
１０８に進む。ステップ１０８において、垂直制限グラフにおけるサイクルがド
ッグレッギングの手段によって除去される。ドッグレッギングによって、ステッ
プ１００において定義された仮想のトランクがセグメントに分解されて競合する
垂直制限を除去する。次に、ステップ１０６において、チャネルに対するトラン
クの割当てが行なわれる。
【０００９】 この従来技術の手法の主な不都合はネットの数によって４の累乗で（ｔｈｅ
ｐｏｗｅｒ ｏｆ ｆｏｕｒ）増大する計算機的な要求および、長い計算の後で
も、実際に遭遇する全ての種別のチャネルルーティング問題に対してトランクが
チャネルに割り当てられる前にステップ１０８において全てのサイクルが除去で
きるという保証がないという事実である。したがって、電子装置を設計しかつ製
造するための強化された方法の必要性が存在する。
ｐｏｗｅｒ ｏｆ ｆｏｕｒ）増大する計算機的な要求および、長い計算の後で
も、実際に遭遇する全ての種別のチャネルルーティング問題に対してトランクが
チャネルに割り当てられる前にステップ１０８において全てのサイクルが除去で
きるという保証がないという事実である。したがって、電子装置を設計しかつ製
造するための強化された方法の必要性が存在する。
【００１０】
本発明の基礎をなす問題は基本的には独立請求項に記載された構成要件を適用
することにより解決される。好ましい実施形態は従属請求項に与えられている。
することにより解決される。好ましい実施形態は従属請求項に与えられている。
【００１１】 本発明の方法はそれがいずれの従来技術の設計方法によっても解決方法が見つ
からなかった競合する垂直制限を有する集積回路チップまたはプリント回路基板
のような、電子装置を設計および製造できるようにすることにある。
からなかった競合する垂直制限を有する集積回路チップまたはプリント回路基板
のような、電子装置を設計および製造できるようにすることにある。
【００１２】 本発明の方法によって解決できる問題の種別は知られた従来技術の設計方法で
は解決できなった以下の種別を含む。 １．分割（ｓｐｌｉｔｔｉｎｇ）はサイクルの数を低減する結果とならないた
め垂直制限グラフにおけるノードの分割によって解決できない競合する垂直制限
、および ２．それぞれのノードの分割はサイクルを生成しないため解決できない競合す
る垂直制限。
は解決できなった以下の種別を含む。 １．分割（ｓｐｌｉｔｔｉｎｇ）はサイクルの数を低減する結果とならないた
め垂直制限グラフにおけるノードの分割によって解決できない競合する垂直制限
、および ２．それぞれのノードの分割はサイクルを生成しないため解決できない競合す
る垂直制限。
【００１３】 本発明はそれが構成的または合成的手法（ｃｏｍｐｏｓｉｔｉｏｎａｌ ａｐ
ｐｒｏａｃｈ）を使用する点で有利である。始めに、ルーティングされるべきチ
ャネルの全ての端子が個々に端子の垂直制限グラフにおいて表現されかつまた個
々の端子の間に存在する垂直制限が前記端子の垂直制限グラフにおいて表現され
る。このようにして、解決されるべきルーティング問題に関する完全な情報が端
子の垂直制限グラフに含まれる。
ｐｒｏａｃｈ）を使用する点で有利である。始めに、ルーティングされるべきチ
ャネルの全ての端子が個々に端子の垂直制限グラフにおいて表現されかつまた個
々の端子の間に存在する垂直制限が前記端子の垂直制限グラフにおいて表現され
る。このようにして、解決されるべきルーティング問題に関する完全な情報が端
子の垂直制限グラフに含まれる。
【００１４】 さらに、本発明の構成的な手法はそれがはるかに少ない計算時間を要求すると
いう点で有利である。計算機的な要求はネットの数とともに３の累乗で増大する
のみである。さらに、本発明によれば、解の存在が早い段階で予測できるから不
必要な計算時間が節約できる。
いう点で有利である。計算機的な要求はネットの数とともに３の累乗で増大する
のみである。さらに、本発明によれば、解の存在が早い段階で予測できるから不
必要な計算時間が節約できる。
【００１５】 さらに、本発明の方法は従来技術と比較してより弱い制限の下で適用でき、従
ってチャネルルーティング品質が改善できる。
ってチャネルルーティング品質が改善できる。
【００１６】 これは、より小型のチャネル配線設計を特徴としかつ従ってより少ないシリコ
ン基板スペースおよびより少ない電力消費を要求する強化された電子装置の設計
および製造につながる。本発明の方法から生じるより小型のチャネル配線設計は
また信号伝搬遅延によい影響を与えかつ従って電子デバイスおよび／またはそれ
が集積された、デジタル無線機またはオーディオ装置のような、電子装置の総合
的な動作速度によい影響を与える。
ン基板スペースおよびより少ない電力消費を要求する強化された電子装置の設計
および製造につながる。本発明の方法から生じるより小型のチャネル配線設計は
また信号伝搬遅延によい影響を与えかつ従って電子デバイスおよび／またはそれ
が集積された、デジタル無線機またはオーディオ装置のような、電子装置の総合
的な動作速度によい影響を与える。
【００１７】 さらに、本発明はそれがコンピュータで読取り可能な記憶媒体に格納されたコ
ンピュータプログラムによって容易に実施できる点で有利である。
ンピュータプログラムによって容易に実施できる点で有利である。
【００１８】
図２は、チャネル２０２を有する電子デバイスまたは電子装置２００を示す。
該電子装置２００は、デジタル電話またはオーディオ装置のような、任意の種類
の電子装置とすることができる。前記チャネルは上側または上部境界２０４およ
び下側または下部境界２０６を有する。上部境界２０４に沿って端子１．１，２
．１，３．１および３．２が左から右へとそれぞれコラムまたは列２０８，２１
０，２１２および２１４に配置されている。
該電子装置２００は、デジタル電話またはオーディオ装置のような、任意の種類
の電子装置とすることができる。前記チャネルは上側または上部境界２０４およ
び下側または下部境界２０６を有する。上部境界２０４に沿って端子１．１，２
．１，３．１および３．２が左から右へとそれぞれコラムまたは列２０８，２１
０，２１２および２１４に配置されている。
【００１９】 下部境界２０６には、端子２．２，１．２，３．３および３．４がそれぞれ列
２０８，２１０，２１２および２１４に配置されている。端子１．１および１．
２はルーティングされるべき同じネット位置に属する。同様に、端子２．１およ
び２．２はネット２にかつ端子３．１，３．２，３．３および３．４はネット３
に所属する。
２０８，２１０，２１２および２１４に配置されている。端子１．１および１．
２はルーティングされるべき同じネット位置に属する。同様に、端子２．１およ
び２．２はネット２にかつ端子３．１，３．２，３．３および３．４はネット３
に所属する。
【００２０】 端子１．１〜３．４は一組の端子またはターミナル（ｔｅｒｍｉｎａｌｓ）を
構成し、かつ同じネットに所属する端子はこの組の端子の部分集合またはサブセ
ット（ｓｕｂ−ｓｅｔｓ）を構成する。さらに、チャネル２０２はビア（ｖｉａ
ｓ）２１８および２２０を備えた配線（ｗｉｒｉｎｇ）２１６を有する。ビア２
１８および２２０はいずれかの知られた従来技術のルーティングアルゴリズムに
従ってルーティングすることはできず、それは利用できる空の列がないという事
実に鑑みてドッグレッギングが可能ではないからである。対応する解決されない
競合する垂直制限が両側矢印（ｄｏｕｂｌｅ−ｈｅａｄｅｄ ａｒｒｏｗ）２２
２によって示されている。本発明の教示は後により詳細に説明するようにそのよ
うな種類のルーティング問題を解決できるようにする。
構成し、かつ同じネットに所属する端子はこの組の端子の部分集合またはサブセ
ット（ｓｕｂ−ｓｅｔｓ）を構成する。さらに、チャネル２０２はビア（ｖｉａ
ｓ）２１８および２２０を備えた配線（ｗｉｒｉｎｇ）２１６を有する。ビア２
１８および２２０はいずれかの知られた従来技術のルーティングアルゴリズムに
従ってルーティングすることはできず、それは利用できる空の列がないという事
実に鑑みてドッグレッギングが可能ではないからである。対応する解決されない
競合する垂直制限が両側矢印（ｄｏｕｂｌｅ−ｈｅａｄｅｄ ａｒｒｏｗ）２２
２によって示されている。本発明の教示は後により詳細に説明するようにそのよ
うな種類のルーティング問題を解決できるようにする。
【００２１】 図３のフローチャートは本発明の設計方法の総合的な処理の流れを示す。ステ
ップ３００において、ルーティングされるべきチャネルの端子の垂直制限グラフ
が構築される。端子の垂直制限グラフにおいては、ルーティングされるべき各々
のネットの各端子が始めに別個のノードで表わされかつ個々の端子の間の制約ま
たは制限は端子の垂直制限グラフ内の個々の有向エッジによって表わされる。
ップ３００において、ルーティングされるべきチャネルの端子の垂直制限グラフ
が構築される。端子の垂直制限グラフにおいては、ルーティングされるべき各々
のネットの各端子が始めに別個のノードで表わされかつ個々の端子の間の制約ま
たは制限は端子の垂直制限グラフ内の個々の有向エッジによって表わされる。
【００２２】 ステップ３０２において、端子の垂直制限グラフのそのようなノードは併合さ
れこれは許容されない競合を生じることなくチャネルにおける一つの垂直ルーテ
ィングセグメントを表わすことができる。二つの他のノードの併合から生じる結
果として得られる端子の垂直制限グラフにおける対応するノードは始めは個々の
ノードで表わされた端子を表わし、さらに、結果として得られる併合されたノー
ドもまた新しいノードによって表わされる端子の共通の仮想トランクを表わす。
れこれは許容されない競合を生じることなくチャネルにおける一つの垂直ルーテ
ィングセグメントを表わすことができる。二つの他のノードの併合から生じる結
果として得られる端子の垂直制限グラフにおける対応するノードは始めは個々の
ノードで表わされた端子を表わし、さらに、結果として得られる併合されたノー
ドもまた新しいノードによって表わされる端子の共通の仮想トランクを表わす。
【００２３】 ステップ３０４において、全てのネットが併合（ｍｅｒｇｉｎｇ）および／ま
たはドッグレッギング操作によって端子の垂直制限グラフにおいて接続されたか
否かが判定される。もし接続されておれば、トランクは実際にステップ３０６に
おいてチャネルに割り当てることができ、それによって配線の設計は完了する。
たはドッグレッギング操作によって端子の垂直制限グラフにおいて接続されたか
否かが判定される。もし接続されておれば、トランクは実際にステップ３０６に
おいてチャネルに割り当てることができ、それによって配線の設計は完了する。
【００２４】 もし接続されないネットがあれば、制御はステップ３０８に進む。ステップ３
０８において、端子の垂直制限グラフの合計のレーティングまたは評点（ｒａｔ
ｉｎｇ）が所定のしきい値と比較される。ここで考えられている例では、前記し
きい値は４である。もし合計のまたは総合のレーティングが前記しきい値より低
ければ、これはチャネルはルーティングできないことを示し（ステップ３１０）
、もしそうであれば設計プロセスは停止してさらなる計算機的な努力が節約でき
るようにする。
０８において、端子の垂直制限グラフの合計のレーティングまたは評点（ｒａｔ
ｉｎｇ）が所定のしきい値と比較される。ここで考えられている例では、前記し
きい値は４である。もし合計のまたは総合のレーティングが前記しきい値より低
ければ、これはチャネルはルーティングできないことを示し（ステップ３１０）
、もしそうであれば設計プロセスは停止してさらなる計算機的な努力が節約でき
るようにする。
【００２５】 もし前記総合のレーティングが前記しきい値以上であれば、制御はステップ３
１２に進みドッグレッギングによって接続されないネットの端子を接続する。ド
ッグレッギングの後に、制御はステップ３０２に戻る。
１２に進みドッグレッギングによって接続されないネットの端子を接続する。ド
ッグレッギングの後に、制御はステップ３０２に戻る。
【００２６】 図４は、端子の垂直制限グラフの発生をより詳細に示す。ここで考慮される好
ましい実施形態においては、処理はルーティングされるべきチャネルの最も左の
列またはコラムからスタートする（ステップ４００）。ステップ４０２において
、全ての列が処理されたか否かが判定される。もし処理されておれば、端子の垂
直制限グラフは完了する。もしそうでなければ、制御はステップ４０４に進む。
ましい実施形態においては、処理はルーティングされるべきチャネルの最も左の
列またはコラムからスタートする（ステップ４００）。ステップ４０２において
、全ての列が処理されたか否かが判定される。もし処理されておれば、端子の垂
直制限グラフは完了する。もしそうでなければ、制御はステップ４０４に進む。
【００２７】 ステップ４０４において最も左の列が現在の列と考えられる。現在の列に位置
する端子はチャネルの上部および下部境界に位置する端子へとソートされる（ｓ
ｏｒｔｅｄ）。
する端子はチャネルの上部および下部境界に位置する端子へとソートされる（ｓ
ｏｒｔｅｄ）。
【００２８】 ステップ４０６において、現在の列における上部境界上に端子が存在するか否
かが判定される。もし存在すれば、ステップ４０８において、現在の列における
チャネルの上部境界上に位置するステップ４０６において識別された端子を表わ
す端子の垂直制限グラフにおいて新しいノードが作成される。
かが判定される。もし存在すれば、ステップ４０８において、現在の列における
チャネルの上部境界上に位置するステップ４０６において識別された端子を表わ
す端子の垂直制限グラフにおいて新しいノードが作成される。
【００２９】 ステップ４１０において、現在の列またはコラムがさらに他の端子を含むか否
かが判定される。もし含んでおれば、ステップ４１２において、現在のものから
新しいノードへのエッジとともに新しいノードが端子の垂直制限グラフにおいて
作成される。その後、前記新しいノードは現在のノードであると規定される。こ
れはステップ４１２において行なわれる。
かが判定される。もし含んでおれば、ステップ４１２において、現在のものから
新しいノードへのエッジとともに新しいノードが端子の垂直制限グラフにおいて
作成される。その後、前記新しいノードは現在のノードであると規定される。こ
れはステップ４１２において行なわれる。
【００３０】 ステップ４１２が実行された後に、制御はステップ４１０に戻る。もしステッ
プ４１０において現在のコラムが前に処理されなかったさらに他の端子を含まな
いことが判定されれば、制御はステップ４１４に進む。
プ４１０において現在のコラムが前に処理されなかったさらに他の端子を含まな
いことが判定されれば、制御はステップ４１４に進む。
【００３１】 ステップ４１４において、現在のコラムにおいて、下部境界上に端子が存在す
るか否かが判定される。もし存在しなければ、制御はステップ４１６に進む。ス
テップ４１６においては、ステップ４１４において識別されたチャネルの境界上
の空のまたは空きの（ｖａｃａｎｔ）位置を表わす端子の垂直制限グラフにおい
て空きのノードが作成される。さらに、ステップ４１６において、現在のものか
ら前記空きのノードへとエッジが作成される。ステップ４１６が実行された後、
制御はステップ４０２に移る。
るか否かが判定される。もし存在しなければ、制御はステップ４１６に進む。ス
テップ４１６においては、ステップ４１４において識別されたチャネルの境界上
の空のまたは空きの（ｖａｃａｎｔ）位置を表わす端子の垂直制限グラフにおい
て空きのノードが作成される。さらに、ステップ４１６において、現在のものか
ら前記空きのノードへとエッジが作成される。ステップ４１６が実行された後、
制御はステップ４０２に移る。
【００３２】 もしステップ４１４においてチャネルの下部境界上に端子が存在することが判
定されれば、制御は直接ステップ４０２に移る。
定されれば、制御は直接ステップ４０２に移る。
【００３３】 もしステップ４０６においてチャネルの上部境界上に端子が存在しないことが
判定されれば、制御はステップ４１８に進む。ステップ４１８においては、チャ
ネルの上部境界上の空きの位置を表わす空のノードとして端子の垂直制限グラフ
において新しいノードが作成される。新しいノードは現在のノードであると規定
される。ステップ４１８が実行された後、制御はステップ４１０に移る。
判定されれば、制御はステップ４１８に進む。ステップ４１８においては、チャ
ネルの上部境界上の空きの位置を表わす空のノードとして端子の垂直制限グラフ
において新しいノードが作成される。新しいノードは現在のノードであると規定
される。ステップ４１８が実行された後、制御はステップ４１０に移る。
【００３４】 図４に示される処理の結果として、ルーティングされるべき全てのネットの各
々の個々の端子は別個のノードによって端子の垂直制限グラフにおいて表わされ
る。さらに、その上に端子が配置されていないが配置することができるチャネル
の境界に沿った空きの位置は前記端子の垂直制限グラフにおける空きのノードま
たは空のノード（ｖａｃａｎｔ ｎｏｄｅｓ）によって表わされる。
々の個々の端子は別個のノードによって端子の垂直制限グラフにおいて表わされ
る。さらに、その上に端子が配置されていないが配置することができるチャネル
の境界に沿った空きの位置は前記端子の垂直制限グラフにおける空きのノードま
たは空のノード（ｖａｃａｎｔ ｎｏｄｅｓ）によって表わされる。
【００３５】 端子の間にかつまた空きの端子の間に存在する垂直制限はノードの間の有向エ
ッジによって表わされる。本発明の好ましい実施形態に従って端子の垂直制限グ
ラフが発生される方法から、端子の垂直制限グラフはサイクルを持ち得ないこと
が分かる。その理由は、各エッジは同じコラムに位置する一対の端子の間に存在
する垂直制限を表わすのみであるからである。
ッジによって表わされる。本発明の好ましい実施形態に従って端子の垂直制限グ
ラフが発生される方法から、端子の垂直制限グラフはサイクルを持ち得ないこと
が分かる。その理由は、各エッジは同じコラムに位置する一対の端子の間に存在
する垂直制限を表わすのみであるからである。
【００３６】 図５を参照すると、図３のステップ３０２がより詳細に説明されている。ステ
ップ５００において、ルーティングされるべきネットの内の任意の一つが現在の
ネットとして選択される。主たる手順が開始する前に、ちょうど二つの端子を有
するネットが識別される。もし該二つの端子がチャネルの同じコラムに位置して
おれば、そのような端子を表わす対応するノードがステップ５０２において併合
される。
ップ５００において、ルーティングされるべきネットの内の任意の一つが現在の
ネットとして選択される。主たる手順が開始する前に、ちょうど二つの端子を有
するネットが識別される。もし該二つの端子がチャネルの同じコラムに位置して
おれば、そのような端子を表わす対応するノードがステップ５０２において併合
される。
【００３７】 ステップ５０４において主たる手順が開始される。以下の説明において一般性
を失うことなく、ステップ３００において作成される端子の垂直制限グラフはｉ
の数のエッジＥ１，Ｅ２，Ｅ３，…，Ｅｉを有するものと仮定する。
を失うことなく、ステップ３００において作成される端子の垂直制限グラフはｉ
の数のエッジＥ１，Ｅ２，Ｅ３，…，Ｅｉを有するものと仮定する。
【００３８】 始めに、ステップ５０４において、エッジの各々の１つに対してレーティング
（ｒａｔｉｎｇ）が計算される。エッジＥｊの個々のレーティングＲｊ（Ｅｊ）
は加算されて総合のまたは合計のレーティングを生じる。次に、エッジがそれら
のレーティングに従って降下順（ｄｅｓｃｅｎｄｉｎｇ ｏｒｄｅｒ）でソート
され、これによってリストＬ１を生じ、この場合Ｌ１＝｛Ｅ１，Ｅ２，Ｅ３，…
，Ｅｉ｝であり、Ｅ１が最も高いレーティングＲ１を有する。
（ｒａｔｉｎｇ）が計算される。エッジＥｊの個々のレーティングＲｊ（Ｅｊ）
は加算されて総合のまたは合計のレーティングを生じる。次に、エッジがそれら
のレーティングに従って降下順（ｄｅｓｃｅｎｄｉｎｇ ｏｒｄｅｒ）でソート
され、これによってリストＬ１を生じ、この場合Ｌ１＝｛Ｅ１，Ｅ２，Ｅ３，…
，Ｅｉ｝であり、Ｅ１が最も高いレーティングＲ１を有する。
【００３９】 次に、ステップ５０６において、リストＬ２を発生するために、前記ソートさ
れたリストＬ１の始めから開始して最小数のエッジが識別される。リストＬ２は
Ｌ１の始めからのそのようなエッジのみを含み、これは予め規定されたしきい値
より上の総合のレーティングを生じ、この場合これは３である。リストＬ２を発
生するために、以下の条件が満たされるようにｋの最小値が見出されなければな
らない。
れたリストＬ１の始めから開始して最小数のエッジが識別される。リストＬ２は
Ｌ１の始めからのそのようなエッジのみを含み、これは予め規定されたしきい値
より上の総合のレーティングを生じ、この場合これは３である。リストＬ２を発
生するために、以下の条件が満たされるようにｋの最小値が見出されなければな
らない。
【数１】 ｋ Σ レーティング（Ｅｊ）＞しきい値＝３ ｊ＝１ これはリストＬ２を生じる。
【数２】 Ｌ２＝｛Ｅ１，Ｅ２，Ｅ３，…，Ｅｋ｝
【００４０】 ステップ５０８において、全てのネットが既に処理されたか否かが判定される
。もし処理されておれば、図５のプロセスフローは終了し、かつ図３に示される
プロセスフローに戻り、そこではステップ３０４が次に実行されるステップとな
る。
。もし処理されておれば、図５のプロセスフローは終了し、かつ図３に示される
プロセスフローに戻り、そこではステップ３０４が次に実行されるステップとな
る。
【００４１】 処理されていないネットがあれば、図５に示されるステップ５１０が次に実行
される。ステップ５１０においては、まだ処理されていない任意のネットが現在
のネットとして選択される。その現在のネットに対して、ルーティングされるべ
きチャネルの垂直制限グラフおよび端子制限グラフに鑑みて、局所的またはロー
カル垂直制限グラフが発生される。ローカル端子グラフの発生は次のように行な
われる。
される。ステップ５１０においては、まだ処理されていない任意のネットが現在
のネットとして選択される。その現在のネットに対して、ルーティングされるべ
きチャネルの垂直制限グラフおよび端子制限グラフに鑑みて、局所的またはロー
カル垂直制限グラフが発生される。ローカル端子グラフの発生は次のように行な
われる。
【００４２】 始めに、垂直制限グラフが従来技術からよく知られているようにして発生され
る。該垂直制限グラフにおいて、現在のネットを表わすノードが選択される。該
垂直制限グラフにおける選択されたノードは現在のネットに属する端子を表わす
端子の垂直制限グラフのノードによって置き換えられる。該垂直制限グラフの影
響を受けた（アフェクテッド：ａｆｆｅｃｔｅｄ）エッジは前記端子の垂直制限
グラフの対応する置換ノード（ｓｕｂｓｔｉｔｕｅｎｔ ｎｏｄｅｓ）に接続さ
れる。
る。該垂直制限グラフにおいて、現在のネットを表わすノードが選択される。該
垂直制限グラフにおける選択されたノードは現在のネットに属する端子を表わす
端子の垂直制限グラフのノードによって置き換えられる。該垂直制限グラフの影
響を受けた（アフェクテッド：ａｆｆｅｃｔｅｄ）エッジは前記端子の垂直制限
グラフの対応する置換ノード（ｓｕｂｓｔｉｔｕｅｎｔ ｎｏｄｅｓ）に接続さ
れる。
【００４３】 現在のネットに対して発生されるべきローカル端子グラフは前記置換ノードを
備えている。さらに、前記ローカル端子グラフのいずれかの対のノードが方向の
ないエッジによって接続されるべきか否かは次の条件によって決定される。もし
前記垂直制限グラフの置換ノードの内の１つから考慮される対の他の置換ノード
への経路またはパスがあれば、前記ローカル端子グラフにおける考慮される対の
ノードの間にエッジがなければならない。
備えている。さらに、前記ローカル端子グラフのいずれかの対のノードが方向の
ないエッジによって接続されるべきか否かは次の条件によって決定される。もし
前記垂直制限グラフの置換ノードの内の１つから考慮される対の他の置換ノード
への経路またはパスがあれば、前記ローカル端子グラフにおける考慮される対の
ノードの間にエッジがなければならない。
【００４４】 ステップ５１２において、前記ローカル端子グラフが最小数の色またはカラー
によってペイントされ、それによってエッジによって接続されないローカル端子
グラフのノードのみが同じカラーを持つようにされる。いわゆる色彩数を見つけ
るためにグラフをカラーリングまたは色づけする方法は従来技術から知られてお
り、例えば次の文献に記載されている。すなわち、クロード・バージ、「グラフ
理論および応用（Ｔｈｅｏｒｉｅ Ｄｅｓ Ｇｒａｐｈｅｓ Ｅｔ Ｓｅｓ Ａ
ｐｐｌｉｃａｔｉｏｎ）」、デュノド、パリ、１９５８年、並びにジェイエイ・
ボンディおよびユーエスアール・マーティ、「グラフ理論および応用（Ｇｒａｐ
ｈ Ｔｈｅｏｒｙ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎｓ）」、エルスビア・ノ
ース・ホランド、ニューヨーク、１９８０年、第８章「頂点の色付け」、１３３
頁、およびエヌ・クリストファイズ、「グラフの色彩数のためのアルゴリズム（
Ａｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ ｃｈｒｏｍａｔｉｃ ｎｕｍｂｅ
ｒ ｏｆ ａ ｇｒａｐｈ）」、コンピュータ・ジャーナル、Ｖｏｌ．１４、３
８〜３９頁を参照することができる。
によってペイントされ、それによってエッジによって接続されないローカル端子
グラフのノードのみが同じカラーを持つようにされる。いわゆる色彩数を見つけ
るためにグラフをカラーリングまたは色づけする方法は従来技術から知られてお
り、例えば次の文献に記載されている。すなわち、クロード・バージ、「グラフ
理論および応用（Ｔｈｅｏｒｉｅ Ｄｅｓ Ｇｒａｐｈｅｓ Ｅｔ Ｓｅｓ Ａ
ｐｐｌｉｃａｔｉｏｎ）」、デュノド、パリ、１９５８年、並びにジェイエイ・
ボンディおよびユーエスアール・マーティ、「グラフ理論および応用（Ｇｒａｐ
ｈ Ｔｈｅｏｒｙ ｗｉｔｈ Ａｐｐｌｉｃａｔｉｏｎｓ）」、エルスビア・ノ
ース・ホランド、ニューヨーク、１９８０年、第８章「頂点の色付け」、１３３
頁、およびエヌ・クリストファイズ、「グラフの色彩数のためのアルゴリズム（
Ａｎ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ ｃｈｒｏｍａｔｉｃ ｎｕｍｂｅ
ｒ ｏｆ ａ ｇｒａｐｈ）」、コンピュータ・ジャーナル、Ｖｏｌ．１４、３
８〜３９頁を参照することができる。
【００４５】 ステップ５１４においては、全てのエッジのレーティングの合計によって与え
られる合計のレーティングがあるしきい値、ここで考慮される例では４、より下
であるか否かが判定される。
られる合計のレーティングがあるしきい値、ここで考慮される例では４、より下
であるか否かが判定される。
【００４６】 もし合計のレーティングが４より下であれば、制御はステップ５１６に移る。
ステップ５１６においては、同じカラーを有するローカル端子グラフにおけるノ
ードが識別される。これらのノードは元の端子の垂直制限グラフからの置換ノー
ドである。もしローカル端子グラフにおいて同じカラーを有するノードによって
表わされる端子が同じ列に位置しておれば、前記端子の垂直制限グラフにおける
これらの端子を表わす対応するノードが併合される。次に、制御はステップ５０
４に戻り、変換された端子の垂直制限グラフによって再び前記主たるプロセスを
実行する。
ステップ５１６においては、同じカラーを有するローカル端子グラフにおけるノ
ードが識別される。これらのノードは元の端子の垂直制限グラフからの置換ノー
ドである。もしローカル端子グラフにおいて同じカラーを有するノードによって
表わされる端子が同じ列に位置しておれば、前記端子の垂直制限グラフにおける
これらの端子を表わす対応するノードが併合される。次に、制御はステップ５０
４に戻り、変換された端子の垂直制限グラフによって再び前記主たるプロセスを
実行する。
【００４７】 もし合計のレーティングが４より小さくなければ、制御はステップ５１４から
ステップ５１８に移る。ステップ５１８においては、再び同じカラーを有するロ
ーカル垂直制限グラフのノードがグループ分けされる。同じカラーを有し、かつ
したがって同じグループにあり、そしてリストＬ２のエッジに接続されないロー
カル垂直制限グラフのそのようなノードが前記端子の垂直制限グラフに併合され
る。次に、制御はステップ５０４に戻る。
ステップ５１８に移る。ステップ５１８においては、再び同じカラーを有するロ
ーカル垂直制限グラフのノードがグループ分けされる。同じカラーを有し、かつ
したがって同じグループにあり、そしてリストＬ２のエッジに接続されないロー
カル垂直制限グラフのそのようなノードが前記端子の垂直制限グラフに併合され
る。次に、制御はステップ５０４に戻る。
【００４８】 次に図６を参照して、前記端子の垂直制限グラフのエッジのレーティングの計
算の好ましい実施形態をより詳細に説明する。ステップ６００において、端子の
垂直制限グラフの全てのエッジが既に処理されたか否かが判定される。もし処理
されておれば、前記端子の垂直制限グラフの合計のレーティングが、ステップ６
０２において、前記端子の垂直制限グラフに含まれる全てのエッジのエッジレー
ティングの全てを合計することにより計算される。
算の好ましい実施形態をより詳細に説明する。ステップ６００において、端子の
垂直制限グラフの全てのエッジが既に処理されたか否かが判定される。もし処理
されておれば、前記端子の垂直制限グラフの合計のレーティングが、ステップ６
０２において、前記端子の垂直制限グラフに含まれる全てのエッジのエッジレー
ティングの全てを合計することにより計算される。
【００４９】 もし前記端子の垂直制限グラフの全てのエッジがまだ処理されていなければ、
ステップ６００において処理されていないエッジから任意のエッジが選択される
。該選択されたエッジは現在のまたは現行のエッジ（ｃｕｒｒｅｎｔ ｅｄｇｅ
）であり、制御はステップ６０４に移り、そこで前記現在のエッジのレーティン
グが始めに予め規定された値、この例では０、にセットされる。
ステップ６００において処理されていないエッジから任意のエッジが選択される
。該選択されたエッジは現在のまたは現行のエッジ（ｃｕｒｒｅｎｔ ｅｄｇｅ
）であり、制御はステップ６０４に移り、そこで前記現在のエッジのレーティン
グが始めに予め規定された値、この例では０、にセットされる。
【００５０】 ステップ６０６において、現在のエッジが併合操作（図３のステップ３０２を
参照）の結果である端子の垂直制限グラフにおけるノードから発出しているか否
かが判定される。もしこの条件が満たされれば、現在のエッジのレーティングが
予め規定された値、この場合は１、だけ増大される。これはステップ６０８にお
いて行なわれる。もしステップ６０６の条件が満たされなければ、ステップ６０
８はバイパスされる。
参照）の結果である端子の垂直制限グラフにおけるノードから発出しているか否
かが判定される。もしこの条件が満たされれば、現在のエッジのレーティングが
予め規定された値、この場合は１、だけ増大される。これはステップ６０８にお
いて行なわれる。もしステップ６０６の条件が満たされなければ、ステップ６０
８はバイパスされる。
【００５１】 次に、ステップ６１０において、現在のエッジが前の併合操作から生じる端子
の垂直制限グラフにおけるノードに向けられているか否かが判定される。もしそ
うであれば、ステップ６１２において、現在のエッジのレーティングが予め規定
された値、この場合は１、だけ増大される。もしそうでなければ、ステップ６１
２はバイパスされる。
の垂直制限グラフにおけるノードに向けられているか否かが判定される。もしそ
うであれば、ステップ６１２において、現在のエッジのレーティングが予め規定
された値、この場合は１、だけ増大される。もしそうでなければ、ステップ６１
２はバイパスされる。
【００５２】 次に、ステップ６１４において、あるエッジが前記端子の垂直制限グラフにお
ける空きのノード（ｖａｃａｎｔ ｎｏｄｅ）に向けられているか否かが判定さ
れる。もしそうであれば、ステップ６１６において、現在のエッジのレーティン
グが予め定められた値、この場合は２、だけ増大される。もしそうでなければ、
ステップ６１６はバイパスされる。
ける空きのノード（ｖａｃａｎｔ ｎｏｄｅ）に向けられているか否かが判定さ
れる。もしそうであれば、ステップ６１６において、現在のエッジのレーティン
グが予め定められた値、この場合は２、だけ増大される。もしそうでなければ、
ステップ６１６はバイパスされる。
【００５３】 次に、ステップ６１８において、現在のエッジが空きのノードから発出してい
るか否かが判定される。もしそうであれば、現在のネットのレーティングが予め
規定された値、この場合は２、だけ増大される。これはステップ６２０において
行なわれる。そうでない場合は、ステップ６２０はバイパスされる。次に、制御
はステップ６００に戻る。この処理は端子の垂直制限グラフの全てのエッジが処
理されるまで反復される。
るか否かが判定される。もしそうであれば、現在のネットのレーティングが予め
規定された値、この場合は２、だけ増大される。これはステップ６２０において
行なわれる。そうでない場合は、ステップ６２０はバイパスされる。次に、制御
はステップ６００に戻る。この処理は端子の垂直制限グラフの全てのエッジが処
理されるまで反復される。
【００５４】 次に、図３のステップ３１２につき図７のフローチャートを参照してより詳細
に説明する。ステップ７００において、前記端子の垂直制限グラフの任意のエッ
ジが現在のエッジとして選択される。ステップ７０２において、端子の垂直制限
グラフの全てのエッジが既に処理されたか否かが判定される。もし処理されてい
なければ、制御はステップ７０４に進み、そこで現在のエッジのレーティングが
予め規定された値、この場合は４、に等しいか否かが判定される。もし等しけれ
ば、制御はステップ７０６に移り、そこで現在のエッジに対してドッグレギング
が可能であるか否かが判定される。もし可能であれば、制御はステップ７０８に
移り、そこで現在のエッジを使用してドッグレッグが作成される。ドッグレギン
グが行なわれた後に、図７に示されるフローはステップ７１０で停止し、かつ制
御は図３に戻り、図３のステップ３０２が次に実行される。
に説明する。ステップ７００において、前記端子の垂直制限グラフの任意のエッ
ジが現在のエッジとして選択される。ステップ７０２において、端子の垂直制限
グラフの全てのエッジが既に処理されたか否かが判定される。もし処理されてい
なければ、制御はステップ７０４に進み、そこで現在のエッジのレーティングが
予め規定された値、この場合は４、に等しいか否かが判定される。もし等しけれ
ば、制御はステップ７０６に移り、そこで現在のエッジに対してドッグレギング
が可能であるか否かが判定される。もし可能であれば、制御はステップ７０８に
移り、そこで現在のエッジを使用してドッグレッグが作成される。ドッグレギン
グが行なわれた後に、図７に示されるフローはステップ７１０で停止し、かつ制
御は図３に戻り、図３のステップ３０２が次に実行される。
【００５５】 図７のステップ７０６において、現在のエッジに対してドッグレッグが許容さ
れないことが判定されれば、制御はステップ７１２に移り、そこで他の任意のエ
ッジが現在のエッジとして選択される。ステップ７１２から制御はステップ７０
２に移る。
れないことが判定されれば、制御はステップ７１２に移り、そこで他の任意のエ
ッジが現在のエッジとして選択される。ステップ７１２から制御はステップ７０
２に移る。
【００５６】 もしステップ７０４において現在のエッジのレーティングが予め規定された値
の４に等しいことが判定されれば、制御は直接ステップ７０８に移る。ステップ
７０２において、全てのエッジが既に処理されたことが判定されれば、ステップ
は直接ステップ７１０に移る。
の４に等しいことが判定されれば、制御は直接ステップ７０８に移る。ステップ
７０２において、全てのエッジが既に処理されたことが判定されれば、ステップ
は直接ステップ７１０に移る。
【００５７】 以下の説明では、本発明の方法の好ましい実施形態を図２に示されるチャネル
ルーティング問題に適用する場合につき説明する。図８を参照すると、図３のス
テップ３００を実行したことから生じる端子の垂直制限グラフ８００が示されて
いる。
ルーティング問題に適用する場合につき説明する。図８を参照すると、図３のス
テップ３００を実行したことから生じる端子の垂直制限グラフ８００が示されて
いる。
【００５８】 前記端子の垂直制限グラフ８００は各々の別個の端子に対して別個のノードを
有する。前記端子の垂直制限グラフ８００の個々のノードは図２に示されるチャ
ネル２０２から明らかなように対応する垂直制限を表わすエッジａ，ｂ，ｃおよ
びｄによって相互接続される。ステップ３０２が最初に実行される場合、前記エ
ッジのレーティングが計算される。ここで考えている例では空きのノードも併合
されたノードもないから、全てのエッジの初期レーティングは０である。その結
果、合計のレーティングも０である。
有する。前記端子の垂直制限グラフ８００の個々のノードは図２に示されるチャ
ネル２０２から明らかなように対応する垂直制限を表わすエッジａ，ｂ，ｃおよ
びｄによって相互接続される。ステップ３０２が最初に実行される場合、前記エ
ッジのレーティングが計算される。ここで考えている例では空きのノードも併合
されたノードもないから、全てのエッジの初期レーティングは０である。その結
果、合計のレーティングも０である。
【００５９】 図９は、ネット３が現在のネットとして選択された後のステップ５１０の状況
を示している。図２のチャネルルーティング問題の垂直制限グラフにおいて、ノ
ード３はノード３に属する端子を表わす端子の垂直制限グラフのノードによって
置換される。ノード３に対する垂直制限グラフにおいては垂直制限が無いため、
その置換ノードは分離され、したがって図９からも明らかなように任意の対の置
換ノードの間にパスまたは経路が存在しない。
を示している。図２のチャネルルーティング問題の垂直制限グラフにおいて、ノ
ード３はノード３に属する端子を表わす端子の垂直制限グラフのノードによって
置換される。ノード３に対する垂直制限グラフにおいては垂直制限が無いため、
その置換ノードは分離され、したがって図９からも明らかなように任意の対の置
換ノードの間にパスまたは経路が存在しない。
【００６０】 その結果、全ての置換ノードは同じカラーによってペイントされかつ同じグル
ープへとグループ分けすることができ、それは合計のレーティングが０に等しい
からである。制御はステップ５１４から５１６に移り、そこで同じカラーを有し
同じ列を占有しない現在のネットのノードが併合される。これは結果としてネッ
ト３に属する端子を表わす２つの対のノードが、図１０に示されるように、併合
されることになる。
ープへとグループ分けすることができ、それは合計のレーティングが０に等しい
からである。制御はステップ５１４から５１６に移り、そこで同じカラーを有し
同じ列を占有しない現在のネットのノードが併合される。これは結果としてネッ
ト３に属する端子を表わす２つの対のノードが、図１０に示されるように、併合
されることになる。
【００６１】 次に制御はステップ５０４に移り、そこでレーティングが再び計算される。図
８から図１０への端子の垂直制限グラフの最初の変換の後に、エッジｃおよびｄ
のレーティングは０から２へと変化する。その結果、リストＬ２は２つのエッジ
ｃおよびｄを含む。
８から図１０への端子の垂直制限グラフの最初の変換の後に、エッジｃおよびｄ
のレーティングは０から２へと変化する。その結果、リストＬ２は２つのエッジ
ｃおよびｄを含む。
【００６２】 次に、ステップ５１０においてネット１が現在のネットとして選択される。図
１１は端子の垂直制限グラフのネット１のノードの垂直制限グラフへの置換を示
している。図１２はネット１に対するローカル垂直制限グラフを示している。２
つの置換ノードは１つのエッジによって接続され、それは図１１におけるネット
１に所属する端子を表わす２つのノードの間にパスまたは経路があるからである
る。このため、前記ローカル垂直制限グラフの２つのノードは同じカラーによっ
てペイントされる必要がなくしたがって併合は生じ得ない。同じ状況はネット２
がその後現在のネットとして選択された場合にも同様に当てはまる。
１１は端子の垂直制限グラフのネット１のノードの垂直制限グラフへの置換を示
している。図１２はネット１に対するローカル垂直制限グラフを示している。２
つの置換ノードは１つのエッジによって接続され、それは図１１におけるネット
１に所属する端子を表わす２つのノードの間にパスまたは経路があるからである
る。このため、前記ローカル垂直制限グラフの２つのノードは同じカラーによっ
てペイントされる必要がなくしたがって併合は生じ得ない。同じ状況はネット２
がその後現在のネットとして選択された場合にも同様に当てはまる。
【００６３】 ステップ３０８においてその後テストされる合計のレーティングは４に等しい
から、ステップ３１２が実行される。ドッグレギングの結果が図１３に示されて
いる。エッジｃは２つのエッジｃ１およびｃ２によって置き換えられる。次にス
テップ５０４において合計のレーティングが再び更新される。その結果はエッジ
ａ，ｂ，ｄに対するレーティングが同じにとどまっており、一方新しいエッジｃ
１およびｃ２に対するレーティングは１となる。リストＬ２は｛ｄ，ｃ１，ｃ２
｝に等しくなる。図１４は図１３の端子の垂直制限グラフの対応するノードによ
るノードの置換の後の対応する垂直制限グラフを示している。ノード１および３
は前のドッグレギングのためそれぞれノード１′，１″および３′，３″へと分
割される。
から、ステップ３１２が実行される。ドッグレギングの結果が図１３に示されて
いる。エッジｃは２つのエッジｃ１およびｃ２によって置き換えられる。次にス
テップ５０４において合計のレーティングが再び更新される。その結果はエッジ
ａ，ｂ，ｄに対するレーティングが同じにとどまっており、一方新しいエッジｃ
１およびｃ２に対するレーティングは１となる。リストＬ２は｛ｄ，ｃ１，ｃ２
｝に等しくなる。図１４は図１３の端子の垂直制限グラフの対応するノードによ
るノードの置換の後の対応する垂直制限グラフを示している。ノード１および３
は前のドッグレギングのためそれぞれノード１′，１″および３′，３″へと分
割される。
【００６４】 ノード２の間にパスまたは経路がないため、それらはローカル垂直制限グラフ
において同じカラーによってペイントできる。合計のレーティングが４より下で
ないから、ステップ５１８が実行される。端子の垂直制限グラフにおいてノード
２が接続されるエッジａおよびｂの双方はリストＬ２に属さないから、それらは
併合できる。結果は図１５に示されている。
において同じカラーによってペイントできる。合計のレーティングが４より下で
ないから、ステップ５１８が実行される。端子の垂直制限グラフにおいてノード
２が接続されるエッジａおよびｂの双方はリストＬ２に属さないから、それらは
併合できる。結果は図１５に示されている。
【００６５】 図１５に示される変換された端子の垂直制限グラフに対するエッジの更新され
たレーティングは次の通りである。すなわち、ｄ＝２，ａ＝１，ｂ＝１，ｃ１＝
１およびｃ２＝１である。対応するリストはＬ２＝｛ｄ，ａ，ｂ｝である。合計
のレーティングは６である。図１６は図１５の変換された端子の垂直制限グラフ
に基づくチャネルへのトランクの結果としての割当てを示す（図３のステップ３
０６を参照）。結果として得られる配線は任意の知られた適切な製造工程によっ
て電子装置２００へと実施することができる。
たレーティングは次の通りである。すなわち、ｄ＝２，ａ＝１，ｂ＝１，ｃ１＝
１およびｃ２＝１である。対応するリストはＬ２＝｛ｄ，ａ，ｂ｝である。合計
のレーティングは６である。図１６は図１５の変換された端子の垂直制限グラフ
に基づくチャネルへのトランクの結果としての割当てを示す（図３のステップ３
０６を参照）。結果として得られる配線は任意の知られた適切な製造工程によっ
て電子装置２００へと実施することができる。
【図１】 チャネルの配線を設計するための従来技術の方法を示すフローチャートである
。
。
【図２】 本発明の１実施形態によって解くことができるチャネルルーティング問題の模
式図である。
式図である。
【図３】 本発明の好ましい実施形態の全体を示すフローチャートである。
【図４】 端子の垂直制限グラフの作成を示すフローチャートである。
【図５】 端子の垂直制限グラフにおける端子の併合プロセスを示すフローチャートであ
る。
る。
【図６】 前記端子の垂直制限グラフにおけるエッジのレーティングの決定手順を示すフ
ローチャートである。
ローチャートである。
【図７】 ドッグレギングによる端子の接続手順を示すフローチャートである。
【図８】 図２に示されるルーティング問題に対する端子の垂直制限グラフを示す説明図
である。
である。
【図９】 図１２のネット３に対するローカル垂直制限グラフの構造を示す説明図である
。
。
【図１０】 併合操作の後の図８の端子の垂直制限グラフを示す説明図である。
【図１１】 図２のネット１に対するローカル垂直制限グラフの設計を示す説明図である。
【図１２】 図２のネット１に対するローカル垂直制限グラフの設計を示す説明図である。
【図１３】 ドッグレギングの後の図１２の端子の垂直制限グラフを示す説明図である。
【図１４】 図１３に基づく図２のネット２に対するローカル垂直制限グラフの構造を示す
説明図である。
説明図である。
【図１５】 第２の併合操作の後の図１３の端子の垂直制限グラフを示す説明図である。
【図１６】 配線設計が完了した後の図２のチャネルを示す説明図である。
２００ 電子装置 ２０２ チャネル ２０４ 上部境界 ２０６ 下部境界 ２０８，２１０，２１２，２１４ 列
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビジャヤン・ゴーパル アメリカ合衆国 テキサス州 78733 オ ースチン クリフズ・エッジ・ドライブ 2104 Ｆターム(参考） 5B046 AA08 BA06 DA02 FA07 5F064 EE04 EE13 EE16 EE17 EE26 EE27 HH06
Claims (7)
- 【請求項１】 チャネルを有する電子デバイスを製造する方法であって、前
記チャネルはある境界および該境界上に位置する１組の端子を有し、前記チャネ
ルは数多くのネットを配線するためのトラックおよび列を有し、前記ネットの各
々は前記１組の端子の内の部分集合を有し、そのような端子は空きの端子である
前記部分集合の内の１つには含まれておらず、前記チャネルは前記ネットの配線
を有し、前記方法は、 ａ）以下の段階、 ａ１）端子の垂直制限グラフを発生する段階であって、該端子の垂直制限グラ
フはノードおよびエッジを備え、前記ノードの各々は前記端子の内の少なくとも
１つを表わし、前記エッジの各々は同じ列に位置する少なくとも一対の前記端子
の間の垂直制限を表わしかつ前記エッジの各々はそこに割り当てられたエッジレ
ーティングを有し、それによって前記１組の端子の内の全ての端子が前記端子の
垂直制限グラフにおいて表現され、かつ前記端子の垂直制限グラフはある合計の
レーティングを有する、前記端子の垂直制限グラフを発生する段階、そして ａ２）前記ノードの内の２つの併合を行なう段階であって、該併合を行なう段
階は、 ａ２．１）第１の予め規定された値によって前記エッジの各々に対して前記エ
ッジレーティングを初期化する段階、 ａ２．２）前記エッジの内の前記１つが併合された前記ノードの内の１つに接
続される場合に第２の予め規定された値によって前記エッジの内の１つの前記エ
ッジレーティングを変更する段階、 ａ２．３）前記エッジの内の前記１つが空きの端子を表わす前記ノードの内の
１つに接続する場合に第３の予め規定された値によって前記エッジの内の１つの
前記エッジレーティングを変更する段階、 ａ２．４）前記エッジレーティングを統合することにより前記合計のレーティ
ングを決定する段階、 ａ２．５）前記合計のレーティングに基づき併合されるべき前記ノードの内の
２つを選択する段階、 を具備する前記併合を行なう段階、 ａ３）前記結果として得られる端子の垂直制限グラフに従って前記チャネルに
トランクを割り当てる段階、 を具備する前記配線を設計する段階、そして ｂ）前記配線を製造する段階、 を具備することを特徴とする電子デバイスを製造する方法。 - 【請求項２】 前記垂直制限グラフを発生する段階は、 ａ１．１）前記端子の各々に対する前記端子の垂直制限グラフにおける前記ノ
ードの１つを作成する段階であって、空きの端子を表わす前記ノードのそのよう
な１つは空きのノードとなる前記段階、 ａ１．２）前記列の内の同じ１つに位置する前記端子の内のそのようなものを
表わす前記ノードの各対の間の端子の垂直制限グラフにおいて前記エッジの１つ
を作成する段階であって、前記エッジの内の前記１つは上部境界上に位置する前
記端子を表わす前記一対のノードの内の１つから発出する前記段階、 を具備することを特徴とする請求項１に記載の電子デバイスを製造する方法。 - 【請求項３】 前記併合を行なう段階はさらに、 前記ネットの内の各々の１つに対して、 ａ２．６）前記ネットの内の前記１つが前記列の内の同じ１つを占有する前記
端子の内のちょうど２つを有する場合に、前記端子の内の前記ちょうど２つを表
わす前記ノードの内の２つを併合する段階、 ａ２．７）前記エッジレーティングに従ってソートされた、前記エッジの第１
のリストを発生する段階、 ａ２．８）前記エッジの第２のリストを発生する段階であって、前記第２のリ
ストに含まれるエッジの前記エッジレーティングの合計は第１の予め規定された
しきい値より高くされる前記段階、 ａ２．９）垂直制限グラフを発生し、前記ネットの内の前記１つを表わす前記
垂直制限グラフの内の１つのノードを選択し、前記選択された１つのノードを前
記選択された１つのノードと同じネットを表わす前記端子の垂直制限グラフの前
記ノードのそのようなものによって置き換える段階、 ａ２．１０）前記端子の垂直制限グラフの前記置換ノードおよび前記垂直制限
グラフにおいてそれらの間に経路を有するそのような置換ノードの間のエッジを
備えたローカル垂直制限グラフを発生する段階、 ａ２．１１）前記ローカル垂直制限グラフを最小数のカラーで色づけし、同じ
カラーを有する前記ローカル垂直制限グラフの内の前記ノードを別個のグループ
にグループ分けする段階、 ａ２．１２）前記合計のレーティングが第２の予め規定された第２のしきい値
より低くない場合に、前記グループの１つに属する前記ノードが前記第２のリス
トの前記エッジに接続された前記端子の垂直制限グラフのノードに対応しなけれ
ば前記グループの１つに属する前記ノードを併合し、そうでない場合は、前記グ
ループの１つに属する前記ノードが前記同じ列に位置しない端子を表わす前記端
子の垂直制限グラフのノードに対応しない場合に前記グループの１つに属する前
記ノードを併合する段階、 を具備することを特徴とする請求項１に記載の電子デバイスを製造する方法。 - 【請求項４】 さらに、 ａ４）接続されないネットがある間に、 ａ４．１）前記接続されないネットから任意のネットを選択する段階、 ａ４．２）前記合計のレーティングが前記第２の予め定められたしきい値より
高い場合に、 前記第１のリストの前記エッジの内の各々の１つに対して、前記リストの始め
において開始する段階、 前記エッジの内の前記１つの前記エッジレーティングが前記第２のしきい値に
等しい場合に、前記エッジの内の前記１つによって表わされる列を使用して前記
選択されたネットに対するドッグレッグを作成する段階、 そうでない場合に、もし前記エッジの内の前記１つによって表わされる列を使
用してドッグレッグが可能であれば、前記エッジの内の前記１つによって表わさ
れる前記列を使用してドッグレッグを作成する段階、 前記併合する段階ａ２）を続ける段階、 を具備することを特徴とする請求項１に記載の電子デバイスを製造する方法。 - 【請求項５】 チャネルを有する電子デバイスを設計する方法であって、前
記チャネルはある境界および該境界上に位置する１組の端子を有し、前記チャネ
ルは数多くのネットを配線するためのトラックおよび列を有し、前記ネットの各
々は前記１組の端子の内の部分集合を有し、そのような端子は空きの端子である
前記部分集合の内の１つには含まれず、前記方法は、 ａ）以下の段階、 ａ１）端子の垂直制限グラフを発生する段階であって、該端子の垂直制限グラ
フはノードおよびエッジを備え、前記ノードの各々は前記端子の内の少なくとも
１つを表わし、前記エッジの各々は同じ列に位置する少なくとも一対の前記端子
の間の垂直制限を表わしかつ前記エッジの各々はそこに割り当てられたエッジレ
ーティングを有し、それによって前記１組の端子の内の全ての端子が前記端子の
垂直制限グラフにおいて表現され、かつ前記端子の垂直制限グラフはある合計の
レーティングを有する、前記端子の垂直制限グラフを発生する段階、そして ａ２）前記ノードの内の２つの併合を行なう段階であって、該併合を行なう段
階は、 ａ２．１）第１の予め規定された値によって前記エッジの各々に対して前記エ
ッジレーティングを初期化する段階、 ａ２．２）前記エッジの内の前記１つが併合された前記ノードの内の１つに接
続される場合に第２の予め規定された値によって前記エッジの内の１つの前記エ
ッジレーティングを変更する段階、 ａ２．３）前記エッジの内の前記１つが空きの端子を表わす前記ノードの内の
１つに接続する場合に第３の予め規定された値によって前記エッジの内の１つの
前記エッジレーティングを変更する段階、 ａ２．４）前記エッジレーティングを統合することにより前記合計のレーティ
ングを決定する段階、 ａ２．５）前記合計のレーティングに基づき併合されるべき前記ノードの内の
２つを選択する段階、 を具備する前記併合を行なう段階、 ａ３）前記結果として得られる端子の垂直制限グラフに従って前記チャネルに
トランクを割り当てる段階、 を具備する前記配線を設計する段階、 を具備することを特徴とする電子デバイスを設計する方法。 - 【請求項６】 チャネルを有する電子装置であって、前記チャネルはある境
界および該境界上に位置する１組の端子を有し、前記チャネルは数多くのネット
を配線するためのトラックおよび列を有し、前記ネットの各々は前記１組の端子
の内の部分集合を有し、そのような端子は空きの端子である前記部分集合の内の
１つには含まれておらず、前記チャネルは前記ネットの配線を有し、前記電子装
置は、 ａ）以下の段階、 ａ１）端子の垂直制限グラフを発生する段階であって、該端子の垂直制限グラ
フはノードおよびエッジを備え、前記ノードの各々は前記端子の内の少なくとも
１つを表わし、前記エッジの各々は同じ列に位置する少なくとも一対の前記端子
の間の垂直制限を表わしかつ前記エッジの各々はそこに割り当てられたエッジレ
ーティングを有し、それによって前記１組の端子の内の全ての端子が前記端子の
垂直制限グラフにおいて表現され、かつ前記端子の垂直制限グラフはある合計の
レーティングを有する、前記端子の垂直制限グラフを発生する段階、そして ａ２）前記ノードの内の２つの併合を行なう段階であって、該併合を行なう段
階は、 ａ２．１）第１の予め規定された値によって前記エッジの各々に対して前記エ
ッジレーティングを初期化する段階、 ａ２．２）前記エッジの内の前記１つが併合された前記ノードの内の１つに接
続される場合に第２の予め規定された値によって前記エッジの内の１つの前記エ
ッジレーティングを変更する段階、 ａ２．３）前記エッジの内の前記１つが空きの端子を表わす前記ノードの内の
１つに接続する場合に第３の予め規定された値によって前記エッジの内の１つの
前記エッジレーティングを変更する段階、 ａ２．４）前記エッジレーティングを統合することにより前記合計のレーティ
ングを決定する段階、 ａ２．５）前記合計のレーティングに基づき併合されるべき前記ノードの内の
２つを選択する段階、 を具備する前記併合を行なう段階、 ａ３）前記結果として得られる端子の垂直制限グラフに従って前記チャネルに
トランクを割り当てる段階、 を具備する前記配線を設計する段階、そして ｂ）前記配線を製造する段階、 を具備する方法によって製造されることを特徴とする電子装置。 - 【請求項７】 チャネルを有する電子装置を設計するためにそこに格納され
たコンピュータプログラムを有するコンピュータが読取り可能な媒体であって、
前記チャネルはある境界および該境界上に位置する１組の端子を有し、前記チャ
ネルは数多くのネットを配線するためのトラックおよび列を有し、前記ネットの
各々は前記１組の端子の内の部分集合を有し、そのような端子は空きの端子であ
る前記部分集合の内の１つには含まれておらず、前記チャネルは前記ネットの配
線を有し、前記コンピュータプログラムは、 ａ）以下の段階、 ａ１）端子の垂直制限グラフを発生する段階であって、該端子の垂直制限グラ
フはノードおよびエッジを備え、前記ノードの各々は前記端子の内の少なくとも
１つを表わし、前記エッジの各々は同じ列に位置する少なくとも一対の前記端子
の間の垂直制限を表わしかつ前記エッジの各々はそこに割り当てられたエッジレ
ーティングを有し、それによって前記１組の端子の内の全ての端子が前記端子の
垂直制限グラフにおいて表現され、かつ前記端子の垂直制限グラフはある合計の
レーティングを有する、前記端子の垂直制限グラフを発生する段階、そして ａ２）前記ノードの内の２つの併合を行なう段階であって、該併合を行なう段
階は、 ａ２．１）第１の予め規定された値によって前記エッジの各々に対して前記エ
ッジレーティングを初期化する段階、 ａ２．２）前記エッジの内の前記１つが併合された前記ノードの内の１つに接
続される場合に第２の予め規定された値によって前記エッジの内の１つの前記エ
ッジレーティングを変更する段階、 ａ２．３）前記エッジの内の前記１つが空きの端子を表わす前記ノードの内の
１つに接続する場合に第３の予め規定された値によって前記エッジの内の１つの
前記エッジレーティングを変更する段階、 ａ２．４）前記エッジレーティングを統合することにより前記合計のレーティ
ングを決定する段階、 ａ２．５）前記合計のレーティングに基づき併合されるべき前記ノードの内の
２つを選択する段階、 を具備する前記併合を行なう段階、 ａ３）前記結果として得られる端子の垂直制限グラフに従って前記チャネルに
トランクを割り当てる段階、 を具備する前記配線を設計する段階、 を実行するよう構成されていることを特徴とするコンピュータが読取り可能な
媒体。
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