JPH04304656A

JPH04304656A - 自動マクロ最適順序化方法

Info

Publication number: JPH04304656A
Application number: JP3348955A
Authority: JP
Inventors: Mark D Bolliger; マーク・デビツド・ボリガー; Bruce A Kauffmann; ブルース・アラン・カウフマン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-03-05
Filing date: 1991-12-06
Publication date: 1992-10-28
Anticipated expiration: 2012-01-29
Also published as: JP2575564B2; US5537332A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自動マクロ最適順序化方
法に関し、特に半導体チツプの設計技術について、半導
体チツプ内に組み込まれるべき垂直又は水平のデータパ
ススタツク内のマクロの物理的順序を最適化する技術に
適用して好適なものである。

【０００２】

【従来の技術】データパスチツプ（例えばマイクロプロ
セツサ）はデータパス論理回路、制御論理回路及びメモ
リアレイを用いて実施される。従来、データパス論理回
路は例えば、１９８６年１０月発行ＩＥＥＥ　　ＩＣＣ
Ｄ会報「インテル社８０３８６　のアーキテクチヤ」１
５４頁〜１６０頁及び１９８６年発行「ＩＢＭ　　ＲＴ
パーソナルコンピユータ技術」、ＳＡ２３−１０５７「
ＲＯＭＰ／ＭＭＵ回路技術及びチツプ設計」６６頁〜７
１頁に記載されているように、ビツトスタツクの形式に
構成されている。ビツトスタツク（又はスタツク）はレ
ジスタ、アドレス、シフタ、マルチプレクサ及びバツフ
ア等のようなデータパスマクロから構成される。データ
パスマクロは垂直に（又は水平に）スタツクされ、かつ
垂直（又は水平）配線又はバスにより専用の配線がなさ
れている。この明細書に述べる最適化技術においては、垂直スタツ
クを順序化する場合について述べる。しかしながら、本
発明による技術は水平データパススタツクにも同様に適
用できる。

【０００３】データフロー情報はビツト整列データパス
パイプラインに沿つて処理される。データパスマクロの
動作は標準セルの形式で用いられる制御論理回路（又は
ランダム論理回路）によつて制御される。また大型メモ
リアレイ（キヤツシユ、レジスタフアイル）及び特定の
目的で予め設計されたマクロは必要に応じて用いられる
。データパスチツプは一般的に異なる形式のオブジエク
ト（又はブロツク）を組み合わせたものから構成されて
いる。数百のデータパスマクロ（チツプ面積の３０〜７
５〔％〕）、数千の小型論理セル（チツプ面積の２５〜
５０〔％〕）等はメモリアレイ（チツプ面積の０　〜３
０〔％〕）のような２、３の大型マクロを含む。図１の
ような１つ以上のデータパススタツクの配置を必要とす
るデータパス論理回路は珍しくない。

【０００４】

【発明が解決しようとする課題】上述のように、本発明
の技術はチツプ内に組み込まれるべき各データパススタ
ツク内のマクロの物理的な順序化を最適化することであ
る。この技術がない場合、従来のブロツク配置技術（代
表的には２次元的に管理をする）では、１次元スタツク
についてマクロを物理的に最適順序化することができな
い。マクロの順序化を最適化できないとチツプ設計の際
に重大な問題を生ずる。スタツクマクロの各ビツトはマ
クロバスを受け入れることができる予定チヤネル数の物
理的配線チヤネル（すなわちスタツクの選択されたマク
ロ間を予め決められたように物理的に接続する手段）を
有する。スタツクの物理的な限界条件の下でスタツクを
配線するためには、各ビツトを通つて配線するバス数が
当該ビツトを通つて利用できる許容配線チヤネル数より
小さいか又は等しいことが必要である。後述するように
、特定のマクロが他のバスを適合するのに必要なビツト
当たりの配線チヤネル数において不十分であるとき、当
該バスはスタツクを出た後再度当該スタツクに入ること
により密集を回るように配線しなければならない。この
場合、当該スタツクは次式

【０００５】

【数１】によつて表される割合で増えて行く。ここでＮｕｍＮｅ
ｔｓＩｎＢｕｓはバス内の配線数、ＷｉｄｔｈＩｎＭｉ
ｃｒｏｎｓは配線間の対応する空間についての１本の配
線幅（ミクロン）である。

【０００６】さらに、要求されたバス相互接続を適合す
るために必要なビツト当たりの配線チヤネル数を最適化
しながら削減することはスタツク内にすべての配線を埋
め込むための柔軟性をチツプ設計者に提供する。さらに
、要求される配線チヤネル数が削減された場合、各ビツ
ト幅は物理的に一段と小型に設計され、その結果スタツ
クの幅が全体的に一段と狭くなる。また、スタツクマク
ロの順序の最適化は配線容量を相対的に縮小するバス配
線の長さを縮小し、これによつてチツプの性能を向上さ
せる。

【０００７】公開文書に記述されている２次元設計技術
に基づく２つのプロセツサは、ＩＢＭ上級研修会、ＩＣ
ＣＤ−８９会議「ＩＢＭ　　ＲＩＳＣチツプ設計方法論
」１４３頁〜１４７頁及び１９８９年６月発行２６ＡＣ
Ｍ／ＩＥＥＥ設計自動化会議「データパスチツプ（マイ
クロプロセツサ）配列のための多重領域分割及び平面」
に記載されているようなＣＰＬＡＣＥ及びＭＳＭＯであ
る。ＣＰＬＡＣＥは順序化された利得を利用する配置プ
ログラムに基づいて小さく分ける。この技術によりマク
ロのスタツクを半分に分けて、その分割された２つの間
の接続数を最小限にするようにその分割された２つの間
のマクロを再分配する。各境界を横切る最少の接続数が
見つかるまで当該プロセスは続けられる。ＭＳＭＯ処理
時、いくつかの考えられる領域配列が評価され、タイミ
ング及び大きさの必要条件を整合させると共に、全配線
において最短の長さ及び最小のオーバフローを提供する
基本的な計画が選択される。

【０００８】比較例として、１３６６４　個の入出力接
続をもつ１３９　個のマクロ、１５７　本のバスを有す
るメインビツトスタツクを検査した。ランダムな順序の
スタツクマクロから開始したところ、ＭＳＭＯ処理はビ
ツト当たり１７本の配線チヤネルを必要としたのに対し
て、ＣＰＬＡＣＥ処理はビツト当たり１５本の配線チヤ
ネルを必要とした。いずれの処理方法でも最適条件どころか許容できるよう
な配列（例えばビツト当たり１２〜１４本の配線チヤネ
ル）でさえも生成したとは考えられない。このような最
適な順序化を得るためにはビツトスタツク配列を生成し
た最後のＭＳＭＯ又はＣＰＬＡＣＥを手動により再設計
し直す時間が必要であつた。かかる処理は、特に最終設
計が許容できるようになるまでの間に、何回もデータビ
ツトスタツクを特別に変更するようなマクロの場合は、
明らかに煩雑である。各繰返しにおいて、チツプ設計者
は提案されたデータパススタツクの特定の特徴を、当該
スタツクの内部配線に必要なビツト当たりの最小限のビ
ツト数を含めて、知ることが必要となる。

【０００９】このように、半導体チツプ設計技術の分野
において、従来の場合よりも大きい範囲で、しかもビツ
ト当たりの許容配線チヤネル数を得るためにスタツクを
手動により再順序化する必要がないような一段と効果的
な手法で、スタツクマクロの物理的な順序を最適化する
ことができるような自動順序化技術が求められている。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体チツプ内のマクロを最適に
物理的に順序化するための新規な自動化された方法を提
案する。各マクロはスタツク内の他のマクロと予め決め
られたように接続する少なくとも１つのバス接続を有す
る。１つの基本的な特徴において、本発明方法は、順序
化するためにスタツク内のマクロを選択するステツプと
、全体的に考慮して選択されたマクロに予め決められた
ように接続されたバスが他のスタツクマクロに接続せず
に最少数のスタツクマクロを通るようにスタツク内の選
択されたマクロを順序化するステツプと、マクロの順序
化をする必要がなくなるまですべてのスタツクマクロに
対してマクロ選択ステツプ及びマクロ順序化ステツプを
反復するステツプを含む。

【００１１】特に、選択されたマクロを順序化するステ
ツプはスタツク内の異なる位置に当該マクロを繰り返し
移動させ、予め決められたように当該マクロに接続され
たバスを通過するスタツクマクロの合計数を各繰返しに
おいて決定するステツプを含む。さらに、マクロ順序化
ステツプは予め決められたようにマクロに接続されたバ
スがマクロに接続せずに最少数のスタツクマクロを通過
するようにスタツク内の位置を識別するステツプを含む
。また上述のことは順序化されるべき次のスタツクマク
ロを選択するための特定の指針になる。またこの方法の
他の特徴は以下に述べる。

【００１２】他の基本的特徴において、本発明方法は、
順序化するためにスタツク内のマクロを選択するステツ
プと、スタツク内の選択されたマクロを最適順序化する
ステツプと、複数のスタツクマクロに対してマクロ選択
ステツプ及び順序化ステツプを反復するステツプと、マ
クロ選択ステツプ及び順序化ステツプを多重に適用する
反復ループによりスタツクマクロの部分集合のマクログ
ループすなわち、スタツクのうち少なくとも２つのマク
ロを含むマクロの反復性部分集合を形成するステツプと
、形成されたマクログループを単一のスタツクマクロと
して処理するステツプと、マクロの順序化及び又はマク
ロのグループ化の必要がなくなるまでスタツクを含むマ
クロに対して上述の各ステツプを反復するステツプと、
形成された各マクログループ内のマクロを順序化するス
テツプとを有する。マクログループ内のマクロを順序化
するステツプは当該グループ外のすべてのマクロの位置
を固定してマクログループ内に含まれたマクロに対する
上述の自動化方法のステツプを実行することを含む。他
の特徴においては、最適順序化ステツプは、予め決めら
れたように選択されたマクロに接続されたバスがマクロ
に接続せずに最少数の他のスタツクマクロを通るように
当該スタツク内の選択されたマクロを順序化するステツ
プを含む。

【００１３】本発明の技術は従来の処理技術よりかなり
大幅にスタツクマクロの順序化を最適化する。出力順序
は最初のスタツクの順序（すなわちランダムに又は部分
的に最適化された）とは関係なく、従つて当該技術の自
動化された手法は迅速かつ効率的である。当該技術は半
導体設計変更が要求されたときほとんど同時にスタツク
マクロの順序化を最適化させることができる。マクロと
相互に接続するバスの長さを最小限にすることによつて
、ビツト当たりの配線チヤネルの必要数が一段と低減さ
れ、これによりスタツク内の全配線を埋め込む機会を有
利に提供することができる。

【００１４】

【作用】各マクロはスタツク内の他のマクロと予め決め
られたように接続する少なくとも１つのバス接続を有す
る。当該順序化技術はマクロに接続せずに予め決められ
たようにスタツクマクロに接続されたバスを通過するス
タツクマクロの合計数をスタツク内の各マクロに対して
最小限にすることに基礎を置いている。さらに、マクロ
グループは反復ループにより生ずるスタツクマクロの部
分集合から形成される。各マクログループはスタツクの
うちの少なくとも２つのマクロを含む。一度定義される
と、マクログループは単一のスタツクマクロとして処理
され、最適化処理が続けられる。すべてのマクロの最適
な位置が識別され、その結果形成されたマクログループ
は拡大され、当該グループ内の各マクロの最適な位置が
識別される。

【００１５】

【実施例】以下図面について本発明の一実施例を詳述す
る。

【００１６】図１はデータパス論理スタツク１２及び１
４、制御論理回路１６及び１８、メモリ２０並びにオフ
チツプ駆動回路２２をもつ多重領域マイクロプロセツサ
チツプの平面構成を示す。図のように、データパス論理
回路１４は予め決められたように相互接続された複数の
ブロツクすなわちマクロ１、マクロ２、マクロ３、マク
ロ４、マクロ５及びマクロ６をもつ垂直データスタツク
を有する。データパスマクロはレジスタ、加算器、シフ
タ、マルチプレクサ、バツフア等を含む。本発明はデー
タパススタツク内の各マクロ、例えばマクロＡの順序を
最適化する技術を含む。

【００１７】例として、図２は３２ビツトのスタツクマ
クロ２４を示す。この例の場合、各ビツトは４つの許容
配線チヤネル２６を有する。４つのチヤネルのうちの１
つのチヤネル２７が黒く塗り潰されている（図３参照）
。当該チツプの設計ではデータスタツクマクロの各ビツト
内の１つ（又は２つ以上）の配線チヤネルが例えば内部
配線のために利用できない。利用できるチヤネルの最大
数（この例においては３）がマクロ間の予め決められた
バスの接続を調整するために必要なチヤネルの最少数以
上になつたときには、当該スタツクの外部に配線する必
要がある。

【００１８】図４に示すｎビツトのマクロにおいて、１
つの配線チヤネルがすでに使用されているので、相互に
接続する３つのマクロバスだけが４つの利用できるビツ
ト配線チヤネルを通過することができる。かくして、予
め決められた必要なマクロを相互に接続するためにスタ
ツクを分けなければならない（すなわち外部配線しなけ
ればならない）。マクロを相互接続するようにデータパ
ススタツクを分けると、必然的にスタツクの大きさと共
にチツプ製造の複雑さが増大し、これにより一般的には
チツプの大きさが増大するのでチツプ製造のコストが増
加する。実際上、各ビツトは４つ以上の配線チヤネル、
例えば１２個のチヤネルないし１６個のチヤネルを含ん
でいる。しかしながら、すでに指摘したように、ビツト
当たりの配線チヤネル数を最少にすることによりマクロ
の大きさ、従つてマクロスタツクの大きさ、従つてチツ
プの寸法を低減させるのに必要なスタツク構成を確認す
ることがこの場合にも望ましい。さらに、データパスス
タツク内のビツト当たりの利用可能配線チヤネル数はチ
ツプ製造上の一定の基本原則によつて一般的に制限され
る。すなわち、ビツト当たりの配線チヤネル数は使用さ
れる技術により決まる。

【００１９】さらに、このようにスタツクを配列するこ
との最大の利点はマクロを相互に接続するバスを適応さ
せるために必要とされるビツト当たりの配線チヤネル数
が現在使用されている技術により利用できる最大数以下
に削減されることである。これによりチツプ設計者は配
線全体のうちの一部を当該スタツク内に組み込むことに
よつてさらに全チツプの大きさを縮小することができる
。図５（Ａ）にはランダムロジツクメモリ（ＲＬＭ）３
０と垂直データスタツク３２のうちのマクロＡとの間の
全体的な接続を示す。この実施例の場合、ビツト当たり
の配線チヤネル数がスタツク内の全配線チヤネルに適応
するためには不十分であると仮定して当該スタツクをマ
クロＡ及びマクロＢに分ける。図示するように、配線３
４の重要部分はスタツク３２の外部に配設される。全配
線範囲はチツプを複雑にし及び又はチツプの大きさを増
大させる点において重要な意味をもつ。図５（Ｂ）に示
すように、データパススタツク３２内の配線チヤネルを
自由にすることによつて、マクロＢ及びマクロＣ内の有
効配線チヤネルを通るすべての配線３４を用いて一段と
効率的に当該スタツクをマクロＣ及びマクロＤに分ける
ことができ、これにより全配線量を一定の範囲に縮小す
ることができる。

【００２０】垂直データパススタツクについて本発明に
よる最適化技術の一実施例の詳細を図６〜図１２を参照
して以下に述べる。

【００２１】初期動作時、本発明のスタツクマクロ順序
最適化装置は垂直スタツク順序の頂点から開始して徐々
に下がつて行く。各マクロは「最適な」位置に繰り返し
移動される。最適な位置は、特定のマクロに接続するバ
スの合計の長さが最少となる位置として定義される。当
該スタツク全体に亘つてこのことが適用されたとき、当
該技術によりマクロは相互に接続されていることに基づ
いて強制的に互いに緊密化するように処理される。この
処理の間に、マクロの部分集合は循環順序すなわちルー
プになり、本発明に従つてマクロの部分集合は一緒にグ
ループ化されて次の処理のために単一のマクロとして処
理される。１グループ内のマクロ間の相互接続を無視す
ることによつて、当該グループは現在の順序においてそ
の最適な位置に引きつけられる。このような方法により
当該順序を最適化した後、グループを含むマクロは、グ
ループ外のすべてのマクロの位置を固定しかつグループ
内のマクロを処理するために最適順序化技術を再帰的に
呼び出すことによつて最適条件に順序化される。

【００２２】図６〜図８には本発明による最適化技術の
１つの機能的なフローチヤートを示す。図６に示すよう
に、初期条件を用いて「初期条件」ステツプ４０の処理
が開始される。マクロは初期配列状態にあり、ランダム
に又は部分的に最適化され得る。各スタツクマクロはス
タツクマクロに接続するバスのリストを含む。例えば、
プロセツサは次の表のような初期スタツク配列及び対応
するバス接続を与えられる。

【００２３】

【表１】ここでマクロを移動させるとき、プロセツサは特定のマ
クロに接続するバスだけを考慮に入れるので、本発明の
技術にはバス接続が重要になる。初期条件が一度定義さ
れると、プロセツサは接続点４２を通つて「現在のマク
ロ＝最上部の可動マクロ」処理ステツプ４４において、
現在のマクロを識別して、垂直スタツク配列中の最上部
位置を占有するマクロとして処理する。その後プロセツ
サは接続点４６を通つて「現在マクロの最少カウントを
見出す」処理ステツプ４８に進む。

【００２４】ここで用いられているように、現在マクロ
位置の「カウント」は現在のマクロのバスが接続なしに
通過する（又は側を通る）スタツク内のマクロの総数に
等しい。図９において、マクロＡは当該マクロＡに接続
された４つのバスすなわちバス２、３、４及び７を有す
るように示されている。図示の順序位置において、バス
２は接続なしに２つのマクロを通過し、バス３は接続な
しに１つのマクロを通過し、バス４は接続なしに３つの
マクロを通過し、バス７は接続なしにはマクロを通過し
ないので、マクロＡは６カウントを有する。さらに例え
ば、マクロＥはバス１が接続なしに４つのマクロを通過
し、バス５は接続なしに２つのマクロを通過するのでこ
の配列において５カウントを有する。

【００２５】図１０の実施例において、初期時マクロＡ
はマクロ４及びマクロ５間に位置決めされる（垂直スタ
ツクの最左側）。この順序において、マクロＡに接続さ
れた３つのバスは６カウントを生成する。マクロＡを再
帰的に当該順序の上に移動させることによつて、カウン
トは６から５、４に減る。図示のように、サドルはマク
ロＡが２つの異なる位置、すなわち最上部から第２、第
３番目の位置の最少カウント（４）を有するところに形
成される。一度カウントが増加すると処理は中断され、
マクロＡの場合はカウントが６になると、当該スタツク
の最上部位置に位置決めされる。

【００２６】ここで、他の処理技術のように、選択され
たマクロは、例えばこの明細書において述べた処理プロ
グラムに基づくＣＰＬＡＣＥ最小カツトに従つて最適条
件に順序化され得る。

【００２７】図６において、一度最少カウントが確立さ
れると、プロセツサは「現在のマクロは移動するか」処
理ステツプ５０において、現在のマクロが最少カウント
を見つけるために移動されるか否かを決定する。否定結
果が得られると、「現在のマクロは最下部のマクロか」
処理ステツプ５２において現在のマクロがスタツク内の
最下部のマクロを含むか否かの判定がなされる。肯定結
果が得られると、プロセツサは以下において述べる図８
の第２処理８０に進む。判定ブロツク５２において否定
結果が得られると、プロセツサは垂直スタツク内の次の
マクロを定義するが、このマクロは「現在のマクロの直
下の次のマクロを定義する」処理ステツプ５６において
、現順序内の処理されたマクロの直ぐ下のマクロである
（図１２においてマクロＡは処理されたマクロでありマ
クロＢは次の現在マクロである）。その後、接続点４６
に進んで処理ステツプ４８に戻る。

【００２８】今処理されたマクロが当該順序を移動して
いた場合、プロセツサは先に進んで反復ループ内にスタ
ツクのマクロのいずれかが存在するか否かを識別する。特に、判定ブロツク５０において肯定結果が得られたと
き、プロセツサは「現在の順序配列を保存して現在の順
序配列と以前の順序配列を比較する」処理ステツプ５８
において、現在の順序配列を保存してこの新しい順序配
列を以前に保存されたすべての順序配列と比較する。そ
の後、プロセツサは「順序が整合するか」処理ステツプ
６０（図７）において、保存された順序配列内に整合が
あるか否かを決定する。整合がないとき、プロセツサは
「現在のマクロは順序を上げるか」処理ステツプ６２に
おいて、今処理されたマクロが最少カウントを得るため
に順序を上げたか否かを判定する。否定結果が得られる
と、「以前のマクロの位置を占有するマクロになるよう
に現在のマクロを定義する」処理ステツプ６４において
、次の現在マクロが移動前の順序内の以前のマクロ位置
を占有するマクロとして定義される（図１２の状態Ｂ参
照）。処理されたマクロが順序を上げたとき、新しい現
在マクロは「最上部のマクロとして現在のマクロを定義
する」処理ステツプ６６において、垂直スタツクの最上
部マクロとして定義される（図１２の状態Ｃ参照）。処理ステツプ６４又は６６において新しい現在マクロを
定義した後、プロセツサは接続点４６（図６）から判定
ブロツク４８に戻る。

【００２９】判定ブロツク６０において順序配列の整合
が見出されたとき、プロセツサは「反復マクロの部分集
合を識別する」処理ステツプ６８において、当該順序の
マクロが反復マクロの部分集合を含むことを決定する。比較された順序配列が整合するとこのことはマクロの部
分集合が反復ループに取り込まれたことを示している。当該反復はマクロの相互接続によつて生ずる。整合が一
度確立されると、現在の順序配列及び現在の順序と整合
している保存順序配列間の保存順序配列が検査され、２
つの同一の順序配列間に移動したマクロが「反復マクロ
によつて部分集合を識別する」処理ステツプ６８におい
て当該ループ内のマクロを構成していることが分かる。例えば、図１１は現在順序配列及び以前に保存された４
つの保存順序配列を示す。現在順序配列は第３番目に保
存された保存順序配列と同一であり、マクロＢ及びマク
ロＤだけがこの同一の配列間を移動したことがある。か
くして、マクロＢ及びマクロＤを含む反復部分集合が識
別される。

【００３０】マクロの反復部分集合を識別した後、プロ
セツサは再帰呼出し（後述する）が「再帰呼出し中か」
処理ステツプ７０において処理中か否かを判定する。否
定結果が得られたとき、プロセツサは、「反復マクロの
部分集合のグループ化、以前のすべての保存順序配列の
抹消、現在順序配列の保存」処理ステツプ７２において
、反復マクロの部分集合のマクログループを形成し、以
前に保存されたすべての保存順序配列を抹消し（当該ス
タツクは異なるマクロの組み合わせから構成されるので
）、次の比較のために現在の順序配列を保存する。その
後、プロセツサは「現在のマクロを最上部のマクロとし
て定義する」処理ステツプ７４において、次の現在マク
ロを最上部のマクロとして定義して接続点４６（図６）
を介して処理ステツプ４８に戻つてこの新しい現在マク
ロに対して最少カウントを決定する。

【００３１】判定ブロツク７０において、再帰呼出し中
であるとの判定結果が得られたとき（すなわち、プロセ
ツサは以前に定義されたグループ内のマクロを最適順序
化している）、プロセツサは「グループ内のマクロに対
して最適な順列を見つける」処理ステツプ７６において
、グループ内のマクロに対して最適な順列を決定する。当該スタツク内のグループの位置が変化し及び又はルー
プが発見された時の当該グループ内のマクロの順序が必
ず最適な順序にはならないのでこの処理が必要となる。分析中の特定のグループについて最適な順列を見つけた
後、当該プロセツサは図８の「第２処理に進む」処理ス
テツプ７８に戻る。

【００３２】「第２処理に入る」処理ステツプ８０に進
んだ後最初に、プロセツサは「マクログループがあるか
」処理ステツプ８２において、現在順序配列に残つてい
るマクログループ又は付加的なマクログループがあるか
否かを判定する。否定結果が得られたとき、プロセツサ
は「再帰呼出し中か」処理ステツプ８６において、マク
ログループが再帰呼出し中か否かを判定する。再度否定
結果が得られると、スタツクの最適化は「最適化完了」
処理ステツプ８８において完了する。処理が再帰呼出し
中のとき、「再帰呼出しから戻りかつ形成された新しい
マクログループはない」処理ステツプ９０において、形
成された新しいマクログループがないので再帰呼出しか
ら戻る。この場合、再帰呼出し下のグループの最適化は
完了する。

【００３３】当該順序がマクログループを含むとき、プ
ロセツサは、「グループ外のすべてのマクロの位置の固
定、グループの拡大、以前のマクロの順序配列の抹消、
現在の順序配列の保存」処理ステツプ８４において、特
定のグループ外のすべてのマクロの位置を固定し、当該
グループ内のマクロを拡大し、以前に保存されたすべて
のマクロの順序配列を抹消しかつ現在の順序配列を保存
することによつて各グループを最適化する。その後、当
該プロセツサは「第２処理から戻る」処理ステツプ９４
から接続点４２を介して図６及び図７のマクロの順序処
理に戻る。「接続点４２に戻る」処理ステツプ９２にお
いて、各グループへの再帰が反復される。形成されたグ
ループの再帰分析の順序は重要ではない。

【００３４】上述の通り本発明を最適な実施例に基づい
て特定的に図示、説明したが、本発明の精神及び範囲か
ら脱することなく形式及び詳細構成の双方について種々
の変更を加えても良い。

【００３５】

【発明の効果】上述の自動化処理技術はオペレーテイン
グシステム又は操作言語を用いる際に容易に実行するこ
とができることを当該分野の知識を有する者は理解でき
る。さらに、上述の技術は従来の技術と比較してスタツ
クマクロの順序を迅速かつ効率的に提供ししかも一段と
良いマクロの順序を生成する。出力の順序は初期時のス
タツクの順序とは関係なく当該技術は、スタツク設計変
更が要求されたときほとんど同時に起こるスタツクマク
ロの順序を最適化させることができる。さらに、相互に
接続されたマクロバスの長さを最小限にすることによつ
て、ビツト当たりの必要な配線チヤネル数が一段と少な
くなり、これによつて当該スタツク内のすべての配線を
埋め込むための機会を提供することができる。

【図面の簡単な説明】

【図１】図１はマイクロプロセツサチツプ設計の一実施
例を示すブロツク図である。

【図２】図２は図１のスタツクマクロのフオーマツトを
示す略線図である。

【図３】図３はマクロの１ビツトを拡大した略線図であ
る。

【図４】図４はデータビツトスタツクの１つのマクロを
一部は通過し一部はマクロの周囲を通るバス配線を示す
接続図である。

【図５】図５（Ａ）及び（Ｂ）はスタツクマクロＡ及び
外部ＲＬＭ間の全配線の一実施例を示すブロツク図であ
る。

【図６】図６は本発明によるスタツク順序最適化処理手
順の一実施例を示すフローチヤートである。

【図７】図７は図６に続く処理手順を示すフローチヤー
トである。

【図８】図８は図７に続く処理手順を示すフローチヤー
トである。

【図９】図９は図６〜図８のフローチヤートの説明に供
するスタツクのマクロ間バス接続の例を示す図表である
。

【図１０】図１０は本発明による選択されたマクロ（マ
クロＡ）の最適な位置を識別する際に検査されたいくつ
かの種々の順序配列を示す略線図である。

【図１１】図１１は本発明によるグループ化の概念の説
明に供する種々の保存順序配列を示す図表である。

【図１２】図１２は本発明により処理されるべき次に選
択されたマクロ（マクロＢ）、すなわち現在のマクロ（
Ａ）の次の処理のための考えられる種々の位置を示す略
線図である。

【符号の説明】

１０……マイクロプロセツサチツプ、１２、１４……デ
ータパス論理スタツク、１６、１８……制御論理回路、
２０……メモリ、２２……オフチツプ駆動回路、２４…
…スタツクマクロ、２６、２７……配線チヤネル、３０
……ランダムロジツクメモリ（ＲＬＭ）、３２……デー
タスタツク、３４……配線。

Claims

【特許請求の範囲】

【請求項１】半導体チツプスタツク内のマクロを最適に
順序化する自動化方法において、上記各マクロは上記ス
タツク内の他のマクロと接続する少なくとも１つの予定
のバス接続を有し、上記自動化方法は（ａ）マクロを順
序化するために上記スタツク内のマクロを選択するマク
ロ選択ステツプと、（ｂ）全体的に考慮して予め決めら
れたように上記マクロに接続されたバスはマクロに接続
せずに最少数の他のスタツクマクロを通るように上記ス
タツク内の上記選択されたマクロを順序化するマクロ順
序化ステツプと、（ｃ）マクロの順序化が必要なくなる
まで上記すべてのスタツクマクロに対して上記マクロ選
択ステツプ（ａ）及びマクロ順序化ステツプ（ｂ）を反
復する反復ステツプとを具えることを特徴とする自動マ
クロ最適順序化方法。
【請求項２】上記マクロ順序化ステツプ（ｂ）は上記ス
タツク内の異なる位置に上記選択されたマクロを繰り返
し移動させ、かつ上記マクロに予め決められたように接
続されたバスを通過したスタツクマクロの合計数を各繰
返しにおいて決定するステツプを含むことを特徴とする
請求項１に記載の自動マクロ最適順序化方法。
【請求項３】上記マクロ順序化ステツプ（ｂ）は、上記
選択されたマクロに予め決められたように接続されたバ
スがマクロに接続することなく最少数のスタツクマクロ
を通る上記スタツク内の上記選択されたマクロの位置を
識別し、上記最少数を生成したとき上記多重スタツク位
置が上記選択されたマクロについて識別され、さらに上
記位置識別ステツプは、上記マクロ順序化ステツプ（ｂ
）に従つて順序化するために上記マクロ選択ステツプ（
ａ）において選択されたとき、当該選択されたマクロが
その初期位置から最も離れたスタツク位置を選択するス
テツプを含むことを特徴とする請求項２に記載の自動マ
クロ最適順序化方法。
【請求項４】さらに、上記自動マクロ最適順序化方法は
初期マクロスタツク順序を定義するステツプを含み、上
記初期マクロスタツク順序はランダムな順序又は予め決
められた順序に配列されたマクロを有することを特徴と
する請求項１に記載の自動マクロ最適順序化方法。
【請求項５】上記初期スタツク順序は上記スタツクの第
１の端部にある第１のマクロ及び上記スタツクの第２の
端部にある最後のマクロを含み、上記マクロ選択ステツ
プ（ａ）ないし上記反復ステツプ（ｃ）に従つたマクロ
の処理方向は上記スタツクの上記第１の端部から上記ス
タツクの上記第２の端部の方向であり、さらに上記マク
ロ順序化ステツプ（ｂ）に従つて順序化するために上記
第１マクロを初期時に選択するステツプを含むことを特
徴とする請求項４に記載の自動マクロ最適順序化方法。
【請求項６】第１のマクロの順序化の後に、上記マクロ
選択ステツプ（ａ）は、スタツク内の上記今順序化され
たマクロの位置が上記マクロ順序化ステツプ（ｂ）後に
変更されずに残つたとき、上記今順序化されたマクロの
すぐ隣のマクロを処理するようなマクロの方向にあるマ
クロを選択するステツプを含むこと特徴とする請求項５
に記載の自動マクロ最適順序化方法。
【請求項７】第１のマクロの順序化の後に、上記マクロ
選択ステツプ（ａ）は、上記今順序化されたマクロがス
タツク内の新しい位置について処理するようなマクロの
方向に移動されたとき、上記マクロ順序化ステツプ（ｂ
）において順序化される前のスタツクにおいて上記今順
序化されたマクロの元の位置を占有しているマクロを選
択するステツプを含むことを特徴とする請求項５に記載
の自動マクロ最適順序化方法。
【請求項８】第１のマクロ及び第２のマクロの順序化の
後に、上記マクロ選択ステツプ（ａ）は、今順序化され
たマクロがスタツク内の新しい位置について処理するよ
うなマクロの方向とは反対方向に移動されたとき、上記
スタツクの上記第１の端部に位置決めされたマクロを選
択するステツプを含むことを特徴とする請求項５に記載
の自動マクロ最適順序化方法。
【請求項９】上記スタツクは垂直スタツクを有し、かつ
上記第１の端部は上記第１に選択されたマクロが上記垂
直スタツクの頂部マクロを有するように最上端部を有す
ることを特徴とする請求項５に記載の自動マクロ最適順
序化方法。
【請求項１０】さらに、上記マクロ選択ステツプ（ａ）
ないし上記反復ステツプ（ｃ）の後に、上記半導体チツ
プ上の順序化されたスタツクマクロを物理的に位置決め
するステツプと、上記物理的に位置決めされたマクロ間
を予め決められたようにバスにより物理的に相互に接続
するステツプとを具えることを特徴とする請求項１に記
載の自動マクロ最適順序化方法。
【請求項１１】半導体チツプスタツク内のマクロを最適
に順序化する自動化方法において、上記各マクロは上記
スタツク内の他のマクロと接続する少なくとも１つの予
め決められたバスを有し、上記自動化方法は（ａ）マク
ロを順序化するために上記スタツク内のマクロを選択す
るマクロ選択ステツプと、（ｂ）上記スタツク内の上記
選択されたマクロを最適に順序化するマクロ最適順序化
ステツプと、（ｃ）複数のスタツクマクロに対して上記
マクロ選択ステツプ（ａ）及びマクロ最適順序化ステツ
プ（ｂ）を反復する反復ステツプと、（ｄ）上記マクロ
選択ステツプ（ａ）及びマクロ最適順序化ステツプ（ｂ
）を多重に適用する反復ループに取り込むべきスタツク
マクロの部分集合でなるマクログループを形成し、上記
マクロの反復部分集合は上記スタツクの少なくとも２つ
のマクロを含むマクログループ形成ステツプと、（ｅ）
形成されたマクログループを単一のスタツクマクロとし
て処理する処理ステツプと、（ｆ）上記スタツクを構成
するマクロについて、マクロ順序化及びマクログループ
化の必要がなくなるまで上記マクロ選択ステツプ（ａ）
ないし上記処理ステツプ（ｅ）を反復する反復ステツプ
と、（ｇ）上記反復ステツプ（ｆ）の後に、上記マクロ
グループ形成ステツプ（ｄ）において形成された各マク
ログループ内のマクロを順序化し、当該マクログループ
内のマクロを順序化するステツプは上記マクログループ
外のすべてのマクロの位置を固定すると共に、上記マク
ログループに含まれるマクロに対して上記マクロ選択ス
テツプ（ａ）ないし上記反復ステツプ（ｆ）を実行する
ステツプを含むマクロ順序化ステツプとを具えることを
特徴とする自動マクロ最適順序化方法。
【請求項１２】上記順序化ステツプ（ｂ）は全体的に考
慮して予め決められたように上記選択されたマクロに接
続されたバスがマクロに接続せずに最少数の他のスタツ
クマクロを通るように上記スタツク内の上記選択された
マクロを順序化するステツプを含むことを特徴とする請
求項１１に記載の自動マクロ最適順序化方法。
【請求項１３】上記マクロ最適順序化ステツプ（ｂ）は
上記スタツク内の異なる位置に上記選択されたマクロを
繰り返し移動させると共に、予め決められたように上記
マクロに接続されたバスを通過したスタツクマクロの合
計数を各繰返しにおいて比較するステツプを具えること
を特徴とする自動マクロ最適順序化方法。
【請求項１４】上記順序化ステツプ（ｂ）は、予め決め
られたように上記選択されたマクロに接続されたバスが
マクロに接続せずに最少数のスタツクマクロを通つた上
記スタツク内の上記選択されたマクロの位置を識別する
ステツプを含み、上記選択されたマクロに対して上記多
重スタツクの位置が上記最少数を生成するものとして識
別されたとき、上記位置識別ステツプはさらにマクロ最
適順序化ステツプ（ｂ）に従つて順序化するためにマク
ロをマクロ選択ステツプ（ａ）において選択したとき、
当該選択されたマクロはその初期位置から最も離れたス
タツク位置を選択するステツプを含むことを特徴とする
請求項１３に記載の自動マクロ最適順序化方法。
【請求項１５】さらに、初期マクロスタツクの順序を定
義するステツプを含み、当該初期マクロスタツク順序は
ランダムな順序又は予め決められた順序に配列されたマ
クロを有することを特徴とする自動マクロ最適順序化方
法。
【請求項１６】上記初期スタツク順序は上記スタツクの
第１の端部にある第１のマクロ及び上記スタツクの第２
の端部にある最後のマクロを含み、上記マクロ選択ステ
ツプ（ａ）ないし上記マクロ順序化ステツプ（ｇ）に従
うマクロの処理方向は上記スタツクの上記第１の端部か
ら上記スタツクの上記第２の端部の方向であり、さらに
上記マクロ最適順序化ステツプ（ｂ）に従つてマクロを
順序化するために上記第１のマクロを初期時に選択する
ステツプを含むことを特徴とする請求項１５に記載の自
動マクロ最適順序化方法。
【請求項１７】第１のマクロの順序化の後に、上記マク
ロ選択ステツプ（ａ）は、スタツク内の上記今順序化さ
れたマクロの位置が変更されないまま残つたとき、当該
今順序化されたマクロのすぐ隣のマクロを処理するよう
なマクロの方向にマクロを選択するステツプを含むこと
を特徴とする請求項１６に記載の自動マクロ最適順序化
方法。
【請求項１８】第１のマクロの順序化の後に、上記マク
ロ選択ステツプ（ａ）は、上記今順序化されたマクロが
スタツク内の新しい位置について処理するようなマクロ
の方向に移動されたとき、上記マクロ最適順序化ステツ
プ（ｂ）において順序化する前に、スタツク内の今順序
化されたマクロの元の位置を占有するマクロを選択する
ステツプ含むことを特徴とする請求項１６に記載の自動
マクロ最適順序化方法。
【請求項１９】第１のマクロ及び第２のマクロの順序化
の後に、上記マクロ選択ステツプ（ａ）は、今順序化さ
れたマクロがスタツク内の新しい位置について処理する
ようなマクロの方向とは反対方向に移動された時、上記
スタツクの上記第１の端部に位置決めされたマクロを選
択するステツプを含むことを特徴とする請求項１６に記
載の自動マクロ最適順序化方法。
【請求項２０】第１のマクロ及び第２のマクロの順序化
の後に、上記マクロ選択ステツプ（ａ）は、今順序化さ
れたマクロを順序化した後上記マクログループ形成ステ
ツプ（ｄ）においてマクログループが形成されたとき、
スタツクの第１の端部に位置するマクロを選択するステ
ツプを含むことを特徴とする請求項１６に記載の自動マ
クロ最適順序化方法。
【請求項２１】上記スタツクは垂直スタツクを有し、か
つ上記第１の端部が第１に選択されたマクロが上記垂直
スタツク内の頂部マクロを有するように最上端を有する
ことを特徴とする請求項１６に記載の自動マクロ最適順
序化方法。
【請求項２２】上記マクロ順序化ステツプ（ｂ）は、ス
タツクの順序を保存しその後に上記選択されたマクロを
最適に順序化するステツプを含むことを特徴とする請求
項１１に記載の自動マクロ最適順序化方法。
【請求項２３】上記マクログループ形成ステツプ（ｄ）
は、順序化された各マクロに対して現在のスタツク順序
を各保存スタツク順序と比較するステツプと、上記比較
の結果として反復ループによりスタツクマクロの部分集
合を識別するステツプとを含むことを特徴とする請求項
２２に記載の自動マクロ最適順序化方法。
【請求項２４】上記マクログループ形成ステツプ（ｄ）
の識別ステツプは、現在のスタツク順序及び同一の保存
されたスタツク順序間のスタツク内の位置に移動したマ
クロをスタツクマクロの反復部分集合として識別するス
テツプを含むことを特徴とする請求項２３に記載の自動
マクロ最適順序化方法。
【請求項２５】さらに、すべての保存されたスタツクの
順序を削除し、その後マクログループを形成するステツ
プを具えることを特徴とする請求項２４に記載の自動マ
クロ最適順序化方法。
【請求項２６】さらに、上記マクロ選択ステツプ（ａ）
ないしマクロ順序化ステツプ（ｇ）の後に、上記半導体
チツプ上の順序化されたステツプマクロを物理的に位置
決めするステツプと、上記物理的に位置決めされたマク
ロ間を予め決められたようにバスにより物理的に相互に
接続するステツプとを具えることを特徴とする請求項１
１に記載の自動マクロ最適順序化方法。
【請求項２７】さらに、上記最適順序化されたスタツク
を分けると共に、少なくとも１つのスタツクマクロに対
して全体的に配線接続するステツプを具えることを特徴
とする請求項１１に記載の自動マクロ最適順序化方法。