JPH081948B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関し、特に複数の基本論理ブロックから構成され
るマクロブロックを用いる半導体集積回路の製造方法に
関する。

【０００２】

【従来の技術】半導体集積回路を設計する際の手法の１
つとしてゲートアレイ法が知られている。これは、汎用
性のある機能ブロックを予めマクロブロックとして登録
しておき、回路設計者が半導体集積回路の設計に当たっ
て必要とするマクロブロックを呼び出しそれらを組み合
わせて回路を構成する方式である。この手法を用いるこ
とにより、設計が効率的に行えるようになり、また基本
論理ブロックレベルで設計する場合に比べて設計ミスを
大幅に削減することができる。

【０００３】マクロブロックとしては、レイアウト設計
まで行われスイッチング特性や負荷特性等の基本特性が
用意されているハードマクロと、論理機能が定義されて
いるのみでレイアウトは回路設計終了後にコンピュータ
にて行うソフトマクロとが知られている。従来、ハード
マクロは、入出力バッファのような小規模で汎用性の高
いブロックのみに適用され、中、大規模の論理回路はソ
フトマクロとして提供されることが多かったが、半導体
集積回路の大規模化につれ最近では中、大規模の論理回
路をもハードマクロ化する傾向が強まってきている。

【０００４】図１１は、ソフトマクロ化されたブロック
を用いて設計しようとしている回路のブロック図であ
る。２０１〜２０６は回路の入力端子、２０７〜２１０
は回路の出力端子、２２０および２２１はマクロブロッ
ク、２２２は基本論理ブロック、２３０〜２３５はマク
ロブロックの入力端子、２４０〜２４５はマクロブロッ
クの出力端子である。図１２は、図１１におけるマクロ
ブロック２２０および２２１の構成を示すブロック図で
ある。図１２において、２５０〜２５２は入力端子、２
６０〜２６２は出力端子、２７０〜２７５は基本論理ブ
ロックである。

【０００５】ここで、図１１に示すようにマクロブロッ
ク２２１の出力端子２４５が不使用となった場合、つま
り図１２における出力端子２６２が不使用となった場
合、出力端子２６２に接続されている基本論理ゲート２
７３の出力端子が不使用となるので、これを削除し、さ
らにこの結果基本論理ゲート２７４の出力端子が不使用
となるのでこれを削除する。そしてこの結果からネット
リストを再構成し、レイアウト設計を行う。このよう
に、ソフトマクロ化されたマクロブロックでは、ブロッ
ク内の回路を固定することなく、回路設計後にマクロブ
ロック内の不要な基本論理ゲートを削除して全体回路を
再構成するようにすることにより、類似のマクロブロッ
クの回路を共通化し、端子の使用状況に応じて回路の部
分的利用を実行するようにして、予めライブラリに登録
しておくマクロブロックの種類を削減することが行われ
ている（例えば、特開昭５９−６１９４４号公報）。

【０００６】

【発明が解決しようとする課題】上述した従来の製造方
法では、ネットリストの段階で端子の使用状況に応じて
マクロブロック内回路の不要ブロックを削除し、その結
果からネットリストを再構成し、ここで作成されたネッ
トリストを基にレイアウト設計を行っていたが、レイア
ウト設計では、例えば最適な形状を決定したり、あるい
はマクロブロックの入出力端子に直接接続される構成ブ
ロックをマクロブロックの辺に近い場所に強制配置した
りするレイアウト上の工夫が必要である。また、半導体
集積回路の高速化に伴って回路内の遅延を考慮して設計
する必要があり、特に配線による遅延が無視できないた
め、クリティカルパスについては配線遅延まで考慮して
配置・配線を行わなければならない。

【０００７】ところが、従来の製造方法では、マクロブ
ロックの中身を展開してからレイアウトを行うので、マ
クロブロックの構成ブロックがまとまって配置されると
は限らず、またマクロ内での遅延やタイミングをブロッ
ク内のみに限定して考慮することが不可能で、回路全体
の中で他の回路との関連において考慮することが必要と
なるため、回路設計段階ではマクロブロックの伝達遅延
時間が未確定のままであり、タイミング設計が困難とな
る。そのため、回路全体の遅延についてのレイアウト前
の見積もりの誤差が大きくなり、場合によってはレイア
ウトをやり直さなければならないことも起こる。従っ
て、従来例におけるレイアウト工程は、満足する結果を
得るまでには非常に多くの工数を要するものであった。

【０００８】ここで、上記問題点を例を挙げてより具体
的に説明する。図１２において、ブロック２７０および
２７１はラッチ、端子２８０、２８２は信号入力端子、
端子２８１、２８３はクロック入力端子、ネット２９
０、２９１はデータ信号線、ネット２９２、２９３はク
ロック信号線とする。このマクロブロックは、展開され
た後にレイアウトされるのでブロック２７０、２７１は
必ずしも近傍に配置されるとは限らない。そのため例え
ば端子２５１から端子２８１までの配線長に比べて端子
２５０から端子２８０までの配線長が非常に大きくなる
こともあり、この場合ブロック２７０はデータを正しく
ラッチできない可能性がある。同様のことはブロック２
７１にも起こり得るが、これらの状況はブロック２７
０、２７１間の距離やネット２９０、２９１、２９２の
配線長によって異なってくる。つまり、回路設計段階で
はこのマクロブロックが正しく動作する保障はなく、レ
イアウトが完了してみなければその判断もできない。レ
イアウト後に動作しないことが判明した場合には再びレ
イアウトをやり直す必要が生じ、この場合工数も大幅に
増大する。

【０００９】一方、レイアウト設計まで完了した後に回
路設計に使用される、ハードマクロ化されたブロックで
は、ブロック内部の遅延が考慮された設計が予め施され
ており、例えばネット２９０、２９１、２９２の配線長
のばらつきが少なくするような工夫が予めなされてい
る。しかもレイアウトまで完了しているため、遅延を含
めたマクロの特性が明確になされており、仕様に従って
回路設計を行う限りマクロブロック部分の動作は保障さ
れている。

【００１０】しかしながら、従来のハードマクロでは、
不使用端子の有無に係わらずのレイアウトパターンは同
一であり、例えばマクロブロックのある端子が不使用と
なり、その結果マクロブロック内のある構成ブロック
（基本論理ブロック）が不要になったとしても、その構
成ブロック部分のレイアウトパターンはそのまま残され
ていた。そのため、マクロブロックの機能の一部しか利
用していない場合であっても、そのマクロブロックを使
用した上位マクロのレイアウト設計を行う際に、そのマ
クロブロック上を通過する配線の配線性が向上すること
はない。また、使用しない配線、構成ブロックのために
他の回路の浮遊容量が増加して高速動作が阻害されると
いう問題点があり、さらに不要ブロックも相変わらず動
作しているのでその分無駄に電力を消費していた。

【００１１】よって、本発明の目的とするところは、第
１に、ソフトマクロから不要となったブロックを削除す
ることによって生じる上述の不都合を回避することであ
り、第２に、ハードマクロから不要ブロックを削除する
ようにし、もって、設計・評価が容易で、高速性に優
れ、かつ低消費電力の半導体集積回路を実現できる製造
方法を提供することである。

【００１２】

【課題を解決するための手段】上述の目的を達成するた
め、本発明によれば、複数の構成ブロック（基本論理ブ
ロック）を有しレイアウトパターンの確定しているマク
ロブロックを用いて回路を構成し、その結果不使用とな
るマクロブロックの出力端子を抽出し、不使用となった
出力端子とのみ関連する配線線分および構成ブロックの
パターンをマクロブロックから削除し、残された配線お
よび構成ブロックのパターンを有するマクロブロックを
用いて回路を作成することを特徴とする半導体集積回路
の製造方法が提供される。

【００１３】配線線分および構成ブロックのパターンを
マクロブロックから削除するより具体的手段は、不使用
となった出力端子と連なる配線のうち不使用となる部分
のパターンを除去し、出力端子の全てが不使用となった
配線パターンに接続されている構成ブロックのパターン
を削除し、この削除の結果さらに不必要となる配線パタ
ーンを削除し、以下同様の過程を削除するパターンがな
くなるまで繰り返すことであり、また、配線を分岐点で
分割される配線線分に分け、マクロブロックの出力端子
にそれぞれ異なる記号を付与し、出力端子に連なる配線
線分には出力端子の有する記号を付与し、構成ブロック
には該ブロックの出力端子に連なる配線線分の持つ記号
をすべて付与し、構成ブロックの入力端子に連なる配線
線分には該構成ブロックの持つ記号を付与し、分岐点に
おいては入力側配線線分には出力側配線線分の持つ記号
をすべて付与して、すべての配線線分および構成ブロッ
クに記号を付与した後、不使用となった出力端子に付与
された記号のみを持つ配線線分および構成ブロックのパ
ターンを削除することによって達成される。

【００１４】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の実施例で対象とするハー
ドマクロ化されたマクロブロックのブロック図である。
同図において、１はマクロブロック、２〜６は、マクロ
ブロック１を構成する構成ブロックであって、それぞれ
基本論理ブロックで構成されている。１０〜１２は、マ
クロブロック１の入力端子、１３〜１７は、マクロブロ
ック１の出力端子、２０〜２８は、マクロブロック１内
で構成ブロック間を接続するネット、３０〜３３は配線
線分の分岐点、４０〜４３、４７〜５０は、構成ブロッ
クの入力端子、４４〜４６、５１〜５３は、構成ブロッ
クの出力端子である。

【００１５】本発明の第１の実施例を説明するために、
マクロブロック１を使用して回路設計を行った結果、出
力端子１３、１４が不使用となったものとする。この場
合、まず、出力端子１３に接続されたネット２１の内出
力端子１３と分岐点３２との間の部分と、出力端子１４
に接続されたネット２６を削除する。次に、ネット２６
が削除されたことにより出力端子がすべて不使用となっ
た構成ブロック４を削除する。次に、構成ブロック４が
削除されたことにより不要となった、ネット２１内の構
成ブロック４と分岐点３１との間の部分を削除する。以
上の処理の結果を図２に示す。

【００１６】以上のように、本発明に従って、ネット
の、不使用となった出力端子とのみ関係する部分、およ
び出力端子のすべてが不使用となった出力端子とのみ関
係している構成ブロックを削除したことにより以下の効
果を享受することができる。 ネット２１の容量は、削除された配線線分の容量と、
構成ブロック４の入力端子４７の入力容量との和の分だ
け少なくなっている。ネットの端子間の信号伝搬速度
は、容量が小さければそれだけ速くなるので、信号が出
力端子４４から入力端子４８に到達する時間は、パター
ンを削除する前に比べて短縮される。すなわち、本発明
により、回路の高速化を実現することができ、また各構
成ブロックの動作上のタイミングや遅延のマージンを大
きくすることができ、回路動作の信頼性の向上を図るこ
とができる。

【００１７】構成ブロック４を削除したことにより、
消費電力の低減化を図ることができる。 不要パターンの削除されたマクロブロックを使って上
位マクロのレイアウトを設計する場合に、このマクロ上
を通過する配線の配線性を向上させることができる。ま
た、マクロブロック内の配線とマクロ上の配線との間の
容量を削減することができる。 総パターン数が削減されたことにより、製造上の信頼
性の向上も図ることができる。

【００１８】なお、パターン削減処理後のマクロブロッ
クの特性評価については、削除されずに残った配線パタ
ーンの情報を使って配線長を含めた遅延計算を行うこと
により容易に実行することができる。また、このマクロ
ブロックをライブラリに登録する場合、各配線とライブ
ラリ中の禁止情報との対応関係を予め付けておけば、削
除した配線に対応する禁止情報をライブラリから削除す
ることにより新登録データを容易に再作成することがで
きる。なお、半導体集積回路がゲートアレイタイプの場
合、この削除された構成ブロック部分は空きセルとな
り、このマクロブロックを使った上位ブロックのレイア
ウト設計において他のブロックが使用するかあるいは使
用されずの残ることになる。使用されずに残った場合、
そこに使用されない下地のトランジスタが残ることにな
るので、ラッチアップ耐性を高めるために、不使用トラ
ンジスタの入力クランプの処理を追加することが望まし
い。

【００１９】次に、図３乃至図７を参照して本発明の第
２の実施例について説明する。図３は、本実施例を実施
するための前処理の結果、図４、図５、図６は、本実施
例を実施した結果の例、図７は、本実施例によるチップ
の設計手順を示す流れ図である。

【００２０】図１に示すようなハードマクロ化されたマ
クロブロックのレイアウトがある場合、まず各ネットの
配線データを配線の分岐点で分割する。例えば、ネット
２０には配線分岐点３０があるのでデータをここで分割
し、端子１１〜分岐点３０、分岐点３０〜端子４１、分
岐点３０〜端子４３の３つに分けて保持する。同様に、
ネット２１には分岐点３１、３２があるので端子１３〜
分岐点３２、分岐点３２〜端子４８、分岐点３２〜分岐
点３１、分岐点３１〜端子４４、分岐点３１〜端子４７
の５つのデータに分割し、ネット２４には分岐点３３が
あるので、端子４５〜分岐点３３、分岐点３３〜端子５
０、分岐点３３〜端子１７の３つのデータに分割し、そ
れぞれ保持する。

【００２１】次に、各出力端子に一意に定まる記号を付
与する。例えば、端子１３〜１７に対してａ〜ｅの記号
を付ける。次に、以下の規則にしたがって出力端子から
信号の入力側に向かって順に配線および構成ブロックに
記号を付与していく。 （１）記号は上で分割した配線線分毎に付与する。 （２）出力端子に与えられた記号は、そこに接続された
配線線分にそのまま伝えてこれに同じ記号を付与する。 （３）分岐点に対してそれより入力側にある配線線分に
は、分岐点より出力側にある配線線分に付与された記号
の論理和となる記号の組を付与する。 （４）構成ブロックには、その出力端子に接続された配
線線分に付与された記号の論理和となる記号の組を付与
する。 （５）構成ブロックの入力端子に接続された配線線分に
は、構成ブロックに付与された記号を付与する。 ここで記号の組は、例えば（ａ、ｂ）のように表すもの
とする。また、例えば（ａ、ｂ）と（ｂ、ｃ）との論理
和は（ａ、ｂ、ｃ）となる。このように記号を付与した
結果を図３に示す。

【００２２】次に、不使用端子の組Ｕを求める。例えば
不使用端子がａ、ｂの場合、Ｕ＝（ａ、ｂ）である。こ
こで上で各配線線分・構成ブロックに付与した記号Ｕと
比較し、記号あるいはその組がＵに包含される配線線
分、構成ブロックを削除する。これにより、不使用端子
に接続されたパターンの内不要な部分をすべて削除する
ことができる。

【００２３】Ｕ＝（ａ、ｂ）として処理した結果を図４
に、Ｕ＝（ｄ）として処理した結果を図５に、また、Ｕ
＝（ａ、ｃ）として処理した結果を図６に示す。Ｕ＝
（ａ、ｂ）の場合、記号ａ、ｂ、記号の組（ａ、ｂ）が
付与されたものがこれに含まれるので、記号ａが付与さ
れた出力端子１３〜分岐点３２間の配線線分、記号ｂが
付与された入力端子４７〜分岐点３１間の配線線分、お
よび記号ｂの付与された構成ブロック４を削除する。

【００２４】以上のような処理を行って半導体集積回路
チップの回路設計を行う場合の手順を図７に示す。回路
図作成後、回路に含まれるマクロブロックの未使用端子
を抽出する。次いで、この情報から上述のパターン削除
処理を行う。なお、図３に示すように記号を付加すると
ころまでは予め回路設計前に行っておくことができる。
次に、処理の結果を基にマクロブロックの伝達遅延値の
再計算を行い、さらにレイアウトライブラリへの登録デ
ータの再作成を行う。次に、求めた伝達遅延値を基にレ
イアウト前の検証を行い、問題がなければレイアウトを
実行する。

【００２５】第２の実施例で行ったように、マクロブロ
ックの出力端子のそれぞれに特有の記号を付与し、マク
ロブロック内の配線線分および基本論理ブロックに上記
の規則に従って記号を付与しておくと、マクロブロック
内の状況が明らかとなり、マクロブロックの管理が容易
となる。また、この記号を予め付与して保持しておくこ
とにより、このマクロブロックを使って他の回路を設計
する場合に、配線線分、基本論理ブロックの削除作業を
速やかに実行できるようになるため、回路設計の期間を
短縮することができるようになる。

【００２６】図８は、本発明の第３の実施例で対象とす
るハードマクロ化されたマクロブロックのブロック図、
図９の（ａ）、（ｂ）は、対象となっているマクロブロ
ックと他のマクロブロックを搭載した半導体集積回路の
ブロック図である。本実施例では、予めマクロブロック
のレイアウトに冗長な端子およびそれに接続された冗長
な配線パターンを持たせておき、レイアウト完了後に不
使用端子に接続されたパターンを削除する。

【００２７】図８に示されるように、マクロブロック６
０内のある一つの構成ブロック６１の出力端子７２から
マクロブロックの出力端子７０、７１まで配線が施され
ている。出力端子７０、７１は普通はどちらか一方が使
われるのであるが、マクロブロックの左右辺に設けられ
ているのは上位ブロックのレイアウト設計での配線性を
良くするためである。

【００２８】端子の使い分けの例を図９の（ａ）、
（ｂ）に示す。同図において、上述のマクロブロック６
０が他のマクロブロック９０とともに上位ブロック上に
配置されている。ネット８０は、ブロック９０の入力端
子９１とブロック６０の出力端子７０または７１との間
を接続する。図９の（ａ）に示すように、ブロック９０
がブロック６０の左側にある場合、上位ブロックのレイ
アウト設計では出力端子７０を使用することにより、出
力端子７１を使用する場合に比べて効率的なレイアウト
を行うことができる。逆に、図９の（ｂ）に示されるよ
うに、ブロック９０がブロック６０の右側にある場合、
出力端子７１を使用することにより効率的なレイアウト
を行うことができる。

【００２９】図９の（ａ）に示す例では、ネット７４の
内出力端子７１〜分岐点７３間の配線線分は不要とな
り、図９の（ｂ）に示す例では、出力端子７０〜分岐点
７３間の配線線分が不要となる。出力端子７０、７１の
何れかが使用されて上位ブロックのレイアウトが完了し
た後、不使用出力端子に接続された不要なパターンを削
除する。不使用出力端子に接続されたパターンの削除方
法は、本発明の第２の実施例に示した方法と同じであ
る。

【００３０】図１０は、以上のような処理を行って半導
体集積回路チップを設計する場合の手順を示す流れ図で
ある。回路図作成後レイアウト前の検証を行い、問題が
なければレイアウト設計を行う。レイアウト後マクロブ
ロックの不使用出力端子を抽出し、この情報から次にパ
ターン削除処理を行う。次に、処理の結果を基にマクロ
ブロックの伝達遅延時間の再計算を行い、求めた伝達遅
延時間を基に次にレイアウト後の検証（バックアノテー
ション）を行う。以上説明したように、この実施例で
は、ハードマクロの出力端子および配線に冗長性を持た
せることにより上位ブロックのレイアウトの配線性の向
上を図りつつマクロの動作の高速化および信頼性の向上
を図ることができる。

【００３１】

【発明の効果】以上説明したように、本発明は、ハード
マクロ化されたマクロブロックを用いて上位ブロックを
設計した際に、不使用となったマクロブロックの出力端
子に係る不要パターンを削除するものであるので、本発
明によれば、マクロブロックの特性を損なうことなく、
また設計効率や設計の容易性を犠牲にすることなくマク
ロブロックおよびマクロブロックを用いた回路の動作高
速化を実現することができ、タイミングマージンを拡大
させて回路動作の信頼性を向上させることができる。ま
た、マクロブロックを用いた上位ブロックのレイアウト
設計での配線性の向上を図ることができるほかマクロブ
ロック−上位ブロック間の配線容量の削減を図ることが
できる。さらに、不使用の基本論理ブロックの動作を停
止せしめて無駄な消費電力を低減化することができる。

【図面の簡単な説明】

【図１】本発明の実施例を説明するためのハードマクロ
化されたマクロブロックのブロック図。

【図２】本発明の第１の実施例の実施結果を示すマクロ
ブロックのブロック図。

【図３】本発明の第２の実施例を説明するためのマクロ
ブロックのブロック図。

【図４】本発明の第２の実施例の実施結果を示すマクロ
ブロックのブロック図。

【図５】本発明の第２の実施例の実施結果を示すマクロ
ブロックのブロック図。

【図６】本発明の第２の実施例の実施結果を示すマクロ
ブロックのブロック図。

【図７】本発明の第２の実施例による半導体集積回路の
設計手順を示す流れ図。

【図８】本発明の第３の実施例を説明するためのマクロ
ブロックのブロック図。

【図９】本発明の第３の実施例を説明するための上位ブ
ロックのブロック図。

【図１０】本発明の第３の実施例による半導体集積回路
の設計手順を示す流れ図。

【図１１】従来の方法で設計しようとしている回路のブ
ロック図。

【図１２】図１１内のマクロブロックの構成を示すブロ
ック図。

【符号の説明】

１ マクロブロック ２〜６ マクロブロック１の構成ブロック １０〜１２ マクロブロック１の入力端子 １３〜１７ マクロブロック１の出力端子 ２０〜２８ マクロブロック１内で構成ブロック間を接
続するネット ３０〜３３ 配線線分の分岐点 ４０〜４３ 構成ブロックの入力端子 ４４〜４６ 構成ブロックの出力端子 ４７〜５０ 構成ブロックの入力端子 ５１〜５３ 構成ブロックの出力端子 ６０ マクロブロック ６１ マクロブロック６０の構成ブロック ７０〜７１ マクロブロック６０の出力端子 ７２ 構成ブロック６１の出力端子 ７３ 配線線分の分岐点 ７４ マクロブロック６０内のネット ８０ マクロブロック６０とマクロブロック９０との間
を接続するネット ９０ マクロブロック６０と接続関係にあるブロック ９１ マクロブロック９０の入力端子 ２０１〜２０６ 回路の入力端子 ２０７〜２１０ 回路の出力端子 ２２０、２２１ 回路内のマクロブロック ２２２ 回路内の基本論理ブロック ２３０〜２３５ マクロブロックの入力端子 ２４０〜２４５ マクロブロックの出力端子 ２５０〜２５２ マクロブロックの入力端子 ２６０〜２６２ マクロブロックの出力端子 ２７０〜２７５ マクロブロック内の構成ブロック ２８０、２８１ マクロブロック２７０の入力端子 ２８２、２８３ マクロブロック２７１の入力端子 ２８４ マクロブロック２７０の出力端子 ２８５ マクロブロック２７１の出力端子 ２９０〜２９２ 入力端子に接続されたネット

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の構成ブロックを有しレイアウトパ
   ターンの確定しているマクロブロックを用いて回路を構
   成し、その結果不使用となるマクロブロックの出力端子
   を抽出し、不使用となった出力端子とのみ関連する配線
   線分および構成ブロックのパターンをマクロブロックか
   ら削除し、残された配線および構成ブロックのパターン
   を有するマクロブロックを用いて回路を作成することを
   特徴とする半導体集積回路の製造方法。
2. 【請求項２】 不使用となった出力端子と連なる配線の
   うち不使用となる部分のパターンを除去し、出力端子の
   全てが不使用となった配線パターンに接続されている構
   成ブロックのパターンを削除し、この削除の結果さらに
   不必要となる配線パターンを削除し、以下同様の過程を
   削除するパターンがなくなるまで繰り返すことを特徴と
   する請求項１記載の半導体集積回路の製造方法。
3. 【請求項３】 配線を分岐点で分割される配線線分に分
   け、マクロブロックの出力端子にそれぞれ異なる記号を
   付与し、出力端子に連なる配線線分には出力端子の有す
   る記号を付与し、構成ブロックには該ブロックの出力端
   子に連なる配線線分の持つ記号をすべて付与し、構成ブ
   ロックの入力端子に連なる配線線分には該構成ブロック
   の持つ記号を付与し、分岐点においては入力側配線線分
   には出力側配線線分の持つ記号をすべて付与して、すべ
   ての配線線分および構成ブロックに記号を付与した後、
   不使用となった出力端子に付与された記号のみを持つ配
   線線分および構成ブロックのパターンを削除することを
   特徴とする請求項１記載の半導体集積回路の製造方法。
4. 【請求項４】 前記マクロブロックが、冗長の出力端子
   とこれに接続された冗長の配線パターンとを有している
   ことを特徴とする請求項１記載の半導体集積回路の製造
   方法。