JPH0778189A - Ｌｓｉの論理合成方式 - Google Patents
Ｌｓｉの論理合成方式Info
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- JPH0778189A JPH0778189A JP5160575A JP16057593A JPH0778189A JP H0778189 A JPH0778189 A JP H0778189A JP 5160575 A JP5160575 A JP 5160575A JP 16057593 A JP16057593 A JP 16057593A JP H0778189 A JPH0778189 A JP H0778189A
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- Japan
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- lsi
- block
- logic
- logic synthesis
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 階層設計されているＬＳＩのブロック間の遅
延調整を人手の介入なしに自動的に行う論理合成方式を
提供する。 【構成】 ＬＳＩの論理動作をブロック別に分けて設計
言語で記述した論理記述情報１と、ブロックのＬＳＩ上
の位置及び領域を示すＬＳＩブロック配置情報２と、論
理合成の途中で生成されるゲートレベル回路と実際のＬ
ＳＩ上での物理的な実現回路とのマッピング情報を格納
したテクノロジーライブラリ３と、論理記述とＬＳＩブ
ロック配置情報とテクノロジーライブラリを入力してブ
ロック内及びブロック間の論理合成を実施してＬＳＩの
ネットリストを出力する論理合成手段４とから構成され
る。
延調整を人手の介入なしに自動的に行う論理合成方式を
提供する。 【構成】 ＬＳＩの論理動作をブロック別に分けて設計
言語で記述した論理記述情報１と、ブロックのＬＳＩ上
の位置及び領域を示すＬＳＩブロック配置情報２と、論
理合成の途中で生成されるゲートレベル回路と実際のＬ
ＳＩ上での物理的な実現回路とのマッピング情報を格納
したテクノロジーライブラリ３と、論理記述とＬＳＩブ
ロック配置情報とテクノロジーライブラリを入力してブ
ロック内及びブロック間の論理合成を実施してＬＳＩの
ネットリストを出力する論理合成手段４とから構成され
る。
Description
【０００１】
【産業上の利用分野】本発明はＣＡＤ技術に関し、特に
階層設計されたＬＳＩ回路の論理合成方式に関する。
階層設計されたＬＳＩ回路の論理合成方式に関する。
【０００２】
【従来の技術】従来の階層設計されたＬＳＩ回路の論理
合成方式では、特開平３ー８４６７６や特開平３ー１１
６２８１等の特許明細書に見られるように、ブロック分
割を行わずにＬＳＩ全体を一度に論理合成する時の論理
合成方法或いはブロック分割した時の個々のブロックの
内部の論理合成方法等については開示されているが、該
ＬＳＩを構成する個々のブロック間の論理合成方法につ
いては開示されていない。すなわち、論理合成プログラ
ムはブロック間に跨がる配線の長さを自動的に見積るこ
とが出来ないため、該ＬＳＩの回路設計者が、ブロック
間の配線に関する情報を全て論理合成プログラムに与え
るか、回路動作上の制限が厳しいと考えている配線情報
のみを選択して論理合成プログラムに与える方法を採っ
ていた。
合成方式では、特開平３ー８４６７６や特開平３ー１１
６２８１等の特許明細書に見られるように、ブロック分
割を行わずにＬＳＩ全体を一度に論理合成する時の論理
合成方法或いはブロック分割した時の個々のブロックの
内部の論理合成方法等については開示されているが、該
ＬＳＩを構成する個々のブロック間の論理合成方法につ
いては開示されていない。すなわち、論理合成プログラ
ムはブロック間に跨がる配線の長さを自動的に見積るこ
とが出来ないため、該ＬＳＩの回路設計者が、ブロック
間の配線に関する情報を全て論理合成プログラムに与え
るか、回路動作上の制限が厳しいと考えている配線情報
のみを選択して論理合成プログラムに与える方法を採っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の論理合
成方式のように、ブロック間の配線に関する情報を人手
で論理合成プログラムに与える方法では、階層設計が行
われるＬＳＩのブロック間を跨ぐ配線が大量かつ複雑に
入り組んでいることが多いため、指定洩れや指定誤りあ
るいはクリティカルパスなどが発生し易く、指定洩れや
指定誤りおよびクリティカルパスが無くなるまで繰り返
し論理合成を実施する必要があるため、多くの人手工数
だけでなく多くの設計期間が必要になるという欠点があ
った。
成方式のように、ブロック間の配線に関する情報を人手
で論理合成プログラムに与える方法では、階層設計が行
われるＬＳＩのブロック間を跨ぐ配線が大量かつ複雑に
入り組んでいることが多いため、指定洩れや指定誤りあ
るいはクリティカルパスなどが発生し易く、指定洩れや
指定誤りおよびクリティカルパスが無くなるまで繰り返
し論理合成を実施する必要があるため、多くの人手工数
だけでなく多くの設計期間が必要になるという欠点があ
った。
【０００４】本発明の目的は、該ＬＳＩを構成するブロ
ックのＬＳＩ上での位置と領域を入力することにより、
ブロック間に跨がる配線の長さを自動的に見積ることが
出来るようにすることにある。
ックのＬＳＩ上での位置と領域を入力することにより、
ブロック間に跨がる配線の長さを自動的に見積ることが
出来るようにすることにある。
【０００５】
【課題を解決するための手段】第１の発明は、階層設計
が行われるＬＳＩの論理合成方式において、前記ＬＳＩ
の論理動作をブロック別に分けて設計言語で記述した論
理記述情報と、前記ブロックの前記ＬＳＩ上の位置及び
領域を示すＬＳＩブロック配置情報と、論理合成の途中
で生成されるゲートレベル回路と実際の前記ＬＳＩ上で
の物理的な実現回路とのマッピング情報を格納したテク
ノロジーライブラリと、前記論理記述情報と前記ＬＳＩ
ブロック配置情報と前記テクノロジーライブラリを入力
して前記ブロック内及び前記ブロック間の論理合成を実
施して前記ＬＳＩのネットリストを出力する論理合成手
段とから成ることを特徴とする。
が行われるＬＳＩの論理合成方式において、前記ＬＳＩ
の論理動作をブロック別に分けて設計言語で記述した論
理記述情報と、前記ブロックの前記ＬＳＩ上の位置及び
領域を示すＬＳＩブロック配置情報と、論理合成の途中
で生成されるゲートレベル回路と実際の前記ＬＳＩ上で
の物理的な実現回路とのマッピング情報を格納したテク
ノロジーライブラリと、前記論理記述情報と前記ＬＳＩ
ブロック配置情報と前記テクノロジーライブラリを入力
して前記ブロック内及び前記ブロック間の論理合成を実
施して前記ＬＳＩのネットリストを出力する論理合成手
段とから成ることを特徴とする。
【０００６】また、第２の発明は、前記論理合成手段
が、前記論理ブロックを入力してブロック内論理合成を
実施し（ステップ１）、前記ブロック内論理合成を実施
された前記ブロックが与えられた前記領域に納まるか判
断し（ステップ２）、前記領域に納まる場合は前記ブロ
ック内論理合成を全ブロックについて完了するまで前記
ステップ１から繰り返し（ステップ３）、前記全ブロッ
クについて前記ブロック内論理合成を完了した場合はブ
ロック間のファンアウト調整および遅延調整を前記ブロ
ック間の距離を考慮して予め決められた基準に納まるよ
うに実施し（ステップ４）、ブロック間の前記調整が成
功したどうか判断し（ステップ５）、ブロック間の前記
調整が成功した場合は全ての前記ブロック間の調整が完
了するまで前記ステップ４から繰り返し（ステップ
６）、前記ステップ２にて前記領域に納まらない場合お
よび前記ステップ５にて前記ブロック間の調整が成功し
なかった場合は前記ブロック内および前記ブロック間論
理の見直しを行う（ステップ７）ことを特徴とする。
が、前記論理ブロックを入力してブロック内論理合成を
実施し（ステップ１）、前記ブロック内論理合成を実施
された前記ブロックが与えられた前記領域に納まるか判
断し（ステップ２）、前記領域に納まる場合は前記ブロ
ック内論理合成を全ブロックについて完了するまで前記
ステップ１から繰り返し（ステップ３）、前記全ブロッ
クについて前記ブロック内論理合成を完了した場合はブ
ロック間のファンアウト調整および遅延調整を前記ブロ
ック間の距離を考慮して予め決められた基準に納まるよ
うに実施し（ステップ４）、ブロック間の前記調整が成
功したどうか判断し（ステップ５）、ブロック間の前記
調整が成功した場合は全ての前記ブロック間の調整が完
了するまで前記ステップ４から繰り返し（ステップ
６）、前記ステップ２にて前記領域に納まらない場合お
よび前記ステップ５にて前記ブロック間の調整が成功し
なかった場合は前記ブロック内および前記ブロック間論
理の見直しを行う（ステップ７）ことを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示す構成図であ
る。
る。
【０００９】図１における論理記述情報１はＬＳＩのブ
ロックの階層構造に応じた１１〜１ｎからなる論理ブロ
ックで構成されている。そして各論理ブロックは例えば
ＶＨＤＬといった設計言語で記述されている。ＬＳＩブ
ロック配置情報２は個々の階層ブロックの矩形の頂点
（長方形の場合は４点）のＬＳＩ上での座標をＸ、Ｙの
２次元で表現したものである。論理合成手段４は前記論
理記述情報１とＬＳＩブロック配置情報２、それにテク
ノロジーライブラリ３を入力してＬＳＩネットリスト５
を出力する。テクノロジーライブラリ３は論理合成の途
中で中間的に作成されたゲートレベル回路を最終的なＬ
ＳＩネットリストに変換（テクノロジーマッピング）す
る際に参照されるもので、ＡＮＤやＮＯＲといった機能
ゲートと該機能ゲートのＬＳＩ上での実現回路（ネット
リスト）との対応が格納されている。
ロックの階層構造に応じた１１〜１ｎからなる論理ブロ
ックで構成されている。そして各論理ブロックは例えば
ＶＨＤＬといった設計言語で記述されている。ＬＳＩブ
ロック配置情報２は個々の階層ブロックの矩形の頂点
（長方形の場合は４点）のＬＳＩ上での座標をＸ、Ｙの
２次元で表現したものである。論理合成手段４は前記論
理記述情報１とＬＳＩブロック配置情報２、それにテク
ノロジーライブラリ３を入力してＬＳＩネットリスト５
を出力する。テクノロジーライブラリ３は論理合成の途
中で中間的に作成されたゲートレベル回路を最終的なＬ
ＳＩネットリストに変換（テクノロジーマッピング）す
る際に参照されるもので、ＡＮＤやＮＯＲといった機能
ゲートと該機能ゲートのＬＳＩ上での実現回路（ネット
リスト）との対応が格納されている。
【００１０】図２はＬＳＩ上における各ブロックの位置
と大きさを示しており、同図における階層ブロック２０
１〜２０ｎは図１における論理ブロック１１〜１ｎに対
応している。
と大きさを示しており、同図における階層ブロック２０
１〜２０ｎは図１における論理ブロック１１〜１ｎに対
応している。
【００１１】図３は本発明の方式による論理合成の実行
フローを示している。同図に示すように論理合成は、ま
ず個々のブロック単位に行われる。そしてブロック単位
の処理が終了したならば、ブロック間の配線の長さに応
じて該ブロック間の遅延時間調整が行われる。まず、論
理ブロックを入力してブロック内論理合成を実施し（ス
テップ１）、与えられた面積に納まるか判断し（ステッ
プ２）、納まった場合は全ブロックを完了したか判断す
る（ステップ３）。全ブロックを完了した後、ブロック
間のｆａｎｏｕｔ、および遅延調整をブロック間の距離
を考慮して実施し（ステップ４）、ブロック間調整が成
功したどうか判断する（ステップ５）。成功した場合
は、全てのブロック間の調整が完了したかを判断し（ス
テップ６）、完了した場合は論理合成成功と判断し、未
完了の場合はステップ４に戻る。尚、ステップ２および
ステップ５にてＮＧの場合はブロック内／ブロック間論
理の見直しを行う（ステップ７）。
フローを示している。同図に示すように論理合成は、ま
ず個々のブロック単位に行われる。そしてブロック単位
の処理が終了したならば、ブロック間の配線の長さに応
じて該ブロック間の遅延時間調整が行われる。まず、論
理ブロックを入力してブロック内論理合成を実施し（ス
テップ１）、与えられた面積に納まるか判断し（ステッ
プ２）、納まった場合は全ブロックを完了したか判断す
る（ステップ３）。全ブロックを完了した後、ブロック
間のｆａｎｏｕｔ、および遅延調整をブロック間の距離
を考慮して実施し（ステップ４）、ブロック間調整が成
功したどうか判断する（ステップ５）。成功した場合
は、全てのブロック間の調整が完了したかを判断し（ス
テップ６）、完了した場合は論理合成成功と判断し、未
完了の場合はステップ４に戻る。尚、ステップ２および
ステップ５にてＮＧの場合はブロック内／ブロック間論
理の見直しを行う（ステップ７）。
【００１２】図４の分図（ａ）〜（ｃ）にブロック間の
遅延時間調整（ステップ４）の例を示す。分図（ａ）〜
（ｃ）の例に共通な前提条件として以下の３つを設けて
おく。
遅延時間調整（ステップ４）の例を示す。分図（ａ）〜
（ｃ）の例に共通な前提条件として以下の３つを設けて
おく。
【００１３】ブロック１とブロック２との間の距離は
２ｍｍ。又、ブロック１とブロック３との距離は１０ｍ
ｍ。
２ｍｍ。又、ブロック１とブロック３との距離は１０ｍ
ｍ。
【００１４】ＬＳＩ上のブロック間の配線の信号伝搬
時間は、信号の伝達先に負荷が無い場合で０．１ｎｓ／
ｍｍ。従って、ブロック間の配線長が２ｍｍの時は０．
２ｎｓ、１０ｍｍの時は１ｎｓとなる。
時間は、信号の伝達先に負荷が無い場合で０．１ｎｓ／
ｍｍ。従って、ブロック間の配線長が２ｍｍの時は０．
２ｎｓ、１０ｍｍの時は１ｎｓとなる。
【００１５】フリップフロップ間の信号伝搬時間は
９．６ｎｓから１０．０ｎｓの間に入っている必要があ
る。 （ａ）配線遅延の補償例 ・Ｆ１からＦ２までの信号伝搬パス フリップフロップＦ１からゲートＧ１までの信号伝搬時
間が４ｎｓ（ゲート２個の遅延時間と配線遅延時間を含
めた値とする）、Ｇ１からＧ２までの信号伝搬時間がブ
ロック間の配線遅延時間を含めて１．８ｎｓ（Ｇ１のゲ
ート遅延時間１．６ｎｓ（仮定）＋上記の０．２ｎ
ｓ）、Ｇ２からフリップフロップＦ２までの時間が４ｎ
ｓ（Ｆ１からＧ１と同じとする）となっているとする。
従って、この場合はＦ１からＦ２までの信号伝搬時間は
合計９．８ｎｓで上記の条件を満たしている。 ・Ｆ３からＦ４までの信号伝搬パス Ｆ３からＦ４までのパスは上記Ｆ１からＦ２までのパス
と論理的には同じ機能とする。しかし、ブロック１とブ
ロック３の間の遅延時間を補償するためにブロック１側
は、パワーゲートＧ３を使用する。
９．６ｎｓから１０．０ｎｓの間に入っている必要があ
る。 （ａ）配線遅延の補償例 ・Ｆ１からＦ２までの信号伝搬パス フリップフロップＦ１からゲートＧ１までの信号伝搬時
間が４ｎｓ（ゲート２個の遅延時間と配線遅延時間を含
めた値とする）、Ｇ１からＧ２までの信号伝搬時間がブ
ロック間の配線遅延時間を含めて１．８ｎｓ（Ｇ１のゲ
ート遅延時間１．６ｎｓ（仮定）＋上記の０．２ｎ
ｓ）、Ｇ２からフリップフロップＦ２までの時間が４ｎ
ｓ（Ｆ１からＧ１と同じとする）となっているとする。
従って、この場合はＦ１からＦ２までの信号伝搬時間は
合計９．８ｎｓで上記の条件を満たしている。 ・Ｆ３からＦ４までの信号伝搬パス Ｆ３からＦ４までのパスは上記Ｆ１からＦ２までのパス
と論理的には同じ機能とする。しかし、ブロック１とブ
ロック３の間の遅延時間を補償するためにブロック１側
は、パワーゲートＧ３を使用する。
【００１６】パワーゲートとはノーマルゲートと同じ論
理機能を有しつつ出力パワーを大きくしたゲートのこと
である。図５にノーマルゲートとパワーゲートを対比し
た例を示す（詳細後述）。パワーゲートはノーマルゲー
トよりも信号駆動能力が高く、ノーマルゲートよりファ
ンアウトを多くとれる、ゲート内遅延時間が短く、それ
にゲート間の配線遅延時間もノーマルゲートよりも短く
出来るという特長を有する。しかしパワーゲートは同等
の論理機能を持つノーマルゲートよりセル数が多く、Ｌ
ＳＩ上での占有面積が大きくかつ消費電力も多いので、
論理合成手段はノーマルゲートでは駆動能力が不足する
時のみパワーゲートを使用するようにしている。パワー
ゲートが組入れられたＦ３からＦ４までの伝搬時間は、
Ｆ３からＧ３までが４ｎｓ（Ｆ１からＧ１と同じとす
る）、Ｇ３からＧ４までの伝搬時間がパワーゲートＧ３
の使用によりブロック間の配線遅延時間を含めて２ｎｓ
（Ｇ３のゲート遅延時間１ｎｓ（仮定）＋上記の１ｎ
ｓ）、Ｇ４からＦ４までの伝搬時間が４ｎｓ（Ｆ１から
Ｇ１と同じとする）とすると合計１０ｎｓとなり上記
の条件を満たすことになる。もし、パワーゲートＧ３の
代りに前記ノーマルゲートＧ１を使用したと仮定する
と、該仮定したＧ１からＧ４までの伝搬時間が２．６ｎ
ｓとなり、その結果、Ｆ３とＦ４間の伝搬時間が１０．
６ｎｓとなり上記の条件を満たさなくなる。 （ｂ）ファンアウトの調整例 ・Ｆ５からＦ６までの信号伝搬パス Ｆ５からＧ５までの信号伝搬時間が４ｎｓ、Ｇ５からＧ
６までの時間が３．８ｎｓ、そしてＧ６からＦ６までが
２ｎｓと仮定すると合計９．８ｎｓとなり上記の条件
を満たしている。尚、Ｇ５からの出力信号はその先でＧ
６、Ｇ７、それにＧ８とファンアウトしている。こうし
た場合、ファンアウト側のゲートが持つキャパシタンス
のため、信号の伝搬速度はファンアウトがない場合に較
べて遅くなる。 ・Ｆ８からＦ７までの信号伝搬パス ブロック１とブロック３を結ぶ配線の遅延に加え、該配
線の持つキャパシタンスがファンアウト側への信号伝達
速度をさらに低下させるため、ブロック１とブロック３
の間の信号伝搬にパワーゲートが必要になる。その結
果、パワーゲートＧ９とゲートＧ１０の間の伝搬時間を
４ｎｓと仮定すると、Ｆ８からＧ９までの４ｎｓ、それ
にＧ１０からＦ７までの２ｎｓと合計して、Ｆ８とＦ７
間の信号伝達時間は１０ｎｓということで上記の条件
を満足することが出来る。もし、パワーゲートＧ９では
なくてノーマルゲートＧ５を使用したと仮定すると、該
仮定したゲートＧ５からブロック３にあるＧ１０までの
伝搬時間は４．６ｎｓとなる。その結果、Ｆ８からＦ７
までの伝搬時間は１０．６ｎｓになり、上記の条件に
違反してしまう。 （ｃ）ミニマム遅延の補償例 ・Ｆ９からＦ１０までの信号伝搬パス Ｆ９からＧ１１までの信号伝搬時間が４ｎｓ、Ｇ１１か
らＧ１２までの伝搬時間が１．２ｎｓ、そしてＧ１２か
らＦ１０までの時間が４．８ｎｓと仮定すると合計１０
ｎｓとなり上記の条件を満足する。 ・Ｆ１１からＦ１２までの信号伝搬パス ディレイゲートＤ１及びＤ２によってミニマム遅延補償
をしている。ディレイゲートとは、遅延時間の調整の為
に信号の伝搬時間を引き伸ばすときに使用するゲートの
ことである（論理的な機能は持っていない）。本実施例
でのディレイゲートは一個当たり０．２ｎｓの信号伝搬
遅延時間を持っている。上記ディレイゲートを２個挿入
することでＧ１３とＧ１４の間の伝搬時間は０．８ｎｓ
となり、Ｆ１１からＧ１３までの４ｎｓ、それにＧ１４
からＦ１２までの４．８ｎｓと合せて、Ｆ１１からＦ１
２までの信号伝搬時間は９．６ｎｓとなり上記の条件
を満足している。もし、Ｇ１３とＧ１４の間にデイレイ
ゲートを挿入しないと該Ｇ１３とＧ１４の間の信号伝搬
時間は０．４ｎｓとなる。その結果、Ｆ１１からＦ１２
までの伝搬時間は９．２ｎｓとなり上記のミニマム側
の条件である９．６ｎｓを満足出来なくなってしまう。
理機能を有しつつ出力パワーを大きくしたゲートのこと
である。図５にノーマルゲートとパワーゲートを対比し
た例を示す（詳細後述）。パワーゲートはノーマルゲー
トよりも信号駆動能力が高く、ノーマルゲートよりファ
ンアウトを多くとれる、ゲート内遅延時間が短く、それ
にゲート間の配線遅延時間もノーマルゲートよりも短く
出来るという特長を有する。しかしパワーゲートは同等
の論理機能を持つノーマルゲートよりセル数が多く、Ｌ
ＳＩ上での占有面積が大きくかつ消費電力も多いので、
論理合成手段はノーマルゲートでは駆動能力が不足する
時のみパワーゲートを使用するようにしている。パワー
ゲートが組入れられたＦ３からＦ４までの伝搬時間は、
Ｆ３からＧ３までが４ｎｓ（Ｆ１からＧ１と同じとす
る）、Ｇ３からＧ４までの伝搬時間がパワーゲートＧ３
の使用によりブロック間の配線遅延時間を含めて２ｎｓ
（Ｇ３のゲート遅延時間１ｎｓ（仮定）＋上記の１ｎ
ｓ）、Ｇ４からＦ４までの伝搬時間が４ｎｓ（Ｆ１から
Ｇ１と同じとする）とすると合計１０ｎｓとなり上記
の条件を満たすことになる。もし、パワーゲートＧ３の
代りに前記ノーマルゲートＧ１を使用したと仮定する
と、該仮定したＧ１からＧ４までの伝搬時間が２．６ｎ
ｓとなり、その結果、Ｆ３とＦ４間の伝搬時間が１０．
６ｎｓとなり上記の条件を満たさなくなる。 （ｂ）ファンアウトの調整例 ・Ｆ５からＦ６までの信号伝搬パス Ｆ５からＧ５までの信号伝搬時間が４ｎｓ、Ｇ５からＧ
６までの時間が３．８ｎｓ、そしてＧ６からＦ６までが
２ｎｓと仮定すると合計９．８ｎｓとなり上記の条件
を満たしている。尚、Ｇ５からの出力信号はその先でＧ
６、Ｇ７、それにＧ８とファンアウトしている。こうし
た場合、ファンアウト側のゲートが持つキャパシタンス
のため、信号の伝搬速度はファンアウトがない場合に較
べて遅くなる。 ・Ｆ８からＦ７までの信号伝搬パス ブロック１とブロック３を結ぶ配線の遅延に加え、該配
線の持つキャパシタンスがファンアウト側への信号伝達
速度をさらに低下させるため、ブロック１とブロック３
の間の信号伝搬にパワーゲートが必要になる。その結
果、パワーゲートＧ９とゲートＧ１０の間の伝搬時間を
４ｎｓと仮定すると、Ｆ８からＧ９までの４ｎｓ、それ
にＧ１０からＦ７までの２ｎｓと合計して、Ｆ８とＦ７
間の信号伝達時間は１０ｎｓということで上記の条件
を満足することが出来る。もし、パワーゲートＧ９では
なくてノーマルゲートＧ５を使用したと仮定すると、該
仮定したゲートＧ５からブロック３にあるＧ１０までの
伝搬時間は４．６ｎｓとなる。その結果、Ｆ８からＦ７
までの伝搬時間は１０．６ｎｓになり、上記の条件に
違反してしまう。 （ｃ）ミニマム遅延の補償例 ・Ｆ９からＦ１０までの信号伝搬パス Ｆ９からＧ１１までの信号伝搬時間が４ｎｓ、Ｇ１１か
らＧ１２までの伝搬時間が１．２ｎｓ、そしてＧ１２か
らＦ１０までの時間が４．８ｎｓと仮定すると合計１０
ｎｓとなり上記の条件を満足する。 ・Ｆ１１からＦ１２までの信号伝搬パス ディレイゲートＤ１及びＤ２によってミニマム遅延補償
をしている。ディレイゲートとは、遅延時間の調整の為
に信号の伝搬時間を引き伸ばすときに使用するゲートの
ことである（論理的な機能は持っていない）。本実施例
でのディレイゲートは一個当たり０．２ｎｓの信号伝搬
遅延時間を持っている。上記ディレイゲートを２個挿入
することでＧ１３とＧ１４の間の伝搬時間は０．８ｎｓ
となり、Ｆ１１からＧ１３までの４ｎｓ、それにＧ１４
からＦ１２までの４．８ｎｓと合せて、Ｆ１１からＦ１
２までの信号伝搬時間は９．６ｎｓとなり上記の条件
を満足している。もし、Ｇ１３とＧ１４の間にデイレイ
ゲートを挿入しないと該Ｇ１３とＧ１４の間の信号伝搬
時間は０．４ｎｓとなる。その結果、Ｆ１１からＦ１２
までの伝搬時間は９．２ｎｓとなり上記のミニマム側
の条件である９．６ｎｓを満足出来なくなってしまう。
【００１７】図５はノーマルゲートとパワーゲートをＮ
ＡＮＤを例にして対比したものである。同図から分るよ
うに、パワーゲートはノーマルゲートに較べファンアウ
トを多くとれる、ゲート遅延値が小さい、ゲートの駆動
能力が高いという特長を持っている。しかし、その一方
で、ファンイン値が大きい、セル数が多い、消費電力が
多い、ゲートの面積が広いという欠点を有している。し
たがって、ＬＳＩ上のパワーゲートの数は少なければ少
ないほど、論理合成の結果が優れていると言える。
ＡＮＤを例にして対比したものである。同図から分るよ
うに、パワーゲートはノーマルゲートに較べファンアウ
トを多くとれる、ゲート遅延値が小さい、ゲートの駆動
能力が高いという特長を持っている。しかし、その一方
で、ファンイン値が大きい、セル数が多い、消費電力が
多い、ゲートの面積が広いという欠点を有している。し
たがって、ＬＳＩ上のパワーゲートの数は少なければ少
ないほど、論理合成の結果が優れていると言える。
【００１８】
【発明の効果】以上説明したように本発明の論理合成方
式は、ＬＳＩを構成するブロックの配置情報を入力する
ことで、論理合成手段（プログラム）がブロック間を跨
ぐ配線の長さをブロック配置情報から自動的に算出でき
ることから、ブロック間の配線遅延の調整を人手の介入
なしで該配線の長さに応じて正確にできるため、人手工
数および設計期間を削減できるという効果がある。
式は、ＬＳＩを構成するブロックの配置情報を入力する
ことで、論理合成手段（プログラム）がブロック間を跨
ぐ配線の長さをブロック配置情報から自動的に算出でき
ることから、ブロック間の配線遅延の調整を人手の介入
なしで該配線の長さに応じて正確にできるため、人手工
数および設計期間を削減できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】ＬＳＩブロック配置例を示す図である。
【図３】本実施例における論理合成手段の論理合成実行
フローチャートの例を示す図である。
フローチャートの例を示す図である。
【図４】本実施例におけるブロック間調整例を示す図で
ある。
ある。
【図５】ノーマルゲートとパワーゲートの構成例を示す
図である。
図である。
１ 論理記述情報 ２ ＬＳＩブロック配置情報 ３ テクノロジーライブラリ ４ 論理合成手段 ５ ＬＳＩネットリスト
Claims (2)
- 【請求項１】 階層設計が行われるＬＳＩの論理合成方
式において、前記ＬＳＩの論理動作をブロック別に分け
て設計言語で記述した論理記述情報と、前記ブロックの
前記ＬＳＩ上の位置及び領域を示すＬＳＩブロック配置
情報と、論理合成の途中で生成されるゲートレベル回路
と実際の前記ＬＳＩ上での物理的な実現回路とのマッピ
ング情報を格納したテクノロジーライブラリと、前記論
理記述情報と前記ＬＳＩブロック配置情報と前記テクノ
ロジーライブラリを入力して前記ブロック内及び前記ブ
ロック間の論理合成を実施して前記ＬＳＩのネットリス
トを出力する論理合成手段とから成ることを特徴とする
ＬＳＩの論理合成方式。 - 【請求項２】 前記論理合成手段が、前記論理ブロック
を入力してブロック内論理合成を実施し（ステップ
１）、前記ブロック内論理合成を実施された前記ブロッ
クが与えられた前記領域に納まるか判断し（ステップ
２）、前記領域に納まる場合は前記ブロック内論理合成
を全ブロックについて完了するまで前記ステップ１から
繰り返し（ステップ３）、前記全ブロックについて前記
ブロック内論理合成を完了した場合はブロック間のファ
ンアウト調整および遅延調整を前記ブロック間の距離を
考慮して予め決められた基準に納まるように実施し（ス
テップ４）、ブロック間の前記調整が成功したどうか判
断し（ステップ５）、ブロック間の前記調整が成功した
場合は全ての前記ブロック間の調整が完了するまで前記
ステップ４から繰り返し（ステップ６）、前記ステップ
２にて前記領域に納まらない場合および前記ステップ５
にて前記ブロック間の調整が成功しなかった場合は前記
ブロック内および前記ブロック間論理の見直しを行う
（ステップ７）ことを特徴とする請求項１記載のＬＳＩ
の論理合成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160575A JPH0778189A (ja) | 1993-06-30 | 1993-06-30 | Ｌｓｉの論理合成方式 |
| US08/269,102 US5530654A (en) | 1993-06-30 | 1994-06-30 | LSI logic synthesis device and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160575A JPH0778189A (ja) | 1993-06-30 | 1993-06-30 | Ｌｓｉの論理合成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778189A true JPH0778189A (ja) | 1995-03-20 |
Family
ID=15717934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160575A Pending JPH0778189A (ja) | 1993-06-30 | 1993-06-30 | Ｌｓｉの論理合成方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530654A (ja) |
| JP (1) | JPH0778189A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024681B2 (en) | 2006-06-13 | 2011-09-20 | Fujitsu Limited | Hierarchical HDL processing method and non-transitory computer-readable storage medium |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056026B2 (ja) * | 1993-07-29 | 2000-06-26 | 株式会社日立製作所 | 論理シミュレーション方法 |
| JP3424997B2 (ja) * | 1995-01-31 | 2003-07-07 | 富士通株式会社 | 回路設計装置 |
| US5761483A (en) * | 1995-08-18 | 1998-06-02 | Xilinx, Inc. | Optimizing and operating a time multiplexed programmable logic device |
| US5784313A (en) * | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
| US5701441A (en) * | 1995-08-18 | 1997-12-23 | Xilinx, Inc. | Computer-implemented method of optimizing a design in a time multiplexed programmable logic device |
| US5963730A (en) * | 1995-09-26 | 1999-10-05 | Matsushita Electric Industrial Co., Ltd. | Method for automating top-down design processing for the design of LSI functions and LSI mask layouts |
| US5910898A (en) * | 1995-12-14 | 1999-06-08 | Viewlogic Systems, Inc. | Circuit design methods and tools |
| US6047115A (en) * | 1997-05-29 | 2000-04-04 | Xilinx, Inc. | Method for configuring FPGA memory planes for virtual hardware computation |
| US6421817B1 (en) | 1997-05-29 | 2002-07-16 | Xilinx, Inc. | System and method of computation in a programmable logic device using virtual instructions |
| US6041169A (en) * | 1997-08-21 | 2000-03-21 | International Business Machines Corporation | Method and apparatus for performing integrated circuit timing including noise |
| US6148432A (en) | 1997-11-17 | 2000-11-14 | Micron Technology, Inc. | Inserting buffers between modules to limit changes to inter-module signals during ASIC design and synthesis |
| US8316335B2 (en) | 2010-12-09 | 2012-11-20 | International Business Machines Corporation | Multistage, hybrid synthesis processing facilitating integrated circuit layout |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703435A (en) * | 1984-07-16 | 1987-10-27 | International Business Machines Corporation | Logic Synthesizer |
| JPH0756656B2 (ja) * | 1985-09-26 | 1995-06-14 | 株式会社日立製作所 | ゲ−ト論理自動更新方法 |
| US5029102A (en) * | 1987-06-08 | 1991-07-02 | International Business Machines, Corp. | Logical synthesis |
| US5003487A (en) * | 1988-06-28 | 1991-03-26 | International Business Machines Corporation | Method and apparatus for performing timing correction transformations on a technology-independent logic model during logic synthesis |
| JPH03116281A (ja) * | 1989-09-29 | 1991-05-17 | Toshiba Corp | 論理合成装置 |
| US5287289A (en) * | 1990-04-13 | 1994-02-15 | Hitachi, Ltd. | Logic synthesis method |
| US5359537A (en) * | 1990-05-14 | 1994-10-25 | Vlsi Technology, Inc. | Automatic synthesis of integrated circuits employing controlled input dependency during a decomposition process |
| JP2516703B2 (ja) * | 1990-09-26 | 1996-07-24 | 株式会社日立製作所 | 論理自動生成方法および論理自動生成システム |
-
1993
- 1993-06-30 JP JP5160575A patent/JPH0778189A/ja active Pending
-
1994
- 1994-06-30 US US08/269,102 patent/US5530654A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8024681B2 (en) | 2006-06-13 | 2011-09-20 | Fujitsu Limited | Hierarchical HDL processing method and non-transitory computer-readable storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| US5530654A (en) | 1996-06-25 |
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