JP3164503B2

JP3164503B2 - 配線パターン作成装置

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Publication number: JP3164503B2
Application number: JP06153596A
Authority: JP
Inventors: 浩三上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 2001-05-08
Anticipated expiration: 2016-03-18
Also published as: JPH09251484A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
設計に用いられる配線パターン作成装置に関し、特に、
ＣＡＤ（コンピュータエイデッドデザイン）により、基
本となるマスクパターンとしてクロック配線に対応する
パターンを作成するものに関する。

【０００２】

【従来の技術】半導体集積回路における同期回路中に使
用されるフリップフロップは、これにつながる配線が半
導体集積回路のレイアウト時にどのように配置されるか
を予測できるものではなく、また、同期回路に供給され
るクロック信号の配線は、同期回路でのデータの流れと
は関係なく設定される。このため、シフトレジスタ等の
同期回路が回路シミュレーション通りに動作しない場合
がある。

【０００３】これは、半導体集積回路の大規模化及び高
速化が進んだためであり、クロック信号が各フリップフ
ロップに到着する時刻の差と、フリップフロップ自体で
のデータ信号の遅延時間とが近づいているために発生す
る。

【０００４】図５（ａ）は従来のシフトレジスタの構成
を示しており、図において、２００は、４つのフリップ
フロップ（Ｉｌ）２０１〜（Ｉ４）２０４からなるシフ
トレジスタであり、各フリップフロップは、入力端子
Ｄ，出力端子Ｑ，出力端子ＱＢ，及びクロック端子ＣＫ
を有している。ここで、７は該シフトレジスタ２００の
データ入力端子、８は該シフトレジスタ２００のデータ
出力端子であり、９は該各フリップフロップ２０１〜２
０４へ供給するクロック信号の入力端子である。

【０００５】そして、上記各フリップフロップ２０１〜
２０４のクロック信号端子ＣＫには、クロック信号配線
２１０により上記クロック信号の入力端子９と接続され
ている。

【０００６】このような構成のシフトレジスタ２００で
は、各フリップフロップのレイアウトが行われた場合、
フリップフロップ２０１〜２０４のクロック入力端子Ｃ
Ｋは、それぞれ同じネット（接続線）に含まれるものと
して扱われるため、配線工程では、クロック信号の到達
時刻は考慮されない。そのため上位ビット側（データ出
力端子側）のフリップフロップへのクロック信号の到達
時刻が、下位ビット側（データ入力端子側）のフリップ
フロップよりも遅い場合、あるビットのフリップフロッ
プがその下位ビットのフリップフロップの出力データを
読み込む前に、該下位ビットのフリップフロップの出力
が変化してしまい、シフトレジスタとして正常に動作し
ないという問題が生ずる。

【０００７】現在、シフトレジスタに代表される同期回
路のクロックスキュー，つまりクロック信号の到達時刻
のばらつきの対策方法は２種類存在する。

【０００８】一つは、シフトレジスタ等のマクロ回路の
レイアウトが行われ、マクロ回路を構成する回路要素
（以下、セルとも言う。）であるフリップフロップが配
置された後に、全フリップフロップのクロック端子に対
し同時にクロック信号を供給するためにクロックバッフ
ァを挿入するという方法である。

【０００９】また、もう一つは、例えばフリップフロッ
プを、クロック出力を追加した構成とし、該フロップフ
ロップからなるシフトレジスタを、その内部におけるデ
ータの流れとは逆方向からクロック信号を各フリップフ
ロップに供給する回路構成とする方法である（特開平６
−４６１８号公報）。図６はこのような構成のフリップ
フロップ（Ｉ１）３０１〜（Ｉ４）３０４からなるシフ
トレジスタ３００の構成を示している。

【００１０】上述したクロックスキューの対策のうち前
者のもの（Ｇate Ｅnsemble Ｒeference December 199
3）は、シフトレジスタのレイアウトの際に各フリップ
フロップの配置が終わった段階で、全フリップフロップ
の位置を抽出し、クロック信号の到着時刻の差ができる
限り小さくなるように、クロック信号の供給経路にバッ
ファを挿入するというものである。

【００１１】なお、ここで、バッファを挿入する代わり
に、故意にクロック信号の配線を延長して、各フリップ
フロップへのクロック信号の到着時刻の差ができる限り
小さくなるようにする方法もある。

【００１２】上記のようにバッファを挿入する方法で
は、最終的に回路シミュレーションを行って動作を確認
した回路データと、レイアウトと行った後の回路データ
とが食い違うという問題が発生する。最終的な回路構成
がレイアウト後の回路データに対応したものとなるた
め、完成されたデバイスに問題があった場合の回路の解
析が困難となるという欠点がある。

【００１３】また、バッファを使用しないで配線を故意
に延長する方法（Ａn ＥfficientＺero-Ｓkew Ｒouting
Ａlgorithm，1994 ＡＣＭ）では、シミュレーションし
た回路データと、レイアウト後の回路データとが食い違
うという問題は発生しないが、動作上問題のない場所で
も必要以上に配線を長く引き延ばすため、回路の占有面
積が増大してしまう。しかも、これらの手法は、回路中
でのデータの流れを考慮したものではないため、システ
ム全体の性能劣化を引き起こすこともある。

【００１４】一方、上述したクロックスキューの対策の
うち後者のもの（特開平６−４６１８号公報）は、図６
に示すように、フリップフロップを、クロック信号をバ
イパスするための端子ＣＫ₀を追加した構成として、こ
このフリップフロップごとにクロック配線を独立させ、
回路設計の段階で、クロック信号が上位ビットのフリッ
プフロップから下位ビットのフリップフロップへ流れる
ようクロック配線を配置したものである。このような構
成では、各フリップフロップ間のネット（つまりあるフ
ロップフロップから次段のフリップフロップまでのひと
続きの接続線）が別々に独立したものとなっているた
め、レイアウトを行う際にクロック信号の配線の仕方を
変えることができる。

【００１５】しかし、この方法では、個々のフリップフ
ロップにおける端子数が増大しており、また、個々のフ
リップフロップのネットが独立したものとなっているた
め、新たにシミュレーション用のマクロ回路を形成した
り、回路図上での修正や信号の入力ノードの設定を行っ
たりするのが、通常の方法に比べ繁雑になりミスが発生
し易い。

【００１６】

【発明が解決しようとする課題】上述したように従来の
半導体集積回路では、ＬＳＩの微細化及び大規模化に伴
い配線長のばらつきは大きくなってきており、この配線
長のばらつきはクロック信号を供給するバッファから、
そのクロック信号で動作するマクロ回路ヘのクロック信
号の到達時間に大きく影響するという問題がある。

【００１７】また、このような問題に対する対策とし
て、クロックバッファを用いる方法やクロック配線長を
延長する方法があるが、クロックバッファを用いたもの
では、シミュレーションした回路データと、レイアウト
後の回路データとが食い違うという問題が生し、また、
クロック配線長を延長する方法では、回路の占有面積が
増大するという問題が生ずる。

【００１８】さらに、フリップフロップにクロック信号
をバイパスするための端子ＣＫ₀を追加する方法では、
新たなシミュレーション用のマクロ回路を形成したり、
回路図上での修正や信号の入力ノードの設定を行ったり
するのが、通常の方法に比べ繁雑になるという問題があ
る。

【００１９】本発明は上記のような問題点を解決するた
めになされたもので、自動配置配線プログラムに特殊な
アルゴリズムを追加したり、特別なフリップフロップを
使用したりすることなく、クロックスキューによる誤動
作のないシフトレジスタ等のマクロ回路を構成すること
ができる配線パターン作成装置を得ることを目的とす
る。

【００２０】

【課題を解決するための手段】この発明に係る配線パタ
ーン作成装置は、所定の機能を有するマクロ回路を示す
回路図により与えられた回路構成データに基づいて、該
マクロ回路における配線パターンを作成する装置であ
る。この配線パターン作成装置は、該マクロ回路を構成
する各回路要素について、該回路図におけるクロック信
号の供給端から該各回路要素までのクロック信号配線の
長さを抽出する配線長抽出手段と、該抽出した配線長に
基づいて、実際のプロセスで用いられる配線層の数に一
つ加えた数の配線層を用いることによりレイアウトされ
た各回路要素につながるクロック信号配線について優先
順位を割り付ける順位割付手段と、該各回路要素のクロ
ック信号配線に対して割り付けられた優先順位に基づい
て、該クロック信号供給端から各回路要素へクロック信
号を供給するクロック配線網を分割する配線網分割手段
とを備えている。そして、この配線パターン作成装置
は、該クロック配線網を分割して得られた個々のクロッ
ク配線に対応する配線パターンを作成するよう構成され
ている。そのことにより上記目的が達成される。

【００２１】この発明においては、前記マクロ回路は、
シフトレジスタであり、前記回路要素は、該シフトレジ
スタを構成するフリップフロップであることが好まし
い。

【００２２】以下、本発明の作用について説明する。

【００２３】この発明においては、マクロ回路を構成す
る各回路要素について、該回路図におけるクロック信号
の供給端から該各回路要素までのクロック信号配線の長
さを抽出し、該抽出した配線長に基づいて、所定位置に
レイアウトされた各回路要素につながるクロック信号配
線について優先順位を割り付け、優先順位に基づいて、
該クロック信号供給端から各回路要素へクロック信号を
供給するクロック配線網を分割するようにしたから、各
回路要素に対応するクロック配線のレイアウト時に、ク
ロック信号が上位の回路要素から下位の回路要素へ、つ
まりデータの流れと逆方向に流れるようクロック配線の
パターンを決定することが可能となる。このため、自動
配置配線プログラムに特殊なアルゴリズムを追加したり
特別なフリップフロップを使用することなく、クロック
スキューによる誤動作のないシフトレジスタ等のマクロ
回路を構成することができる。

【００２４】

【発明の実施の形態】図１は、この発明の一実施形態に
よる半導体集積回路の開発設計装置の全体構成を示す図
であり、図２（ａ）は、該開発設計装置における配線パ
ターン作成のための機能をブロックに分けて示す図であ
る。

【００２５】図において、１００は本実施形態の半導体
集積回路の開発設計装置で、この開発設計装置１００
は、自動配線プログラムなどが格納されたＲＯＭ１８
と、該プログラムの実行等の所定の演算処理を行うＣＰ
Ｕ１７と、該ＣＰＵ１７による演算処理の作業用記憶領
域としてのＲＡＭ１４とを有し、さらに該ＣＰＵ１７に
より処理されたデータを格納するための記憶装置２０及
びこれを制御する記憶装置制御回路１９を有している。

【００２６】上記開発設計装置１００は、各種データを
入力するための入力装置として、キーボード１３及びマ
ウスなどのポインティングデバイス１６を有しており、
さらに入力されたデータ，処理中のデータ，さらには記
憶されているデータなどを表示する表示装置１５を有し
ている。そして、上記キーボード１３、ポインティング
デバイス１６、ＣＰＵ１７、ＲＯＭ１８、ＲＡＭ１４、
記憶装置制御回路１９、及び表示装置１５は、バスライ
ン２１により相互に接続されている。

【００２７】また、上記開発設計装置１００は、半導体
集積回路装置の製造プロセスで用いるマスクパターンを
作成する機能として、所定の回路図に対応する回路デー
タを入力するための回路図入力手段１と、該回路図にお
けるクロック信号の配線に関するデータ（以下、クロッ
ク配線データという。）に対して所要の演算処理を施す
配線パターン演算処理部２と、該演算処理が施されたク
ロック配線データに基づいて、実際の配線のレイアウト
パターンに対応したマスクパターンのデータを出力する
レイアウト手段６とを有している。

【００２８】ここで、上記回路図入力手段１は、上記キ
ーボード１３，ポインティングデバイス１６，及びＣＰ
Ｕ１７の図形作成機能により実現されており、上記配線
パターン演算処理部２、及びレイアウト手段６は、それ
ぞれ上記ＣＰＵ１７内にその一部の機能として構築され
ている。

【００２９】また、上記配線パターン演算処理部２は、
例えばシフトレジスタなどのマクロ回路を構成する各回
路要素（フリップフロップ）について、上記回路図にお
けるクロック信号の供給端から該各回路要素までのクロ
ック信号配線の長さを抽出する配線長抽出手段３と、該
抽出した配線長に基づいて、所定位置にレイアウトされ
た各回路要素につながるクロック信号配線について優先
順位を割り付ける配線順位決定手段４と、該各回路要素
のクロック信号配線に対して割り付けられた優先順位に
基づいて、該クロック信号供給端から各回路要素へクロ
ック信号を供給するクロック配線網（ネット）を分割す
るネット分割手段５とから構成されている。

【００３０】次に動作について説明する。ここでは、図
５（ａ）に示すシフトレジスタ２００の回路データを本
実施形態の開発設計装置１００に入力し、該装置による
配線パターンの処理結果として、図５（ｂ）に示す回路
構成のシフトレジスタ２００ａの配線パターンに対応す
るマスクデータを得る場合について説明する。

【００３１】まず、図５（ａ）に示すシフトレジスタ２
００の回路データを回路図入力手段１により入力する
と、ＣＰＵ１７は制御回路１９を動作させて、この回路
図データを記憶装置２０に格納する。すると、上記配線
長抽出手段３は、回路図入力手段１で入力されたシフト
レジスタ２００の回路データを記憶装置２０から読み出
す。この回路データには、シフトレジスタ等のマクロ回
路を構成する回路要素（フリップフロップ）相互間の接
続情報の他に、回路図で各回路要素を識別するためのイ
ンスタンス名Ｉ１〜Ｉ４、さらには各回路要素における
端子やこれにつながる配線の座標情報が含まれている。

【００３２】そして、配線長抽出手段３は、該配線の座
標情報から回路図中の各回路要素の端子間の配線長、及
び入力端子９との間の配線長を抽出し、この配線長デー
タを記憶装置２０に書き込む。

【００３３】次に、上記配線順位決定手段４は、該記憶
装置２０から、上記配線長抽出手段３より抽出された配
線長データを読み出す。該配線順位決定手段４では、ク
ロック信号の入力端子９から遠い回路要素から優先的
に、その回路要素にクロック信号を供給するクロック配
線の順位を決める。

【００３４】つまり、図５（ａ）に示すフリップフロッ
プ２００では、ＣＬＫ入力端子９からの距離が一番遠い
フリップフロップ２０４のクロック配線に対して配線順
位１を持たせる。また、ＣＬＫ入力端子９からの距離が
２番目に遠いフリップフロップ２０３のクロック配線に
対して配線順位２を持たせ、さらに、ＣＬＫ入力端子９
からの距離が３番目に遠いフリップフロップ２０２のク
ロック配線に対して配線順位２を持たせる。そして、Ｃ
ＬＫ入力端子９からの距離が一番近いフリップフロップ
２０１のクロック配線に対して配線順位４を持たせる。

【００３５】続いて、該配線順位決定手段４は、上記の
ように設定した各フリップフロップに対するクロック配
線の優先順位を上記記憶装置２０に書き込む。

【００３６】すると、ネット分割手段５は、上記記憶装
置２０から、該配線順位決定手段４により決定された配
線順位に関するデータを読み出し、該クロック配線の配
線順位に基づいて、一つのネット，つまりクロック入力
端子９から各フリップフロップ２０１〜２０４の入力端
子ＣＫにつながる１つの接続線を、クロック信号が上記
配線順位で示される優先順序でもって各フリップフロッ
プのクロック配線に供給されるよう、２端子間の接続線
に分割する。

【００３７】つまりクロック入力端子９から各フリップ
フロップ２０１〜２０４の入力端子ＣＫにつながる１つ
の接続線を、クロック入力端子９からフリップフロップ
２０４のクロック端子までの接続線と、フリップフロッ
プ２０４のクロック端子からフリップフロップ２０３の
クロック端子までの接続線と、フリップフロップ２０３
のクロック端子からフリップフロップ２０２のクロック
端子までの接続線と、フリップフロップ２０２のクロッ
ク端子からフリップフロップ２０１のクロック端子まで
の接続線とに分割する。そして、ネット分割手段５は、
これらの接続線に関するデータを記憶装置２０に書き込
む。

【００３８】図２（ｂ）には、図５（ａ）に示すシフト
レジスタ２００におけるクロック配線のオリジナル・ネ
ットリストＡ₀と、上記ネット分割手段５で配線順位に
基づいて分割されたレイアウト・ネットリストＡ₁とを
示している。ここで、ＣＬＫ０は、クロック入力端子９
と各フリップフロップ（Ｉ１）２０１〜（Ｉ４）２０４
のクロック端子ＣＫとの間での接続線を示している。Ｃ
ＬＫ１は、クロック入力端子９とフリップフロップ（Ｉ
４）２０４のクロック端子ＣＫとの間の接続線、ＣＬＫ
２は、フリップフロップ（Ｉ４）２０４のクロック端子
ＣＫ’とフリップフロップ（Ｉ３）２０３のクロック端
子ＣＫとの間の接続線、ＣＬＫ３は、フリップフロップ
（Ｉ３）２０３のクロック端子ＣＫ’とフリップフロッ
プ（Ｉ２）２０２のクロック端子ＣＫとの間の接続線、
ＣＬＫ４は、フリップフロップ（Ｉ２）２０２のクロッ
ク端子ＣＫ’とフリップフロップ（Ｉ１）２０１のクロ
ック端子ＣＫとの間の接続線を示している。ここでクロ
ック端子ＣＫ’は仮想のクロック端子であり、これにつ
いては後述する。

【００３９】上記オリジナル・ネットリストＡ₀のよう
に特別な処理を施していない従来のネットリストは、ク
ロック入力端子９と、各フリップフロップ２０１〜２０
４のクロック端子ＣＫとが単につながっているという情
報を持っているにすぎず、各フリップフロップのクロッ
ク端子は、これにクロック信号を供給する配線との間で
同様に扱われるため、クロック配線のレイアウト時に、
クロック入力端子９と各フリップフロップのクロック端
子との間でどのような配線が行なわれるか不明確であ
る。このため、上記オリジナル・ネットリストＡ₀に基
づいた配線のレイアウトでは、クロックスキューによる
動作不良が発生し、回路が大規模なるほど動作不良は発
生し易い。

【００４０】一方、ネット分割手段５によりネットが分
割されたレイアウト・ネットリストＡ₁では、各フリッ
プフロップのクロック端子間で独立してネット（接続
線）が定義されており、しかも各ネットの優先順位が設
定されているため、クロック配線のレイアウトが行われ
た後の各フリップフロップヘのクロック信号の到達時刻
の順番が保証されることとなる。

【００４１】図３は、フリップフロップのレイアウトの
際に使用するレイアウト用セルを示しており、このフリ
ップフロップのレイアウト用セル２７には、該セル内部
でのＱ出力端子２２，ＱＢ出力端子２３，Ｄ入力端子２
４及びＣＫ端子２５の位置が設定されている。また、こ
のセル２７には、ＣＫ’仮想端子２６が上記ＣＫ端子２
５と同位置に設定されている。ここで、上記各端子２２
〜２５は、半導体集積回路装置の製造プロセスで実際に
形成される導体層により形成されるものであり、上記仮
想端子２６は、上記製造プロセスでは存在しない導体層
により形成されるものとしている。

【００４２】そして、上記レイアウト手段６は、記憶装
置２０からレイアウト・ネットリストＡ₁と、上記Ｃ
Ｋ’仮想端子２６を持つレイアウト用セル２１のデータ
を読み込み、実際のプロセスで用いられる配線層の数に
一つ加えた数の配線層を用いて、フリップフロップのク
ロック配線のレイアウトを行う。

【００４３】すなわち、実際の半導体集積回路装置が２
層配線構造となっている場合は、上記クロック配線のレ
イアウトは、半導体集積回路装置が３層配線構造である
と仮定して行う。この場合、ＣＫ’仮想端子２６は３層
目の配線層に、ＣＫ端子２５は２層目の配線層に対応す
るものとして、配線のレイアウトが行われる。

【００４４】図４は、４つのフリップフロップ２０１〜
２０４からなるシフトレジスタ２００ａのクロック配線
のレイアウトを、レイアウト手段６により上記レイアウ
ト用セル２７を使用して、リスト１のレイアウト・ネッ
トリストＡ₁の通りに３層配線で実施した結果を示して
いる。ここで、３２はレイアウト枠、２８〜３１はそれ
ぞれ、上記接続線ＣＬＫ１〜ＣＬＫ４に対応する配線パ
ターンである。

【００４５】ここで、上記レイアウト手段６は、最終的
に上記シフトレジスタを構成するフリップフロップのク
ロック配線パターンに対応するマスクデータを出力す
る。この際、３層目の配線パターンと、２層目の配線パ
ターンとを同一層の配線パターンとして、これらに対応
するマスクデータを出力することにより、２層配線構造
の半導体集積回路装置の製造プロセスで使用可能なマス
クデータを得ることができる。

【００４６】このように本実施形態では、シフトレジス
タを示す回路図におけるクロック信号の配線長を抽出す
る手段３と、抽出した配線長に基づいて、各回路要素
（フリップフロップ）２０１〜２０４につながるクロッ
ク配線の優先順位を決定する手段４と、割り付けられた
配線の優先順位に基づいて、クロック配線のネットワー
クを各回路要素毎に分割する手段５とを備え、各回路要
素のクロック配線をレイアウトする際、上記優先順位の
高いクロック配線ほど、クロック信号の流れの上流側に
位置するようにしたので、シフトレジスタ等の同期回路
におけるクロックスキューによるＬＳＩの動作不良の発
生を抑制することができる。

【００４７】また、所定の機能を有するマクロ回路，例
えばシフトレジスタの回路図から、該マクロ回路を構成
する複数の回路要素（フリップフロップ）のそれぞれに
おけるクロックの配線長を読み取り、該配線長に基づい
て配線順位を決定するため、各回路要素間でのクロック
配線のネットワークと、上記配線順位に基づいて分割さ
れた、各回路要素に対応するクロック配線とは、視覚的
に認識し易いものとなっている。

【００４８】さらに、回路図入力用データには、通常の
マクロ回路，例えばシフトレジスタを表す回路図のデー
タを用いればよく、特別なデータを用意する必要がない
ため、回路図入力装置としては従来のものが使用可能で
ある。

【００４９】またさらに、シフトレジスタなどのマクロ
回路における各回路要素（フリップフロップ）間のクロ
ック配線のネットワークを、各回路要素毎のクロック配
線に設定された順位に基づいて、各回路要素毎に分割す
るため、レイアウト時には、その優先順位に従ってクロ
ック配線を配置するだけで、データの流れに適した順番
で各回路要素にクロックを供給することが可能となる。

【００５０】

【発明の効果】以上のように本発明によれば、マクロ回
路を構成する各回路要素のクロック配線の優先順位を、
マクロ回路の回路図上での、クロック信号の入力端子か
ら各回路要素のクロック端子までの距離の大小という認
識しやすい視覚的な手法で与え、マクロ回路における各
回路要素間でのクロック配線のネットワーク情報を、個
々の回路要素毎に分割して、マクロ回路に関するデータ
の入力装置から、クロック配線の自動レイアウト装置へ
渡すようにしたので、自動配置配線プログラムに特殊な
アルゴリズムを追加したり、特別なフリップフロップを
使用することなく、クロックスキューによる誤動作のな
いシフトレジスタ等のマクロ回路を構成することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施形態による半導体集積回路の開
発設計装置の全体構成を示す図である。

【図２】図２（ａ）は、上記開発設計装置における配線
パターン作成のための機能をブロックに分けて示す図、
図２（ｂ）は、配線パターン作成の対象となるシフトレ
ジスタに関するオリジナル・ネットリストＡ₀及びレイ
アウト・ネットリストＡ₁を示す図である。

【図３】自動レイアウトで使用するフリップフロップの
レイアウト用セルを示す図である。

【図４】４つのフリップフロップからなるシフトレジス
タのクロック配線のレイアウトを、本実施形態の装置に
より上記レイアウト用セル２７を使用して、上記レイア
ウト・ネットリストＡ₁に基づいて３層配線で実施した
結果を示す図である。

【図５】４つのフリップフロップからなるシフトレジス
タの回路構成を示す図であり、図５（ａ）は、オリジナ
ルネットリストに基づくもの、図５（ｂ）はレイアウト
ネットリストに基づくものを示している。

【図６】クロック出力端子を追加したフリップフロップ
を用いて構成した従来のシフトレジスタの回路構成を示
す図である。

【符号の説明】

１回路図入力手段２配線パターン演算処理部３配線長抽出手段４配線順位決定手段５ネット分割手段６レイアウト手段１３キーボード１４ＲＡＭ１５表示装置１６ポインティングデバイス１７ＣＰＵ１８ＲＯＭ１９記憶装置制御回路２０記憶装置２１バスライン２２フリップフロップのＱ端子２３フリップフロップのＱＢ端子２４フリップフロップのＤ端子２５フリップフロップのＣＫ端子２６フリップフロップのＣＫ’端子２７フリップフロップのレイアウト用セル１００半導体集積回路の開発設計装置２００，２００ａ，３００シフトレジスタ

Claims

(57)【特許請求の範囲】

【請求項１】所定の機能を有するマクロ回路を示す回
路図により与えられた回路構成データに基づいて、該マ
クロ回路における配線パターンを作成する装置であっ
て、該マクロ回路を構成する各回路要素について、該回路図
におけるクロック信号の供給端から該各回路要素までの
クロック信号配線の長さを抽出する配線長抽出手段と、該抽出した配線長に基づいて、実際のプロセスで用いら
れる配線層の数に一つ加えた数の配線層を用いることに
よりレイアウトされた各回路要素につながるクロック信
号配線について優先順位を割り付ける順位割付手段と、該各回路要素のクロック信号配線に対して割り付けられ
た優先順位に基づいて、該クロック信号供給端から各回
路要素へクロック信号を供給するクロック配線網を分割
する配線網分割手段とを備え、該クロック配線網を分割して得られた個々のクロック配
線に対応する配線パターンを作成する配線パターン作成
装置。
【請求項２】請求項１記載の配線パターン作成装置に
おいて、前記マクロ回路は、シフトレジスタであり、前記回路要素は、該シフトレジスタを構成するフリップ
フロップ回路である配線パターン作成装置。