JPH077825B2 - ゲートアレイの製造方法 - Google Patents

ゲートアレイの製造方法

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JPH077825B2 JP56127072A JP12707281A JPH077825B2 JP H077825 B2 JPH077825 B2 JP H077825B2 JP 56127072 A JP56127072 A JP 56127072A JP 12707281 A JP12707281 A JP 12707281A JP H077825 B2 JPH077825 B2 JP H077825B2
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Description

【発明の詳細な説明】 本発明は、基本セルを複数個集めてなるゲートアレイの
製造方法に関する。
LSIでは納品期間短縮などの目的でゲートアレイ方式が
広く採用される。既知のようにこの方式では、あとは電
極配線をすればよいだけの論理ゲートを半導体チップ上
に多数マトリクス状に並べて製作しておき、注文があれ
ば要求回路形式に応じて電極配線をして納品する。配線
は計算機により画かせ、このため配線可能位置を予め定
めるグリッド方式が採用される。即ちこのグリッド方式
では配線は縦、横にマトリクス状に走る線分上でのみ可
能とし、しかも１層目は例えば縦線のみ、２層目は横線
のみとし、1,2層配線間の接続はスルーホールにより行
なう。
論理ゲートとしては、それを組合せれば通常要求される
各種論理回路を構成できるものが用いられ、かゝる基本
セルは原理的にはインバータであるが、入力を複数にし
て４入力ナンドなどとする。例えば論理回路を構成する
アンドゲートは該基本セルを２個、フリップフロップは
６個使用するなどして構成できる。こゝでは、基本セル
を複数個使用して構成され、アンド、フリップフロッ
プ、ノア、排他オアなど１つの論理機能を持つものをマ
クロセルという。マクロセルはそれ自体がまた１つの単
位であって、例えばフリップフロップが必要となれば、
予め用意しておいた（構成法を定めておいた）当該マク
ロセルを直ちに使用できる（チップ上に基本セルを組合
せて形成される）。なお，本明細書においては，半導体
チップ上に形成された素子と当該素子間を接続する配線
とよりなる物理的構造物をセルと称することにする。
ところでゲートアレイ方式でマクロセルを構成すると
き、通常、当該マクロセル形成に必要最小限の基本セル
を使用する。然しながらこのような従来法では端子密度
が高すぎて計算機は配線ルートを発見できない、すなわ
ち未配線放置としてしまいケースが増大する恐れがあ
る。あるいは配線パターンを画いたには画いたが、当該
マクロセルを長々と迂回する甚だ冗長なものになってい
ることがある。未配線で放置されると後は人手により配
線する他はなく、厄介なことになると共に、誤配線、品
質不均一などの問題がある。また配線が余りに冗長なも
のであると、信号伝播時間、配線寄生容量などの点で問
題である。
本発明はかゝる知見を得、かゝる問題を解決すべくなさ
れたもので、特徴とする所は半導体チップ上に形成され
た素子と当該素子間を接続する配線とよりなるものとし
てセルが構成されてなり， 上記半導体チップ上にマトリクス状態に配置された複数
の隣接する基本セルから構成され,1つの論理機能を持つ
よう構成されてなるマクロセルを有するゲートアレイの
製造方法において， １つの論理機能を持つマクロセルを構成するのに必要な
最低限の基本セル数より１個以上多い基本セルをもって
単一のマクロセルを構成し，且つ該１個以上多い基本セ
ルに，該マクロセル内の素子間を接続する配線パターン
もしくは該１個以上多い基本セルにそなえられた端子と
該マクロセル内の素子とを接続する配線パターンが存在
するよう，該マクロセルを構成し， かつ，上記配線パターンの少なくとも１つが当該マクロ
セルの位置するマクロセル領域を通過するよう構成さ
れ， マクロセルに対する配線を行うようにしたことにある。
次に図面を参照しながらこれを詳細に説明する。
第１図は４入力ナンドゲートを基本セルとし、これを４
個組合せて4WIDE−４入力−アンドオアインバータを構
成した従来例を示す。矩形ブロックBC1〜BC4はその基本
セル、A1〜A4,B1〜B4,C1〜C4,D1〜D4は各基本セルの入
力、OUTは共通出力である。このマクロセルMCは基本セ
ル４個で構成できるから、従来法では隣接する基本セル
４個を使用して形成していた。しかしこれでは端子密度
が非常に高く、後述のようにこのマクロセルを他のセル
の配線が貫通することはできない場合が生じる。貫通で
きないとなると他のセルの配線が迂回する他はなく、小
さなマクロセルならとも角、基本セルを多数使用した大
型のマクロセルでは迂回は甚だ冗長な配線を強要するこ
とになる。
第２図は本発明方法によって得られるマクロセルMCを示
すもので、同じ4WIDE4入力アンドオアインバータではあ
るが、基本セルを２個余分に使用してBC1〜BC6の６基本
セルで構成する。このようにすると端子密度をかなり低
減できる。即ちBC1,BC2では出力端子が各１つへり、B
C3,BC4では端子のみが各３個使用されるのみであり、BC
5,BC6では入力端子の各２つをBC3,BC4へ移したのでその
分が空く。このようにすれば他のセルの配線が自由に本
マクロセルを貫通でき、また端子密度がへったので配線
も容易になる。
第３図および第４図は別の例を示す。これらは第６図に
示す４入力ナンドゲートを８個用いて６入力4WIDEアン
ドオアインバータとしたもので、第５図に回路図を、第
６図に基本セルBCのシンボル図を示す。
なお，第３図に示す図示中央の電源配線のパターン10
（後述）を中心に左側と右側とに分けて第５図との対応
を示すと，（ｉ）（右側，領域ａ）がBC1に，（ii）
（右側，領域ｂ）がBC2に，（iii）（右側，領域ｃ）が
BC3に，（iv）（右側，領域ｄ）がBC4に，（ｖ）（左
側，領域ａ）がBC5に，（vi）（左側，領域ｂ）がBC6
に，（vii）（左側，領域ｃ）がBC7に，（viii）（左
側，領域ｄ）がBC8に夫々対応している。
また同様に，第４図において，図示中央の電源配線のパ
ターン10を中心に左側と右側とに分けて第５図との対応
を示すと，（ｉ）（右側，領域ａ）がBC1に，（ii）
（右側，領域ｂ）がBC2に，（iii）（右側，領域ｄ）が
BC3に，（iv）（右側，領域ｅ）がBC4に，（ｖ）（左
側，領域ｂ）がBC5に，（vi）（左側，領域ｃ）がBC6
に，（vii）（左側，領域ｅ）がBC7に，（viii）（左
側，領域ｆ）がBC8に夫々対応している。
第３図は必要最小限の基本セル８個を用いて構成した従
来法による例で、図示のように端子及び配線は相当に複
そうしている。この図で縦方向のパターン10は電源配
線、横方向のパターン12はグランド配線を示し、これら
の縦方向パターンの両側にそれぞれかつ横方向パターン
の間の基本セルが構成される。従って第３図では使用基
本セルは８個である。○印14は端子を示し、ｌは配線で
ある。小点16はグリット配線の縦、横間隔を示し、これ
は16aで示す微小間隔であるが、図面では大部分は５個
に１個ずつの大間隔用のみを示す。一層目配線は縦方
向、２層目配線は横方向に通る。図3,図４では左側の方
に結線が集まった例を示している。したがって右側端子
からの信号線は一旦右方へ出し、次いでＵターンさせ、
左側に導くことになる。そして縦線、横線は層が異なる
から上記の場合は２層目配線、スルーホール、１層目配
線、スルーホール、２層目配線の複雑な経路を通る。
なお，第３図において，右側端子からの信号線が一旦右
方へ出て，次いでＵターンさせられて，マクロセルの領
域を通って，左側に導かれることになるのは，（ｉ）右
側端子の位置と左側端子と位置とが同じ垂直座標の値の
位置にあり，かつこの垂直座標の値を右側端子と左側端
子とで互いにずらせることが一般的ではないこと（汎用
性に欠けること），（ii）いわゆるチャネル型２層レイ
アイトの場合では，垂直方向の線と水平方向の線とを夫
々別の層を用いておりかつマクロセルの領域で垂直方向
のスタックができないことが多いこと，などから，配線
ルート決定のためのソフトウェアが上記Ｕターンをつく
ることになるからである。
第４図は同じ６入力4WIDEアンドオアインバータである
が、必要数８個を４個上まわる12個の基本セルを用いた
本発明方法によるものを示す。第３図と同じ部分には同
じ符号を付してある。一見して明らかなように端子密度
は大幅に低減しており、配線も簡潔になっている。特に
この第４図では、第３図のように同じ横線上従って配線
可能ルート上の左右の端子を使用することはなるべく抑
え、その一方の端子のみを使用するようにしたので、配
線l1のようにＵターンしないで直線左側へ延びことがで
き、配線が簡単になる。端子密度は減少しているので、
配線可能ルートは多く残っている。即ち第３図ではグリ
ッド間隔から明らかなように第２層（横方向）の配線可
能残留ルートはa,c部分では０であり、ｂ部分で３、ｄ
部分で４である。これでは他のセルへの配線の一部分は
本マクロセルを貫通できないケースが生じ得る。これに
対して第４図では第２層配線可能残留ルートはa,b,d,e,
f部分で４、ｃ部分で３であり、他のセルへの配線は本
マクロセルをどの部分でも自由に貫通できる。
第３図および第４図では基本セルBCは枠体と端子でのみ
示したが、実際のパターンの一部を示すと第８図の如く
である。また第９図は基本セル６個を組合せて構成した
Ｄ型フリップフロップ（マクロセルMC）を示す。Q,は
その出力、DATAは入力、CLKはそれを取込むクロック、P
Sはプリセット、CLはクリヤ各入力を示す。
以上説明したように本発明によるものではマクロセルを
構成するのに基本セルを必要最小限数とはせず、少なく
とも１個以上は余分に使用してこれにより配線可能方向
と直交する方向での端子密度を減らすので、自己及び他
のマクロセルの配線が容易となり、計算機はブロックド
エリヤの発生がないので未配線とすることがなく、手直
しが必要なくなる。またマクロセルを構成する基本セル
の使用率の上限を調整でき、形状を無理ない形にできる
ので自動配置が楽になり、パターンの品位もよくなる。
なお前述のように電源線の両側にそれぞれ基本セルが配
置される形式のゲートアレイでは、使用基本セルが奇数
個のマクロセルは全体が矩形の整った形状にならず、角
が欠けた異形になる。これを嫌って１基本セル追加して
全体を矩形に整えることがあるが、これは端子密度の低
減、他のセルの配線の貫通容易化などには寄与せず、本
発明はかゝるものを含むものではない。
【図面の簡単な説明】
第１図および第３図は従来例をまた第２図および第４図
は本発明法を説明する図である。第５図は第３図，第４
図の回路図、第６図は基本セルのシンボル図、第７図は
第５図のシンボル図、第８図は第３図，第４図の基本セ
ル部の概略平面図、第９図は基本セルを組合せて構成し
たフリップフロップのシンボル図である。 図面で16,16aはグリッド間隔、BCは基本セル、MCはマク
ロセルである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水戸野 克治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−53440（ＪＰ，Ａ) 特開 昭53−147485（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】半導体チップ上に形成された素子と当該素
    子間を接続する配線とよりなるものとしてセルが構成さ
    れてなり， 上記半導体チップ上にマトリクス状態に配置された複数
    の隣接する基本セルから構成され,1つの論理機能を持つ
    よう構成されてなるマクロセルを有するゲートアレイの
    製造方法において， １つの論理機能を持つマクロセルを構成するのに必要な
    最低限の基本セル数より１個以上多い基本セルをもって
    単一のマクロセルを構成し，且つ該１個以上多い基本セ
    ルに，該マクロセル内の素子間を接続する配線パターン
    もしくは該１個以上多い基本セルにそなえられた端子と
    該マクロセル内の素子とを接続する配線パターンが存在
    するよう，該マクロセルを構成し， かつ，上記配線パターンの少なくとも１つが当該マクロ
    セルの位置するマクロセル領域を通過するよう構成さ
    れ， マクロセルに対する配線を行うようにした ことを特徴とするゲートアレイの製造方法。
JP56127072A 1981-08-13 1981-08-13 ゲートアレイの製造方法 Expired - Lifetime JPH077825B2 (ja)

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