JP2907836B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2907836B2 JP2907836B2 JP63140247A JP14024788A JP2907836B2 JP 2907836 B2 JP2907836 B2 JP 2907836B2 JP 63140247 A JP63140247 A JP 63140247A JP 14024788 A JP14024788 A JP 14024788A JP 2907836 B2 JP2907836 B2 JP 2907836B2
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- JP
- Japan
- Prior art keywords
- polycell
- wiring
- power supply
- row
- laid
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路分野で標準セル型に利用され
る。
る。
本発明は半導体集積回路に関し、特に、セル配置方法
を改善した標準セル型の半導体集積回路に関する。
を改善した標準セル型の半導体集積回路に関する。
本発明は、ポリセル列を含む標準セル型の半導体集積
回路において、 前記ポリセル列のあるものについて必要な配線領域が
得られなくなった場合、当該ポリセル列をこのポリセル
列と直交して布設された上層電源配線および上層接地配
線に接する位置で分割し、この分割されたポリセル列を
所要量上側または下側にシフトさせた位置に配置し、両
上層配線を介して所要の接続を行うことにより、 無効面積を少なくして合理的に配線領域を確保できる
ようにしコスト低減を図ったものである。
回路において、 前記ポリセル列のあるものについて必要な配線領域が
得られなくなった場合、当該ポリセル列をこのポリセル
列と直交して布設された上層電源配線および上層接地配
線に接する位置で分割し、この分割されたポリセル列を
所要量上側または下側にシフトさせた位置に配置し、両
上層配線を介して所要の接続を行うことにより、 無効面積を少なくして合理的に配線領域を確保できる
ようにしコスト低減を図ったものである。
従来、高さがほぼ同じ種々の基本回路を高さと直交す
る方向に直線状に配列し、その列状を複数列並べ、場合
によって複数の列状にまたがる例えばRAM（ランダムア
クセスメモリ）などの大規模ブロック回路を並設してLS
Iチップとする、いわゆるポリセル列を含む標準セル型
の半導体集積回路においては、かかる直線状のポリセル
列は、その列の途中において、前記大規模ブロック回路
にさえ切られるところ以外では直線状をくずすことがな
く、第４図に示すようなレイアウト方式を採っていた。
る方向に直線状に配列し、その列状を複数列並べ、場合
によって複数の列状にまたがる例えばRAM（ランダムア
クセスメモリ）などの大規模ブロック回路を並設してLS
Iチップとする、いわゆるポリセル列を含む標準セル型
の半導体集積回路においては、かかる直線状のポリセル
列は、その列の途中において、前記大規模ブロック回路
にさえ切られるところ以外では直線状をくずすことがな
く、第４図に示すようなレイアウト方式を採っていた。
第４図においては、LSIチップ１上に、パッドを含む
入出力バッファ部２、電源パッド３、接地パッド４、大
規模ブロック回路としてのRAM5およびポリセル列６が配
置される。なお、電源配線および接地配線は省略してあ
る。
入出力バッファ部２、電源パッド３、接地パッド４、大
規模ブロック回路としてのRAM5およびポリセル列６が配
置される。なお、電源配線および接地配線は省略してあ
る。
前述した従来の半導体集積回路においては、直線状の
ポリセル列６に挟まれた配線領域も直線状に形成される
ため、設計過程で、その一部において布設が必要な配線
本数が飽和すると、第４図に示すように、ポリセル列６
全体についてその間隔を拡げて配線領域を確保するとい
う対応を余儀なくされる。このため、布設余裕があると
ころも一律に拡大される。この結果、チップ全体として
チップ面積を有効に使い切ることができない状態がしば
しば出現し、チップのコスト上昇を招来する欠点があっ
た。
ポリセル列６に挟まれた配線領域も直線状に形成される
ため、設計過程で、その一部において布設が必要な配線
本数が飽和すると、第４図に示すように、ポリセル列６
全体についてその間隔を拡げて配線領域を確保するとい
う対応を余儀なくされる。このため、布設余裕があると
ころも一律に拡大される。この結果、チップ全体として
チップ面積を有効に使い切ることができない状態がしば
しば出現し、チップのコスト上昇を招来する欠点があっ
た。
本発明の目的は、前記の欠点を除去することにより、
合理的に配線領域を設置し、チップのコスト上昇を防止
できる標準セル型の半導体集積回路を提供することにあ
る。
合理的に配線領域を設置し、チップのコスト上昇を防止
できる標準セル型の半導体集積回路を提供することにあ
る。
本発明は、列状に配列された標準セルから構成される
ポリセル列と、上層配線の一部は前記ポリセル列に対し
て直交して布設され少なくも二つの配線層に布設された
電源配線または接地配線とを含み、前記標準セルを用い
て構成された半導体集積回路において、 前記ポリセル列は、直交する方向に布設された前記上
層配線に交わる位置で分割され、分割されたポリセル列
の隣接するポリセル列間の間隔が配線数に応じて設定さ
れたことを特徴とする。
ポリセル列と、上層配線の一部は前記ポリセル列に対し
て直交して布設され少なくも二つの配線層に布設された
電源配線または接地配線とを含み、前記標準セルを用い
て構成された半導体集積回路において、 前記ポリセル列は、直交する方向に布設された前記上
層配線に交わる位置で分割され、分割されたポリセル列
の隣接するポリセル列間の間隔が配線数に応じて設定さ
れたことを特徴とする。
ポリセル列は、直交する方向に布設された上層電源配
線および上層接地配線に交わる位置で前記ポリセル列の
直線状配列が終止し分割され、前記終止点とは別の所要
量だけシフトさせた位置から別のポリセル列が直線状に
配列される。そして、電源配線および接地配線は前記上
層電源配線および前記上層接地配線を介して接続され
る。
線および上層接地配線に交わる位置で前記ポリセル列の
直線状配列が終止し分割され、前記終止点とは別の所要
量だけシフトさせた位置から別のポリセル列が直線状に
配列される。そして、電源配線および接地配線は前記上
層電源配線および前記上層接地配線を介して接続され
る。
従って、前記ポリセル列をそれと直交する方向に布設
される上層電源配線または上層接地配線の位置を境界と
して、直交方向（前記上層電源配線および前記上層接地
配線に並行方向）に自由シフトさせることができ、従来
のように前記ポリセル列全体を拡げる必要がなくなり、
合理的に配線領域を確保でき、チップコストの上昇を防
止することができる。
される上層電源配線または上層接地配線の位置を境界と
して、直交方向（前記上層電源配線および前記上層接地
配線に並行方向）に自由シフトさせることができ、従来
のように前記ポリセル列全体を拡げる必要がなくなり、
合理的に配線領域を確保でき、チップコストの上昇を防
止することができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一実施例の構造を示すパターンレ
イアウト図で、第４図に示す従来例に本発明を適用した
ものである。
イアウト図で、第４図に示す従来例に本発明を適用した
ものである。
本第一実施例は、列状に配列され標準セルから構成さ
れるポリセル列６〜10と、上層配線の一部はポリセル列
６〜10に対して直交して布設され少なくとも二つの配線
層に布設された電源配線11および接地配線12とを含み、
前記標準セルを用いて構成された半導体集積回路におい
て、 ポリセル列６〜10は、直交する方向に布設された前記
上層配線に交わる位置で分割され、この分割されたポリ
セル列は前記上層配線に交わる位置とは別の位置に交わ
って配置され、これら双方のポリセル列に対する前記電
源配線および接地配線はそれぞれの前記上層配線を介し
て接続されたポリセル列７、８および10を含んでいる。
なお、第１図において、１はLSIチップ、２は入出力バ
ッファ部、３は電源パッド、４は接地パッドおよび５は
大規模ブロック回路としてのRAMである。また電源配線1
1および接地配線12は模式的に点線で示してある。
れるポリセル列６〜10と、上層配線の一部はポリセル列
６〜10に対して直交して布設され少なくとも二つの配線
層に布設された電源配線11および接地配線12とを含み、
前記標準セルを用いて構成された半導体集積回路におい
て、 ポリセル列６〜10は、直交する方向に布設された前記
上層配線に交わる位置で分割され、この分割されたポリ
セル列は前記上層配線に交わる位置とは別の位置に交わ
って配置され、これら双方のポリセル列に対する前記電
源配線および接地配線はそれぞれの前記上層配線を介し
て接続されたポリセル列７、８および10を含んでいる。
なお、第１図において、１はLSIチップ、２は入出力バ
ッファ部、３は電源パッド、４は接地パッドおよび５は
大規模ブロック回路としてのRAMである。また電源配線1
1および接地配線12は模式的に点線で示してある。
第２図は第１図のＡ部の詳細拡大図で、ポリセル列の
分割部における詳細を示す。ポリセル列８は第二層接地
配線12bに交わる位置で分割され、上側に所定量シフト
され第二層電源配線11bに交わる位置からポリセル列７
となる。そして、その第一層電源配線11aは接続孔13を
介して第二層電源配線11bにより接続され、第一層接地
配線12aは接続孔14を介して第二層接地配線12bにより接
続される。
分割部における詳細を示す。ポリセル列８は第二層接地
配線12bに交わる位置で分割され、上側に所定量シフト
され第二層電源配線11bに交わる位置からポリセル列７
となる。そして、その第一層電源配線11aは接続孔13を
介して第二層電源配線11bにより接続され、第一層接地
配線12aは接続孔14を介して第二層接地配線12bにより接
続される。
本第一実施例によれば、ポリセル列と直交して布設さ
れた第二層電源配線11bおよび第二層接地配線12bのある
位置で、ポリセル列を分割接続するので、分割部で相互
に途切れる第一層電源配線11aおよび第一層接地配線12a
をそれぞれ接続孔13および14により垂直方向に追加布設
する配線によって接続するための自動設計上の付加手段
追加の必要がなく、第一層電源配線11aと第一層接地配
線12aとがぶつかり合う位置を除いて、分割部の垂直方
向相対距離は任意に設定できる。この距離は通常横方向
に布設される第一層配線の配線格子ピッチをユニツトと
してとるのが好ましい。
れた第二層電源配線11bおよび第二層接地配線12bのある
位置で、ポリセル列を分割接続するので、分割部で相互
に途切れる第一層電源配線11aおよび第一層接地配線12a
をそれぞれ接続孔13および14により垂直方向に追加布設
する配線によって接続するための自動設計上の付加手段
追加の必要がなく、第一層電源配線11aと第一層接地配
線12aとがぶつかり合う位置を除いて、分割部の垂直方
向相対距離は任意に設定できる。この距離は通常横方向
に布設される第一層配線の配線格子ピッチをユニツトと
してとるのが好ましい。
本第一実施例においては、第４図の従来例と比較して
よく分かるように、大きな配線領域を必要とするポリセ
ル列についてのみ部分的に分割シフトを行い必要配線領
域を確保しているので、無効面積を少なくしチップの小
形化が図れる。
よく分かるように、大きな配線領域を必要とするポリセ
ル列についてのみ部分的に分割シフトを行い必要配線領
域を確保しているので、無効面積を少なくしチップの小
形化が図れる。
第３図は本発明の第二実施例の構造を示すパターンレ
イアウト図で、本発明をポリセル型で構成された大規模
ブロック回路に適用したものである。第３図では、第１
図と同様電源配線11は点線で模式化しており、またそれ
にほぼ並行して近傍に布設される接地配線は省略されて
いる。
イアウト図で、本発明をポリセル型で構成された大規模
ブロック回路に適用したものである。第３図では、第１
図と同様電源配線11は点線で模式化しており、またそれ
にほぼ並行して近傍に布設される接地配線は省略されて
いる。
本第二実施例においても、電源配線11および図外の接
地配線に交わる位置で、ポリセル列は、ポリセル列６お
よび10を除いて断続してポリセル列７、８および９とな
り、配線領域が有効に設定され、大規模ブロック回路全
体が小さくできる。
地配線に交わる位置で、ポリセル列は、ポリセル列６お
よび10を除いて断続してポリセル列７、８および９とな
り、配線領域が有効に設定され、大規模ブロック回路全
体が小さくできる。
なお、本第二実施例の大規模ブロック回路は、トータ
ルチップにおいては、例えば第１図のRAM5の位置にある
ものと同様の扱いで使用される。
ルチップにおいては、例えば第１図のRAM5の位置にある
ものと同様の扱いで使用される。
本発明の特徴は、第１図およひ第３図において、ポリ
セル列に直交して布設された上層の電源配線または接地
配線に交わる位置で断続的に配置されたポリセル列７、
８および９を設けたことにある。
セル列に直交して布設された上層の電源配線または接地
配線に交わる位置で断続的に配置されたポリセル列７、
８および９を設けたことにある。
以上説明したように、本発明は、チップ面の利用効率
があがるとともに、そのために自動設計ツールに途切れ
る電源配線を接続するという付加手段を追加する必要が
ないので、設計上のコストアップを伴わずに、製造コス
トを低減できる効果がある。
があがるとともに、そのために自動設計ツールに途切れ
る電源配線を接続するという付加手段を追加する必要が
ないので、設計上のコストアップを伴わずに、製造コス
トを低減できる効果がある。
第１図は本発明の第一実施例の構造を示すパターンレイ
アウト図。 第２図はそのＡ部の詳細拡大図。 第３図は本発明の第二実施例の構造を示すパターンレイ
アウト図。 第４図は従来例の構造を示すパターンレイアウト図。 １……LSIチップ、２……入出力バッファ部、３……電
源パッド、４……接地パッド、５……RAM、６〜10……
ポリセル列、11……電源配線、11a……第一層電源配
線、11b……第二層電源配線、12……接地配線、12a……
第一層接地配線、12b……第二層接地配線、13、14……
接続孔。
アウト図。 第２図はそのＡ部の詳細拡大図。 第３図は本発明の第二実施例の構造を示すパターンレイ
アウト図。 第４図は従来例の構造を示すパターンレイアウト図。 １……LSIチップ、２……入出力バッファ部、３……電
源パッド、４……接地パッド、５……RAM、６〜10……
ポリセル列、11……電源配線、11a……第一層電源配
線、11b……第二層電源配線、12……接地配線、12a……
第一層接地配線、12b……第二層接地配線、13、14……
接続孔。
Claims (1)
- 【請求項１】列状に配列された標準セルから構成される
ポリセル列と、上層配線の一部は前記ポリセル列に対し
て直交して布設され少なくも二つの配線層に布設された
電源配線または接地配線とを含み、前記標準セルを用い
て構成された半導体集積回路において、 前記ポリセル列は、直交する方向に布設された前記上層
配線に交わる位置で分割され、分割されたポリセル列の
隣接するポリセル列間の間隔が配線数に応じて設定され
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140247A JP2907836B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140247A JP2907836B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309353A JPH01309353A (ja) | 1989-12-13 |
| JP2907836B2 true JP2907836B2 (ja) | 1999-06-21 |
Family
ID=15264338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140247A Expired - Lifetime JP2907836B2 (ja) | 1988-06-07 | 1988-06-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907836B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS611044A (ja) * | 1984-06-14 | 1986-01-07 | Toshiba Corp | ゲ−トアレイ集積回路 |
| JPS6329545A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6329543A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-06-07 JP JP63140247A patent/JP2907836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01309353A (ja) | 1989-12-13 |
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