JPH01309353A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路分野で標準セル型に利用される
。

本発明は半導体集積回路に関し、特に、セル配置方法を
改善した標準セル型の半導体集積回路に関する。

〔概要〕

本発明は、ポリセル列を含む標準セル型の半導体集積回
路において、 前記ポリセル列のあるものについて必要な配線領域が得
られなくなった場合、当該ポリセル列をこのポリセル列
と直交して布設された上層電源配線および上層接地配線
に接する位置で分割し、この分割されたポリセル列を所
要量上側または下側にシフトさせた位置に配置し、両上
層配線を介して所要の接続を行うことにより、 無効面積を少なくして合理的に配線領域を確保できるよ
うにしコスト低減を図ったものである。

〔従来の技術〕

従来、高さがほぼ同じ種々の基本回路を高さと直交する
方向に直線状に配列し、その列状を複数列並べ、場合に
よって複数の列状にまたがる例えばＲＡＭ　（ランダム
アクセスメモリ）などの大規模ブロック回路を並設して
ＬＳＩチップとする、いわゆるポリセル列を含む標準セ
ル型の半導体集積回路においては、かかる直線状のポリ
セル列は、その列の途中において、前記大規模ブロック
回路にさえ切られるところ以外では直線状をくぐすこと
がなく、第４図に示すようなレイアウト方式を採ってい
た。

第４図においては、ＬＳＩチップ１上に、パッドを含む
人出力バッファ部２、電源パッド３、接地バッド４、大
規模ブロック回路としてのＲＡＭ５およびポリセル列６
が配置される。なお、電源配線および接地配線は省略し
である。

〔発明が解決しようとする問題点〕

前述した従来の半導体集積回路においては、直線状のポ
リセル列６に挟まれた配線領域も直線状に形成されるた
め、設計過程で、その一部において布設が必要な配線本
数が飽和すると、第４図に示すように、ポリセル列６全
体についてその間隔を拡げて配線領域を確保するという
対応を余儀なくされる。このため、布設余裕があるとこ
ろも一律に拡大される。この結果、チップ全体としてチ
ップ面積を有効に使い切ることができない状態がしばし
ば出現し、チップのコスト上昇を招来する欠点があった
。

本発明の目的は、前記の欠点を除去することにより、合
理的に配線領域を設置し、チップのコスト上昇を防止で
きる標準セル型の半導体集積回路を提供することにある
。

〔問題点を解決するための手段〕

本発明は、列状に配列された標準セルから構成されるポ
リセル列と、上層配線の一部は前記ポリセル列に対して
直交して布設され少なくとも二つの配線層に布設された
電源配線または接地配線とを含み、前記標準セルを用い
て構成された半導体集積回路において、前記ポリセル列
は、直交する方向に布設された前記上層配線に交わる位
置で分割され、この分割されたポリセル列は前記上層配
線に交わる位置とは別の位置で交わるように配置され、
これら双方のポリセル列に対する前記電源配線または接
地配線はそれぞれの前記上層配線を介して接続されたポ
リセル列を含むことを特徴とする。

〔作用〕

ポリセル列は、直交する方向に布設された上層電源配線
および上層接地配線に交わる位置で前記ポリセル列の直
線状配列が終止し分割され、前記終止点とは別の所要量
だけシフトさせた位置から別のポリセル列が直線状に配
列される。そして、電源配線および接地配線は前記上層
電源配線および前記上層接地配線を介して接続される。

従って、前記ポリセル列をそれと直交する方向に布設さ
れる上層電源配線または上層接地配線の位置を境界とし
て、直交方向（前記上層電源配線および前記上層接地配
線に並行方向）に自由シフトさせることができ、従来の
ように前記ポリセル列全体を拡げる必要がなくなり、合
理的に配線領域を確保でき、チップコストの上昇を防止
することができる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例の構造を示すパターンレイ
アウト図で、第４図に示す従来例に本発明を適用したも
のである。

本実−実施例は、列状に配列され標準セルから構成され
るポリセル列６〜１０と、上層配線の一部はポリセル列
６〜１０に対して直交して布設され少なくとも二つの配
線層に布設された電源配線１１および接地配線１２とを
含み、前記標準セルを用いて構成された半導体集積回路
において、 ポリセル列６〜１０は、直交する方向に布設された前記
上層配線に交わる位置で分割され、この分割されたポリ
セル列は前記上層配線に交わる位置とは別の位置に交わ
って配置され、これら双方のポリセル列に対する前記電
源配線および接地配線はそれぞれの前記上層配線を介し
て接続されたポリセル列７．８および１０を含んでいる
。なお、第１図において、１はＬＳＩチップ、２は人出
力バッファ部、３は電源パッド、４は接地パッドおよび
５は大規模ブロック回路としてのＲＡＭである。

また電源配線１１および接地配線１２は模式的に点線で
示しである。

第２図は第１図のＡ部の詳細拡大図で、ポリセル列の分
割部における詳細を示す。ポリセル列８は第二層接地配
線１２ｂに交わる位置で分割され、上側に所定量シフト
され第二層電源配線１１ｂに交わる位置からポリセル列
７となる。そして、その第−層電源配線１１ａは接続孔
１３を介して第二層電源配線１１ｂにより接続され、第
−面接地配線１２ａは接続孔１４を介して第二層接地配
線１２ｂにより接続される。

本実−実施例によれば、ポリセル列と直交して布設され
た第二層電源配線１１ｂおよび第二層接地配線１２ｂの
ある位置で、ポリセル列を分割接続するので、分割部で
相互に途切れる第−層電源配線１１ａおよび第−面接地
配線１２ａをそれぞれ接続孔１３および１４により垂直
方向に追加布設する配線によって接続するための自動設
計上の付加手段追加の必要がなく、第−層電源配線１１
ａと第−面接地配線１２ａとがぶつかり合う位置を除い
て、分割部の垂直方向相対距離は任意に設定できる。こ
の距離は通常横方向に布設される第−層配線の配線格子
ピッチをユニットとしてとるのが好ましい。

本実−実施例においては、第４図の従来例と比較してよ
く分かるように、大きな配線領域を必要とするポリセル
列についてのみ部分的に分割シフトを行い必要配線領域
を確保しているので、無効面積を少なくしチップの小形
化が図れる。

第３図は本発明の第二実施例の構造を示すパターンレイ
アウト図で、本発明をポリセル型で構成された大規模ブ
ロック回路に適用したものである。

第３図では、第１図と同様電源配線１１は点線で模式化
しており、またそれにほぼ並行して近傍に布設される接
地配線は省略されている。

本第二実施例においても、電源配線１１および図外の接
地配線に交わる位置で、ポリセル列は、ボ　ポリセル列
６および１０を除いて断続してポリセル列７．８および
９となり、配線領域が有効に設定され、大規模ブロック
回路全体が小さくできる。

なお、本第二実施例の大規模ブロック回路は、トータル
チップにおいては、例えば第１図のＲＡＭ５の位置にあ
るものと同様の扱いで使用される。

本発明の特徴は、第１図および第３図において、ポリセ
ル列に直交して布設された上層の電源配線または接地配
線に交わる位置で断続的に配置されたポリセル列７．８
および９を設けたことにある。

〔発明の効果〕

以上説明したように、本発明は、チップ面の利用効率が
あがるとともに、そのために自動設計ツールに途切れる
電源配線を接続するという付加手段を追加する必要がな
いので、設計上のコストアップを伴わずに、製造コスト
を低減できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例の構造を示すパターンレイ
アウト図。 第２図はそのＡ部の詳細拡大図。 第３図は本発明の第二実施例の構造を示すパターンレイ
アウト図。 第４図は従来例の構造を示すパターンレイアウト図。 １・・・ＬＳＩチップ、２・・・人出力バッファ部、３
・・・電源パッド、４・・・、接地パッド、５・・・Ｒ
ＡＭ、６〜１０・・・ポリセル列、１１・・・電源配線
、ｌｌａ・・・第−層電源配線、ｌｌｂ・・・第二層電
源配線、１２・・・接地配線、１２ａ・・・第−面接地
配線、１２ｂ・・・第二層接地配線、１３．１４・・・
接続孔。

Claims (1)

1. 【特許請求の範囲】 １、列状に配列された標準セルから構成されるポリセル
   列（６〜１０）と、上層配線の一部は前記ポリセル列に
   対して直交して布設され少なくとも二つの配線層に布設
   された電源配線（１１）または接地配線（１２）とを含
   み、前記標準セルを用いて構成された半導体集積回路に
   おいて、 前記ポリセル列は、直交する方向に布設された前記上層
   配線に交わる位置で分割され、この分割されたポリセル
   列は前記上層配線に交わる位置とは別の位置で交わるよ
   うに配置され、これら双方のポリセル列に対する前記電
   源配線または接地配線はそれぞれの前記上層配線を介し
   て接続されたポリセル列（７、８、９）を含む ことを特徴とする半導体集積回路。