JPS611044A - ゲ−トアレイ集積回路 - Google Patents
ゲ−トアレイ集積回路Info
- Publication number
- JPS611044A JPS611044A JP12080284A JP12080284A JPS611044A JP S611044 A JPS611044 A JP S611044A JP 12080284 A JP12080284 A JP 12080284A JP 12080284 A JP12080284 A JP 12080284A JP S611044 A JPS611044 A JP S611044A
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- JP
- Japan
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- center
- gates
- gate array
- gate
- channel
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- Pending
Links
- 238000007796 conventional method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ゲートアレイ集積回路の論理ゲート配列方
式に関する。
式に関する。
従来のゲートアレイ集積回路においては、一様な大きさ
、一様な仕様のゲートの組合せを繰返して、ゲート列を
構成していた。そのため１次のような問題点があった。
、一様な仕様のゲートの組合せを繰返して、ゲート列を
構成していた。そのため１次のような問題点があった。
（１１論理回路中の各ゲートに必要とされるドライブ力
は、駆動する負荷の大きさと、遅延時間との関係から決
定されるべきものである。
は、駆動する負荷の大きさと、遅延時間との関係から決
定されるべきものである。
しかし、各ゲートのドライブ力は一様ｔこするため、最
悪の負荷を想定して、ゲートの仕様を決定する必要があ
った。
悪の負荷を想定して、ゲートの仕様を決定する必要があ
った。
（２）従来の方式では、ゲートの寸法が一様であるため
、チャネルの幅が一定であった（第１図）。
、チャネルの幅が一定であった（第１図）。
ところが、ゲートアレイの配線をすると、チャネル中央
部で配縁が混雑し、チャネル両端部では配線が疎になる
傾向があり、スペースが有効に利用できなかった。
部で配縁が混雑し、チャネル両端部では配線が疎になる
傾向があり、スペースが有効に利用できなかった。
この発明は、上述した従来方式の欠点を改良したもので
、ゲートのドライブ力を適切な大きさに設定するととも
に、チャネルの配線混雑度を一様ｌこしてスペースを有
効に利用することを目的とする。
、ゲートのドライブ力を適切な大きさに設定するととも
に、チャネルの配線混雑度を一様ｌこしてスペースを有
効に利用することを目的とする。
第２図のように、チップ（１）上の各ゲート列に）の中
央部には寸法の小さいゲート（３，）を、両端部には寸
法の大きいゲート（３，）を配列する。
央部には寸法の小さいゲート（３，）を、両端部には寸
法の大きいゲート（３，）を配列する。
両端部のゲートは、一般に次段への配線長が大きくなる
ので、大きなドライブ力を必要とするが、寸法を比較的
大きくすることによって必要なドライブ力が得られる。
ので、大きなドライブ力を必要とするが、寸法を比較的
大きくすることによって必要なドライブ力が得られる。
中央部のゲートの次段への配線長は比較的小さいので大
きなドライブ力は必要なく、小さな寸法で構成してもよ
い。
きなドライブ力は必要なく、小さな寸法で構成してもよ
い。
このようにゲート配列はチャネル（４）甲央部の幅は大
きく、チャネル両端部の幅は小さくなる。ゲートアレイ
の配線をするとチャネル中央部に配線の混雑が集中する
傾向があるため、チャネル中央部の幅を大きくすること
によって、配線が容易になる。
きく、チャネル両端部の幅は小さくなる。ゲートアレイ
の配線をするとチャネル中央部に配線の混雑が集中する
傾向があるため、チャネル中央部の幅を大きくすること
によって、配線が容易になる。
すなわちゲートを大きくする必要がある両端部ではゲー
ト領域を大きくとり、配線数の多くなる中央部ではチャ
ネル領域を大きくとることによって、全体としてチップ
面積が効率的をこ利用される。
ト領域を大きくとり、配線数の多くなる中央部ではチャ
ネル領域を大きくとることによって、全体としてチップ
面積が効率的をこ利用される。
本発明の方法によれば、チャネルが有効に利用されるの
で、ゲートアレイ集積回路のチップサイズを小さくする
ことができる。チップサイズの縮小は、製造コストの減
少２歩留りの向上、動作スピードの向上に寄与する。
で、ゲートアレイ集積回路のチップサイズを小さくする
ことができる。チップサイズの縮小は、製造コストの減
少２歩留りの向上、動作スピードの向上に寄与する。
特に、本発明は、ゲートアレイのマスタ一部分に関する
もので１個別品種によらないので、生産量が多大であり
、製造コストが減少することに大きな意味がある。
もので１個別品種によらないので、生産量が多大であり
、製造コストが減少することに大きな意味がある。
本発明はＭＯ８回路を使って以下のように実施すること
ができる。
ができる。
ＭＯＳゲートアレイでは、ゲート列の方向と垂直な方向
に、ＭＯＳのゲートの幅方向を持って来るのが普通であ
る。すなわち、第３図におけるＷｃ 。
に、ＭＯＳのゲートの幅方向を持って来るのが普通であ
る。すなわち、第３図におけるＷｃ 。
Ｗｐの長さは、ＭＯＳのゲート幅に比例する。
ＭＯ８回路のドライブ力は、ゲート幅にほぼ比例するの
でＷｃ、Ｗｐ はドライブ力に比例すると考えてよい
。
でＷｃ、Ｗｐ はドライブ力に比例すると考えてよい
。
一方、中央のゲートの駆動すべき負荷の配線長は、両端
のゲートの駆動すべき負荷の配線長の１／２１程度であ
る（ただし、配線は直線的と仮定し、上下方向の配線は
無視している）。配線の負荷が全負荷の１７２ とする
と、第３図において、Ｗｃ：Ｗｐ−３：４程度の設定が
できる。
のゲートの駆動すべき負荷の配線長の１／２１程度であ
る（ただし、配線は直線的と仮定し、上下方向の配線は
無視している）。配線の負荷が全負荷の１７２ とする
と、第３図において、Ｗｃ：Ｗｐ−３：４程度の設定が
できる。
チップ上のすべてのゲート列を一様に作製するのではな
く、第４図のように、チップの端に近いゲート列には、
比較的大きなゲートを設置する方法がある。この方法に
よって上下方向の配線長も考慮した最適化ができる。
く、第４図のように、チップの端に近いゲート列には、
比較的大きなゲートを設置する方法がある。この方法に
よって上下方向の配線長も考慮した最適化ができる。
第１図は、従来の方法で作製したチップの平面図、第２
図は本発明の方法の平面図、第３図は実施例を１つのゲ
ート列について示した平面図、第４図は他の実施例の平
面図である。 代理人弁理士 則 近 憲 佑（他１名）第１図 第２図
図は本発明の方法の平面図、第３図は実施例を１つのゲ
ート列について示した平面図、第４図は他の実施例の平
面図である。 代理人弁理士 則 近 憲 佑（他１名）第１図 第２図
Claims (1)
- 論理ゲート列の中央部には電流ドライブ力の小さいトラ
ンジスタを作成し、論理ゲート列の両端部には電流ドラ
イブ力の大きいトランジスタを作成して論理ゲートの配
列を構成したゲートアレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12080284A JPS611044A (ja) | 1984-06-14 | 1984-06-14 | ゲ−トアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12080284A JPS611044A (ja) | 1984-06-14 | 1984-06-14 | ゲ−トアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611044A true JPS611044A (ja) | 1986-01-07 |
Family
ID=14795349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12080284A Pending JPS611044A (ja) | 1984-06-14 | 1984-06-14 | ゲ−トアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPH01309353A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | 半導体集積回路 |
-
1984
- 1984-06-14 JP JP12080284A patent/JPS611044A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPH01309353A (ja) * | 1988-06-07 | 1989-12-13 | Nec Corp | 半導体集積回路 |
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