JP2661916B2 - 標準セル - Google Patents
標準セルInfo
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- JP2661916B2 JP2661916B2 JP62173220A JP17322087A JP2661916B2 JP 2661916 B2 JP2661916 B2 JP 2661916B2 JP 62173220 A JP62173220 A JP 62173220A JP 17322087 A JP17322087 A JP 17322087A JP 2661916 B2 JP2661916 B2 JP 2661916B2
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Links
- 239000002184 metal Substances 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は大規模集積回路を標準セル方式で設計する場
合に利用できる標準セルに関する。 従来の技術 大規模集積回路を設計する際に標準セル方式を用いて
説計することがよくある。これは、最近、電子計算機に
よる設計支援（以後、略してCADと称す）によって、標
準セルの自動配置ならびに標準セル間の自動配線が行な
われるようになったためである。こうしたCAD技術の進
歩により数万ゲートの大規模集積回路が短期間に設計さ
れるようになっている。従来の標準セルは、第３図に示
すようにCADに容易に適応するために標準セルの高さを
すべてのセルで一定にしている。これによって、標準セ
ルを配置する領域と標準セルの入力端子および出力端子
を接続する配線領域を分離することでCAD化を行なって
きた。 発明が解決しようとする問題点 こうした従来の方式では、いくつかの問題点がある。
まず、標準セルの高さが一定であるために、例えば、イ
ンバータのような簡単な標準セルでは標準セルの大部分
の面積が無駄なスペースとなっている。また、標準セル
の使用頻度の観点から見ると、比較的簡単な標準セルの
使用頻度が高く、トランジスタ数の多い標準セルはあま
り使用頻度が高くない。一方、標準セルの高さはトラン
ジスタ数の多い標準セルで最大値が決まってくる。この
ように、従来の標準セルを用いた大規模集積回路では、
標準セルを配置した領域に比較的無駄な領域が存在して
いるために、高集積化の障害となっている。 問題点を解決するための手段 本発明は上記の問題点を解決するために、標準セル方
式の設計に用いられ、個々の回路構成に応じて垂直方向
の長さが異なる複数個の種類を備えた標準セルであっ
て、前記複数個の種類の各々の標準セルの中央付近に電
源線および接地線を水平方向に配設したことを特徴とす
る標準セルを採用する。 作用 本発明は上記の構成により、標準セルの高さが一定に
ならないため、トランジスタ数の少ない標準セルでは従
来の標準セルの高さよりも十分低くなるためにセル内に
無駄な領域が無くなり、標準セルのセル面積の縮小に効
果を発揮することとなる。 実 施 例 第１図に本発明のCMOS標準セルの２入力のNANDゲート
を示すレイアウト図を示している。第１図の詳細な説明
を通して、本発明の標準セルのレイアウト方針を明らか
にする。第１図において、２は電源線、４は接地線、６
は第１の入力線、８は第２の入力線、10は出力線、12は
ｐチャンネルMOSFETを形成する拡散領域、14はｎチャン
ネルMOSFETを形成する拡散領域、16および18はｐチャン
ネルMOSFETの基板電位をとるための拡散領域、20はｎチ
ャンネルMOSFETの基板電位をとるための拡散領域、22は
フィードスルーである。電源線２は第１層目の金属配線
を用いてセルの中央部分にある一定の幅で水平方向に配
置している。接地線４は第１層目の金属配線を用いてセ
ルの中央部分にある一定の幅で水平方向に配置してい
る。入力線６・８は多結晶シリコン（あるいは低抵抗材
料としてのシリサイド・ポリサイド）を用いて垂直方向
に配置している。これによって、標準セルの中に存在す
るMOSFETはすべてゲート電極が垂直方向に配置されるこ
とになる。必要とされるｐチャンネルMOSFETのドレイン
部分とｎチャンネルMOSFETのドレイン部分の接続はセル
の中央部分に水平方向に電源線と接地線が第１層目の金
属配線で配置しているため第２層目の金属配線を用いて
配線が行なわれる。ｐチャンネルMOSFETのドレイン部分
は第１層目の金属配線を経由して第２層目の金属配線に
接続される。同様に、ｎチャンネルMOSFETのドレイン部
分も第１層目の金属配線を経由して第２層目の金属配線
に接続される。 標準セルには通常フィードスルーと呼ばれている垂直
方向の配線領域を持っている。これには、標準セルの出
力線のようなインプリシットフィードスルーとその標準
セルにかかわりを持たない配線を通すことができるエク
スプリシットフィードスルーとがある。本発明の標準セ
ルでは出力線はすべてインプリシットフィードスルーと
することができ、フィードスルー22のようなエクスプリ
シットフィードスルーもとることができる。インプリシ
ットフィードスルーでは使用されるフィードスルーが論
理によって限られてくるけれども、エクスプリシットフ
ィードスルーではどのような配線でも使用できるので非
常に有効である。 本発明の標準セルでは第２層目の金属配線を垂直方向
に配置して、ｐチャンネルMOSFETのドレイン部分とｎチ
ャンネルMOSFETのドレイン部分との接続に使用している
だけなので、それ以外の領域では第２層目の金属配線を
用いてエクスプリシットフィードスルーを垂直方向に配
置しやすい構成になっている。 本発明の標準セルを大規模集積回路に用いた場合、CA
Dによる標準セルの自動配置では、電源線および接地線
の幅を一定にしているために電源線および接地線が水平
方向に一直線になるように配置する。そうすると、第２
図に示すように標準セル列の外形が凹凸になっている。
このように、標準セルによる凹凸の領域を配線領域とし
て積極的に利用していくのが本発明の標準セルを用いた
設計方式の利点である。この凹凸領域に配線領域の一部
分を割り当てることにより従来に比べて配線領域を小さ
くすることができ、高集積化が実現できるものである。 発明の効果 上述のように本発明の標準セルでは、個々の回路構成
に応じて垂直方向の長さが異なる複数個の種類を備えた
標準セルであって、前記複数個の種類の各々の標準セル
の中央付近に電源線および接地線を水平方向に配設した
ことを特徴とする標準セルを採用したことによって、セ
ル内に無駄な領域を無くすことができ、標準セルのセル
面積の縮小に効果を発揮できる。
合に利用できる標準セルに関する。 従来の技術 大規模集積回路を設計する際に標準セル方式を用いて
説計することがよくある。これは、最近、電子計算機に
よる設計支援（以後、略してCADと称す）によって、標
準セルの自動配置ならびに標準セル間の自動配線が行な
われるようになったためである。こうしたCAD技術の進
歩により数万ゲートの大規模集積回路が短期間に設計さ
れるようになっている。従来の標準セルは、第３図に示
すようにCADに容易に適応するために標準セルの高さを
すべてのセルで一定にしている。これによって、標準セ
ルを配置する領域と標準セルの入力端子および出力端子
を接続する配線領域を分離することでCAD化を行なって
きた。 発明が解決しようとする問題点 こうした従来の方式では、いくつかの問題点がある。
まず、標準セルの高さが一定であるために、例えば、イ
ンバータのような簡単な標準セルでは標準セルの大部分
の面積が無駄なスペースとなっている。また、標準セル
の使用頻度の観点から見ると、比較的簡単な標準セルの
使用頻度が高く、トランジスタ数の多い標準セルはあま
り使用頻度が高くない。一方、標準セルの高さはトラン
ジスタ数の多い標準セルで最大値が決まってくる。この
ように、従来の標準セルを用いた大規模集積回路では、
標準セルを配置した領域に比較的無駄な領域が存在して
いるために、高集積化の障害となっている。 問題点を解決するための手段 本発明は上記の問題点を解決するために、標準セル方
式の設計に用いられ、個々の回路構成に応じて垂直方向
の長さが異なる複数個の種類を備えた標準セルであっ
て、前記複数個の種類の各々の標準セルの中央付近に電
源線および接地線を水平方向に配設したことを特徴とす
る標準セルを採用する。 作用 本発明は上記の構成により、標準セルの高さが一定に
ならないため、トランジスタ数の少ない標準セルでは従
来の標準セルの高さよりも十分低くなるためにセル内に
無駄な領域が無くなり、標準セルのセル面積の縮小に効
果を発揮することとなる。 実 施 例 第１図に本発明のCMOS標準セルの２入力のNANDゲート
を示すレイアウト図を示している。第１図の詳細な説明
を通して、本発明の標準セルのレイアウト方針を明らか
にする。第１図において、２は電源線、４は接地線、６
は第１の入力線、８は第２の入力線、10は出力線、12は
ｐチャンネルMOSFETを形成する拡散領域、14はｎチャン
ネルMOSFETを形成する拡散領域、16および18はｐチャン
ネルMOSFETの基板電位をとるための拡散領域、20はｎチ
ャンネルMOSFETの基板電位をとるための拡散領域、22は
フィードスルーである。電源線２は第１層目の金属配線
を用いてセルの中央部分にある一定の幅で水平方向に配
置している。接地線４は第１層目の金属配線を用いてセ
ルの中央部分にある一定の幅で水平方向に配置してい
る。入力線６・８は多結晶シリコン（あるいは低抵抗材
料としてのシリサイド・ポリサイド）を用いて垂直方向
に配置している。これによって、標準セルの中に存在す
るMOSFETはすべてゲート電極が垂直方向に配置されるこ
とになる。必要とされるｐチャンネルMOSFETのドレイン
部分とｎチャンネルMOSFETのドレイン部分の接続はセル
の中央部分に水平方向に電源線と接地線が第１層目の金
属配線で配置しているため第２層目の金属配線を用いて
配線が行なわれる。ｐチャンネルMOSFETのドレイン部分
は第１層目の金属配線を経由して第２層目の金属配線に
接続される。同様に、ｎチャンネルMOSFETのドレイン部
分も第１層目の金属配線を経由して第２層目の金属配線
に接続される。 標準セルには通常フィードスルーと呼ばれている垂直
方向の配線領域を持っている。これには、標準セルの出
力線のようなインプリシットフィードスルーとその標準
セルにかかわりを持たない配線を通すことができるエク
スプリシットフィードスルーとがある。本発明の標準セ
ルでは出力線はすべてインプリシットフィードスルーと
することができ、フィードスルー22のようなエクスプリ
シットフィードスルーもとることができる。インプリシ
ットフィードスルーでは使用されるフィードスルーが論
理によって限られてくるけれども、エクスプリシットフ
ィードスルーではどのような配線でも使用できるので非
常に有効である。 本発明の標準セルでは第２層目の金属配線を垂直方向
に配置して、ｐチャンネルMOSFETのドレイン部分とｎチ
ャンネルMOSFETのドレイン部分との接続に使用している
だけなので、それ以外の領域では第２層目の金属配線を
用いてエクスプリシットフィードスルーを垂直方向に配
置しやすい構成になっている。 本発明の標準セルを大規模集積回路に用いた場合、CA
Dによる標準セルの自動配置では、電源線および接地線
の幅を一定にしているために電源線および接地線が水平
方向に一直線になるように配置する。そうすると、第２
図に示すように標準セル列の外形が凹凸になっている。
このように、標準セルによる凹凸の領域を配線領域とし
て積極的に利用していくのが本発明の標準セルを用いた
設計方式の利点である。この凹凸領域に配線領域の一部
分を割り当てることにより従来に比べて配線領域を小さ
くすることができ、高集積化が実現できるものである。 発明の効果 上述のように本発明の標準セルでは、個々の回路構成
に応じて垂直方向の長さが異なる複数個の種類を備えた
標準セルであって、前記複数個の種類の各々の標準セル
の中央付近に電源線および接地線を水平方向に配設した
ことを特徴とする標準セルを採用したことによって、セ
ル内に無駄な領域を無くすことができ、標準セルのセル
面積の縮小に効果を発揮できる。
【図面の簡単な説明】
第１図は本発明の標準セルの２入力のNANDゲートを示す
レイアウト図、第２図は本発明の標準セルを用いてCAD
で自動配置した場合のレイアウト図、第３図は従来の標
準セルを用いてCADで自動配置した場合のレイアウト図
である。 ２……電源線、４……接地線、６……第１の入力線、８
……第２の入力線、10……出力線、12……ｐチャンネル
MOSFETの領域、14……ｎチャンネルMOSFETの領域、16,1
8……ｐチャンネルMOSFETの基板電位をとるための拡散
領域、20……ｎチャンネルMOSFETの基板電位をとるため
の拡散領域、22……フィードスルー。
レイアウト図、第２図は本発明の標準セルを用いてCAD
で自動配置した場合のレイアウト図、第３図は従来の標
準セルを用いてCADで自動配置した場合のレイアウト図
である。 ２……電源線、４……接地線、６……第１の入力線、８
……第２の入力線、10……出力線、12……ｐチャンネル
MOSFETの領域、14……ｎチャンネルMOSFETの領域、16,1
8……ｐチャンネルMOSFETの基板電位をとるための拡散
領域、20……ｎチャンネルMOSFETの基板電位をとるため
の拡散領域、22……フィードスルー。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭57−59352（ＪＰ，Ａ)
特開 昭59−66146（ＪＰ，Ａ)
特開 昭61−1044（ＪＰ，Ａ)
特開 昭58−95855（ＪＰ，Ａ)
特開 昭61−248439（ＪＰ，Ａ)
特開 昭61−156751（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．標準セル方式の設計に用いられ、個々の回路構成に
応じて垂直方向の長さが異なる複数個の種類を備えた標
準セルであって、前記複数個の種類の各々の標準セルの
中央付近に電源線および接地線を水平方向に配設したこ
とを特徴とする標準セル。 ２．前記複数個の種類の各々の標準セルにおいて、Ｐチ
ャネルMOS領域を前記電源線に対して前記接地線の反対
側に、ＮチャネルMOS領域を前記接地線に対して前記電
源線の反対側に配設したことを特徴とする特許請求の範
囲第１項記載の標準セル。 ３．前記MOSのソースコンタクトを前記電源線および前
記接地線に対して垂直方向に配設したことを特徴とする
特許請求の範囲第１項または第２項記載の標準セル。 ４．前記電源線および前記接地線は、水平方向に配設さ
れた主線と、前記主線に対して垂直方向に配設された副
線を有し、前記副線にソースコンタクトを形成したこと
を特徴とする特許請求の範囲第３項記載の標準セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173220A JP2661916B2 (ja) | 1987-07-10 | 1987-07-10 | 標準セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62173220A JP2661916B2 (ja) | 1987-07-10 | 1987-07-10 | 標準セル |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28489695A Division JP2596406B2 (ja) | 1995-11-01 | 1995-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6417445A JPS6417445A (en) | 1989-01-20 |
| JP2661916B2 true JP2661916B2 (ja) | 1997-10-08 |
Family
ID=15956359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62173220A Expired - Lifetime JP2661916B2 (ja) | 1987-07-10 | 1987-07-10 | 標準セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661916B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0325951A (ja) * | 1989-06-23 | 1991-02-04 | Nec Corp | 半導体集積回路のレイアウトセル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5759352A (en) * | 1980-09-26 | 1982-04-09 | Fujitsu Ltd | Manufacture of integrated circuit |
| JPS5966146A (ja) * | 1982-10-08 | 1984-04-14 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-07-10 JP JP62173220A patent/JP2661916B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6417445A (en) | 1989-01-20 |
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