JPS5966146A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5966146A JPS5966146A JP57177084A JP17708482A JPS5966146A JP S5966146 A JPS5966146 A JP S5966146A JP 57177084 A JP57177084 A JP 57177084A JP 17708482 A JP17708482 A JP 17708482A JP S5966146 A JPS5966146 A JP S5966146A
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- Japan
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- channel
- transistor
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 abstract description 9
- 230000000295 complement effect Effects 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 2
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- 238000010586 diagram Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置に係り、特にマスクスラ
イス方式による相補型ＭＯ８集積回路に関する。
イス方式による相補型ＭＯ８集積回路に関する。
半導体集小回路の高集積化が進むにつれて多品種、少量
の半導体製品をいかに低コストでしかも短い設計製造期
間で供給するかという問題が大きくなってきている。マ
スクスライス方式による集積回路はこの要求に応え得る
ものとして注目されている。
の半導体製品をいかに低コストでしかも短い設計製造期
間で供給するかという問題が大きくなってきている。マ
スクスライス方式による集積回路はこの要求に応え得る
ものとして注目されている。
このマスクスライス方式による大規模集積回路において
、行列状に配置される基本セルの構造は、電子計算機に
よる自動配置配線処理に適していることが望しい。その
ような観点から合理的な基本セルの構造に関する提案が
いくつかなされている。
、行列状に配置される基本セルの構造は、電子計算機に
よる自動配置配線処理に適していることが望しい。その
ような観点から合理的な基本セルの構造に関する提案が
いくつかなされている。
一方、集積規模の増大により素子及び素子間の寸法が縮
少されてきている。特に相補型ＭＯ８構造においては、
基板及びウェルの不純物濃度も低減されてきている。こ
れらの諸元の変化は半導体デバイスの特性に重大な影響
を与える〇例えば、電源配線金属の線幅の減少は電源配
線のインダクタンス金増大させる。トランジスタ自身も
微細化によりコンダクタンスが増大している。このため
、電源配線は比較的大きな振幅で振動している。もし、
Δ（ＯＳ ）ンンジスタのソースの電位と基板領域（基
板あるいはウェル）の間にｕ位差が生じると、いわゆる
基板バイアス効果により、トランジスタのＬ７きい値の
変動がおこり、交流特性の著しい劣化をもたらす０又ｉ
！、、ｆｆ、ｃはだしい場合には、ソースと基板領域と
の接合に順方向バイアスがかかり多量の電流が流れてし
まい、これはいわゆるラッテアップの原因になる。
少されてきている。特に相補型ＭＯ８構造においては、
基板及びウェルの不純物濃度も低減されてきている。こ
れらの諸元の変化は半導体デバイスの特性に重大な影響
を与える〇例えば、電源配線金属の線幅の減少は電源配
線のインダクタンス金増大させる。トランジスタ自身も
微細化によりコンダクタンスが増大している。このため
、電源配線は比較的大きな振幅で振動している。もし、
Δ（ＯＳ ）ンンジスタのソースの電位と基板領域（基
板あるいはウェル）の間にｕ位差が生じると、いわゆる
基板バイアス効果により、トランジスタのＬ７きい値の
変動がおこり、交流特性の著しい劣化をもたらす０又ｉ
！、、ｆｆ、ｃはだしい場合には、ソースと基板領域と
の接合に順方向バイアスがかかり多量の電流が流れてし
まい、これはいわゆるラッテアップの原因になる。
又ラッチアップの原因としては、トランジスタの微細化
にともなう基板電流の増大もあげることが出来る０ 基板領域の抵抗が高いと基板電流により、基板領域の電
位が変動しソースと基板領域との接合が順方向になるか
らであるＯ たもので、プロセスを追加することなく、又チップ面積
を増加させることなく、基板電位の変動による又流特性
の劣化をふせぎ、ラッテアップ強度を増すことのできる
マスクスライス方式による相補型ＭＯ８半導体集積回路
装置を提供すること全目的とする。
にともなう基板電流の増大もあげることが出来る０ 基板領域の抵抗が高いと基板電流により、基板領域の電
位が変動しソースと基板領域との接合が順方向になるか
らであるＯ たもので、プロセスを追加することなく、又チップ面積
を増加させることなく、基板電位の変動による又流特性
の劣化をふせぎ、ラッテアップ強度を増すことのできる
マスクスライス方式による相補型ＭＯ８半導体集積回路
装置を提供すること全目的とする。
この発明においては、ＰチャンネルＭＯ８）ランジスタ
とこれに対抗するＮチャンネルＭＯＳトランジスタとの
間でそれぞれの基板領域にこれと同じ導電型の高不純物
濃度層をもうける〇一方、各ＭＯＳトランジスタのソー
ス電源配線は、それぞれのＭＯＳ）ランジスタ領域上で
前記高不純物濃度層に近い位置を通るように配設する。
とこれに対抗するＮチャンネルＭＯＳトランジスタとの
間でそれぞれの基板領域にこれと同じ導電型の高不純物
濃度層をもうける〇一方、各ＭＯＳトランジスタのソー
ス電源配線は、それぞれのＭＯＳ）ランジスタ領域上で
前記高不純物濃度層に近い位置を通るように配設する。
そしてこのソース電源配線と前記高不純物濃度層とのｒ
Ｉｌｆｌヲ適宜接続することにより、相補ｇ Ｍ ＯＳ
）ランジスタによるマスクスライス方式の基本セル内
の各ＭＯ８）ランジスタの基板電位を固定する。
Ｉｌｆｌヲ適宜接続することにより、相補ｇ Ｍ ＯＳ
）ランジスタによるマスクスライス方式の基本セル内
の各ＭＯ８）ランジスタの基板電位を固定する。
この発明によれば、何ら新しいプロセスを追加すること
なく、チップ面積を増加することなく、交流特性のすぐ
れた、ラッテアップ強度の高い相補型Ｍｏ５）、ｙンジ
スタを用いたマスクスライス方式の集積回路が実現でき
る０〔発明の実施例〕 図は本発明の一実施例のマスクスライス方式集積回路に
おける基本セルのパターンを示している。図において、
１，２．３はＰ型高不純物ぐ 濃度層（Ｐ 型層）ＰチャンネルＭＯ８）ランジスタの
ソース及びドレイン全形成している。
なく、チップ面積を増加することなく、交流特性のすぐ
れた、ラッテアップ強度の高い相補型Ｍｏ５）、ｙンジ
スタを用いたマスクスライス方式の集積回路が実現でき
る０〔発明の実施例〕 図は本発明の一実施例のマスクスライス方式集積回路に
おける基本セルのパターンを示している。図において、
１，２．３はＰ型高不純物ぐ 濃度層（Ｐ 型層）ＰチャンネルＭＯ８）ランジスタの
ソース及びドレイン全形成している。
同様に４．５．６はＮｍ高不純物濃度層（Ｎ＋型漸）で
Ｎチャンネル〜１０Ｓトランジスタのソース及びドレイ
ンを形成している。７ 、８ 、９゜ＩＱはそれぞれゲ
ート電極である。
Ｎチャンネル〜１０Ｓトランジスタのソース及びドレイ
ンを形成している。７ 、８ 、９゜ＩＱはそれぞれゲ
ート電極である。
図において、Ｐ′ｆ−ヤンネルＭＯ８）ランジスタ領域
とＮチャンネルＭＯ８）ランジスタ領域の間において、
ＰチャンネルＭｏ５ｈ、＞ンジスタのソース伺近の基板
領域（例えばＮ ｇ Ｓ ｉ 基板）にＮ＋ 型層１
１をもうけ、Ｎチャ／ネルＭＯＳトランジスタのソース
付近の基板領域（例えばＰ型りエル）にＰ＋型層１２會
もうけている。これら耐 型層１１およびＰ＋ 型層１
２は、従来の基本セル内の空き領域につくられたもので
、基本セルの面積全増加させる必要は／ｊい。
とＮチャンネルＭＯ８）ランジスタ領域の間において、
ＰチャンネルＭｏ５ｈ、＞ンジスタのソース伺近の基板
領域（例えばＮ ｇ Ｓ ｉ 基板）にＮ＋ 型層１
１をもうけ、Ｎチャ／ネルＭＯＳトランジスタのソース
付近の基板領域（例えばＰ型りエル）にＰ＋型層１２會
もうけている。これら耐 型層１１およびＰ＋ 型層１
２は、従来の基本セル内の空き領域につくられたもので
、基本セルの面積全増加させる必要は／ｊい。
又、ＰチャンネルＭＯ８）ランジスタのソース電源線１
３、即ち、ＶＤＤ電源線１３はＰｆヤンネルＭＯＳトラ
ンジスタ領領土上ＮチャンネルＭＯＳトランジスタ領域
に近い位置、即ち、Ｎ＋ 型層１ノに近い位置に配設し
ているＯＮチャンネルＭ ＯＳ ）ランジスタのソース
電源線１即ちＶｓｓ電源電源イノ４いても同様である０
そして、ＰｆヤンネルＭＯ８）ランジスタの基板電位の
とり出し口であるＮ＋型層１１は配線１５を用いてＶＤ
Ｄ電源線１３と接続され、同様にＰ＋型層１２は配線１
６を用いてｖｓｓ電源線１４と接続さメｔでいる。
３、即ち、ＶＤＤ電源線１３はＰｆヤンネルＭＯＳトラ
ンジスタ領領土上ＮチャンネルＭＯＳトランジスタ領域
に近い位置、即ち、Ｎ＋ 型層１ノに近い位置に配設し
ているＯＮチャンネルＭ ＯＳ ）ランジスタのソース
電源線１即ちＶｓｓ電源電源イノ４いても同様である０
そして、ＰｆヤンネルＭＯ８）ランジスタの基板電位の
とり出し口であるＮ＋型層１１は配線１５を用いてＶＤ
Ｄ電源線１３と接続され、同様にＰ＋型層１２は配線１
６を用いてｖｓｓ電源線１４と接続さメｔでいる。
こうして本実施例Ｈｔｃよれば、プロセスの変更。
追加やチップ面積の拡大をともなうことなく、ＣＭＯ８
集積回路の基板電位全固定して、交流特性の向上と２ツ
テアツブ強度の増大ケ図ることができる。
集積回路の基板電位全固定して、交流特性の向上と２ツ
テアツブ強度の増大ケ図ることができる。
図は本発明の一実施例の基本セルのパターン図である。
１．２．３・・・Ｐ＋型層、４，５．６・・・ｒ型層、
７，８，９．１０・・・ゲート電極、１１・・Ｎ＋ 型
層、１２・・・ｒ 型層、Ｉ３・・■ｎｏ電源線、１４
・・・Ｖｓｓ電源線、１５．１６・・・配線。
７，８，９．１０・・・ゲート電極、１１・・Ｎ＋ 型
層、１２・・・ｒ 型層、Ｉ３・・■ｎｏ電源線、１４
・・・Ｖｓｓ電源線、１５．１６・・・配線。
Claims (1)
- 半導体基板に複数個のＭＯＳ）ランジスタからなる基本
セルを複数個配列して集積し、配線パターンにより所望
の回路動作を実現する半導体集積回路装置において、前
記基本セルはＰチャンネルおよびＮチャンネルのＭＯＳ
）ランジスタを並設して構成したものであって、Ｐチャ
ンネルＭＯ８）、ＦンジスタとＮチャンネルＭＯＳトラ
ンジスタの間の各基板領域にそれぞれ基板領域と同じ導
電型の高不純物濃度層をもうけ、％ＭＯ８）ランジスタ
領域上でそれぞれこの高不純物濃度層に近い位置にソー
ス電源用配線を配設し、谷ソース電源用配線と前記高不
純物濃度層との間を適宜接続して％ＭＯ８）ランジスタ
の基板電位を固定するようにしたこと全特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177084A JPS5966146A (ja) | 1982-10-08 | 1982-10-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177084A JPS5966146A (ja) | 1982-10-08 | 1982-10-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966146A true JPS5966146A (ja) | 1984-04-14 |
Family
ID=16024842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177084A Pending JPS5966146A (ja) | 1982-10-08 | 1982-10-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966146A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214459A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置 |
| JPS61214448A (ja) * | 1985-03-19 | 1986-09-24 | Fujitsu Ltd | 半導体集積回路 |
| JPS6240742A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体集積回路装置 |
| JPS6417445A (en) * | 1987-07-10 | 1989-01-20 | Matsushita Electric Ind Co Ltd | Standard cell |
-
1982
- 1982-10-08 JP JP57177084A patent/JPS5966146A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214459A (ja) * | 1985-03-19 | 1986-09-24 | Toshiba Corp | 半導体装置 |
| JPS61214448A (ja) * | 1985-03-19 | 1986-09-24 | Fujitsu Ltd | 半導体集積回路 |
| JPS6240742A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体集積回路装置 |
| JPS6417445A (en) * | 1987-07-10 | 1989-01-20 | Matsushita Electric Ind Co Ltd | Standard cell |
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