JPS5846174B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5846174B2 JPS5846174B2 JP56030207A JP3020781A JPS5846174B2 JP S5846174 B2 JPS5846174 B2 JP S5846174B2 JP 56030207 A JP56030207 A JP 56030207A JP 3020781 A JP3020781 A JP 3020781A JP S5846174 B2 JPS5846174 B2 JP S5846174B2
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- semiconductor integrated
- crystal silicon
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はヒユーズを用いた半導体集積回路の改良に関す
る。
る。
半導体集積回路の高密度化の進歩やチップサイズの拡大
と共に、１チツプ上の全回路を不良なく動作させること
が困難となりつつある。
と共に、１チツプ上の全回路を不良なく動作させること
が困難となりつつある。
このようなことから、ヒユーズを用いてそれに大電流を
流して溶断することにより、不良回路（又はメモリの場
合は不良ビット部分）を取り除き、冗長回路（又は冗長
ビット部分）を追加して、不良部分の救済回路（スペア
−回路）を設けた半導体集積回路が開発されている。
流して溶断することにより、不良回路（又はメモリの場
合は不良ビット部分）を取り除き、冗長回路（又は冗長
ビット部分）を追加して、不良部分の救済回路（スペア
−回路）を設けた半導体集積回路が開発されている。
また、ヒユーズを用いたＦＲＯＭ（Ｐｒｏｇｒａｍａｂ
ｌｅ ＲＯＭ）が開発されている。
ｌｅ ＲＯＭ）が開発されている。
ところで、上述した半導体集積回路に設けられるヒユー
ズの材質としては、従来、多結晶シリコンが用いられて
いる。
ズの材質としては、従来、多結晶シリコンが用いられて
いる。
しかしながら、多結晶シリコンのヒユーズはそれを構成
する結晶のフレインサイズが製造条件の僅かな違いによ
って敏感に変化するため、素子を溶断する電流にバラツ
キを生じ、プログラムネ良を起し易く、信頼性に欠ける
という難点があった。
する結晶のフレインサイズが製造条件の僅かな違いによ
って敏感に変化するため、素子を溶断する電流にバラツ
キを生じ、プログラムネ良を起し易く、信頼性に欠ける
という難点があった。
本発明は上記事精に鑑みなされたもので、溶断電流にバ
ラツキのないヒユーズを配線の一部に有する半導体集積
回路を提供しようとするものである。
ラツキのないヒユーズを配線の一部に有する半導体集積
回路を提供しようとするものである。
以下、本発明の一実施例を第１図及び第２図を参照して
詳細に説明する。
詳細に説明する。
第１図は本発明の半導体集積回路を示す平面図、第２図
は第１図のＩＩ −Ｉ線に沿う断面図である。
は第１図のＩＩ −Ｉ線に沿う断面図である。
図中１は、絶縁体である単結晶サファイア基板であり、
この基板１上には互に分離された単結晶シリコンからな
るｎ＋型のソース、ドレイン領域２゜３が設けられてい
る。
この基板１上には互に分離された単結晶シリコンからな
るｎ＋型のソース、ドレイン領域２゜３が設けられてい
る。
これらソース、ドレイン領域２，３間にはチャンネル領
域としてのｐ型単結晶シリコン基部４が設けられ、この
基部４付近上にはゲート絶縁膜５を介して例えばモリブ
デンシリサイドからなるゲート電極６が設けられ、ＭＯ
Ｓトランジスタ７を構成している。
域としてのｐ型単結晶シリコン基部４が設けられ、この
基部４付近上にはゲート絶縁膜５を介して例えばモリブ
デンシリサイドからなるゲート電極６が設けられ、ＭＯ
Ｓトランジスタ７を構成している。
前記ｎ十型のソース、ドレイン領域２，３の不純物（砒
素）濃度は１０”０ＣＴＬ−３，ｐ型の基部４の不純物
（ボロン）濃度はＩ Ｘ １０１６／ｃｒｎ ３である
。
素）濃度は１０”０ＣＴＬ−３，ｐ型の基部４の不純物
（ボロン）濃度はＩ Ｘ １０１６／ｃｒｎ ３である
。
そして、前記サファイア基板１上には一端を前記ドレイ
ン領域３と一体的に接続され、一部に幅の狭いヒユーズ
８を有する単結晶シリコンのドレイン配線９が設けられ
ている。
ン領域３と一体的に接続され、一部に幅の狭いヒユーズ
８を有する単結晶シリコンのドレイン配線９が設けられ
ている。
また、全面にＳｉＯ２膜１０を被覆している。
このように、前記ソース、ドレイン領域２．３、ｐ型の
基部４及び一部にヒユーズ８を有するドレイン配線９は
共にサファイア基板１上の単結晶シリコン層（例えば厚
さ０．４μｍ）により形成され、かつ該ヒユーズ８とな
る配線９の箇所は例えば１μｍ幅となっている。
基部４及び一部にヒユーズ８を有するドレイン配線９は
共にサファイア基板１上の単結晶シリコン層（例えば厚
さ０．４μｍ）により形成され、かつ該ヒユーズ８とな
る配線９の箇所は例えば１μｍ幅となっている。
なお、かかる単結晶シリコン層をサファイア基板１上に
形成するには、例えば気相エピタキシャル法、或いは非
単結晶シリコン層を堆積した後、レーザビーム、電子ビ
ームなどのエネルギビームを照射し、サファイア基板１
を結晶核として単結晶化する方法を採用し得る。
形成するには、例えば気相エピタキシャル法、或いは非
単結晶シリコン層を堆積した後、レーザビーム、電子ビ
ームなどのエネルギビームを照射し、サファイア基板１
を結晶核として単結晶化する方法を採用し得る。
また、こうした単結晶シリコン層からソース、ドレイン
領域、基部及びヒユーズを有するドレイン配線となる領
域を形成するには、写真蝕刻法によるパターニングを採
用し得る。
領域、基部及びヒユーズを有するドレイン配線となる領
域を形成するには、写真蝕刻法によるパターニングを採
用し得る。
しかして、本発明のＭＯＳ集積回路はＭＯＳトランジス
タ７のドレイン領域３に接続した単結晶シリコンのドレ
イン配線９の一部に狭い幅のヒユーズ８が設けられてい
るため、所定の電流をドレイン配線８に流すことにより
従来の多結晶シリコンヒユーズの如く溶断電流のバラツ
キを招くことなく溶断てき、ひいてはプログラムネ良率
を低下でき、信頼性の向上を達成できる。
タ７のドレイン領域３に接続した単結晶シリコンのドレ
イン配線９の一部に狭い幅のヒユーズ８が設けられてい
るため、所定の電流をドレイン配線８に流すことにより
従来の多結晶シリコンヒユーズの如く溶断電流のバラツ
キを招くことなく溶断てき、ひいてはプログラムネ良率
を低下でき、信頼性の向上を達成できる。
例えば、ドレイン配線９の層抵抗を数＋側０〜数百Ωカ
に選べば、数ｍＡの電流を流すことにより、単結晶シリ
コンのヒユーズ８を確実かつ安定的に溶断できる。
に選べば、数ｍＡの電流を流すことにより、単結晶シリ
コンのヒユーズ８を確実かつ安定的に溶断できる。
また、本発明のＭＯＳ集積回路はサファイア基板１上に
形成された単結晶シリコン層のｎ十型ドレイン領域３に
一部にヒユーズ８を有するドレイン配線９をコンタクト
ホールを介さずに一体かつ平面的に接続されているため
、集積度を向上できると共に、ドレイン配線９の断切れ
を防止できる。
形成された単結晶シリコン層のｎ十型ドレイン領域３に
一部にヒユーズ８を有するドレイン配線９をコンタクト
ホールを介さずに一体かつ平面的に接続されているため
、集積度を向上できると共に、ドレイン配線９の断切れ
を防止できる。
更に、かかるＭＯＳ集積回路ではゲート電極６をモヌブ
デンシリサイド（或いはその他の高融点金属硅化物、モ
リブデンなどの高融点金属、もしくはアルミニウム、そ
の他合金）等の多結晶シリコン以外の材料で形成できる
。
デンシリサイド（或いはその他の高融点金属硅化物、モ
リブデンなどの高融点金属、もしくはアルミニウム、そ
の他合金）等の多結晶シリコン以外の材料で形成できる
。
次に、上述したＭＯＳ集積回路をスペア−デコーダ回路
に適用した例について第３図を参照して説明する。
に適用した例について第３図を参照して説明する。
図中のＶｃｃは例えば５■の電源端子であり、この電源
端子Ｖｃｃと出力端子Ｖｏｕｔの間に負荷素子１１が接
続されている。
端子Ｖｃｃと出力端子Ｖｏｕｔの間に負荷素子１１が接
続されている。
また出力端子Ｖｏｕｔと基準電位源Ｖｓｓの間にはゲー
ト電極にアドレス入力又はその相補信号が入力される前
記第１図及び第２図図示と同構造のＭＯＳトランジスタ
とヒユーズの直列回路が接続されている。
ト電極にアドレス入力又はその相補信号が入力される前
記第１図及び第２図図示と同構造のＭＯＳトランジスタ
とヒユーズの直列回路が接続されている。
つまり、出力端子Ｖｏｕｔと基準電位源Ｖｓｓとの間に
はＭＯＳ）ランジスタフ□と単結晶シリコンのヒユーズ
８□の直列回路、ＭＯＳトランジスタ７２とヒユーズ８
□の直列回路、ＭＯＳトランジスタ１３とヒユーズ８３
の直列回路、及びＭＯＳ）ランジスタフ４とヒユーズ８
４の直列回路が並列に接続されている。
はＭＯＳ）ランジスタフ□と単結晶シリコンのヒユーズ
８□の直列回路、ＭＯＳトランジスタ７２とヒユーズ８
□の直列回路、ＭＯＳトランジスタ１３とヒユーズ８３
の直列回路、及びＭＯＳ）ランジスタフ４とヒユーズ８
４の直列回路が並列に接続されている。
また、前記ＭＯＳトランジスタ７８，７２のゲート電極
にはアドレス入力信号線Ａｉ１その相補信号線Ａｉが夫
々接続され、ＭＯＳトランジスタγ３．Ｔ４のゲート電
極にはアドレス入力信号線Ａｉ＋１、その相補信号線Ａ
ｉ＋１が夫々接続されている。
にはアドレス入力信号線Ａｉ１その相補信号線Ａｉが夫
々接続され、ＭＯＳトランジスタγ３．Ｔ４のゲート電
極にはアドレス入力信号線Ａｉ＋１、その相補信号線Ａ
ｉ＋１が夫々接続されている。
このような構成のスペア−デコーダ回路において、ＭＯ
Ｓトランジスタ７□、７２に直列接続したヒユーズ８□
、８□のいずれか一方、ＭＯＳトランジスタ７３．７４
に直列接続したヒユーズ８３．８４のいずれか一方に所
定の電流以上を流して溶断することにより、不良デコー
ダ回路に対応する新たなデコーダ出力信号Ｖｏｕｔを発
生するデコーダ回路を実現できる。
Ｓトランジスタ７□、７２に直列接続したヒユーズ８□
、８□のいずれか一方、ＭＯＳトランジスタ７３．７４
に直列接続したヒユーズ８３．８４のいずれか一方に所
定の電流以上を流して溶断することにより、不良デコー
ダ回路に対応する新たなデコーダ出力信号Ｖｏｕｔを発
生するデコーダ回路を実現できる。
また、このスペア−デコーダ回路のヒユーズを溶断して
プログラムを行ない、不良行又は不良列のデコーダ回路
と置換することによって、メモリの不良救済回路を実現
できる。
プログラムを行ない、不良行又は不良列のデコーダ回路
と置換することによって、メモリの不良救済回路を実現
できる。
なお、本発明に係る半導体集積回路は上記実施例の如く
単結晶サファイア基板上に一部にヒユーズを有する単結
晶シリコン配線を設けた構造に限らず、スピネル基板、
或いはＳ ｉｏ ２膜などの他の絶縁体上に同様に一部
にヒユーズを有する単結晶シリコン配線を設けることが
できる。
単結晶サファイア基板上に一部にヒユーズを有する単結
晶シリコン配線を設けた構造に限らず、スピネル基板、
或いはＳ ｉｏ ２膜などの他の絶縁体上に同様に一部
にヒユーズを有する単結晶シリコン配線を設けることが
できる。
但し、ＳｉＯ２膜上にヒユーズを有す単結晶シリコン配
線を形成するには５ｉ０２膜上に多結晶シリコン層を堆
積した後、レーザビームなどのエネルギビームを用いた
熱処理によって単結晶化し、ヒユーズを有する単結晶シ
リコン配線を形成する方法を採用すればよい。
線を形成するには５ｉ０２膜上に多結晶シリコン層を堆
積した後、レーザビームなどのエネルギビームを用いた
熱処理によって単結晶化し、ヒユーズを有する単結晶シ
リコン配線を形成する方法を採用すればよい。
また、ドレイン配線に限らずソース配線にも適用できる
。
。
本発明に係る半導体集積回路は上記実施例の如く単結晶
シリコン配線をｎ型にした場合に限らず、ｐ型にしても
同様な効果を達成できる。
シリコン配線をｎ型にした場合に限らず、ｐ型にしても
同様な効果を達成できる。
本発明に係る半導体集積回路は上記実施例の如きＭＯＳ
集積回路に限らず、バイポーラ集積回路にも同様に適用
できる。
集積回路に限らず、バイポーラ集積回路にも同様に適用
できる。
以上詳述した如く、本発明によれば絶縁体上に一端がト
ランジスタに接続され一部にヒユーズを有する単結晶シ
リコン配線を設けることによって、従来の多結晶シリコ
ンヒユーズの如く溶断電流のバラツキを招くことなくヒ
ユーズを確実かつ安定的に溶断して高信頼性のプログラ
ムを行なうことができ、もって不良デコーダ回路や不良
行、不良列の救済回路（スペア−回路）等として有用な
半導体集積回路を提供できるものである。
ランジスタに接続され一部にヒユーズを有する単結晶シ
リコン配線を設けることによって、従来の多結晶シリコ
ンヒユーズの如く溶断電流のバラツキを招くことなくヒ
ユーズを確実かつ安定的に溶断して高信頼性のプログラ
ムを行なうことができ、もって不良デコーダ回路や不良
行、不良列の救済回路（スペア−回路）等として有用な
半導体集積回路を提供できるものである。
第１図は本発明の一実施例を示すＭＯ８集積回路の平面
図、第２図は第１図の■−■線に沿う断面図、第３図は
第１図図示のＭＯ８集積回路を応用した不良救済のため
のスペア−デコーダ回路を示す回路図である。 １・・・・・・単結晶サファイア基板（絶縁体）、２・
・・・・・ｎ＋＋ソース領域、３・・・・・・ｎ＋型ト
ドレイン領域６・・・・・・ゲート電極、７，１、〜７
４・・・・・・ＭＯＳトランジスタ、８，８、〜８４・
・・・・・単結晶シリコンのヒユーズ、９・・・・・・
単結晶シリコンのドレイン配線。
図、第２図は第１図の■−■線に沿う断面図、第３図は
第１図図示のＭＯ８集積回路を応用した不良救済のため
のスペア−デコーダ回路を示す回路図である。 １・・・・・・単結晶サファイア基板（絶縁体）、２・
・・・・・ｎ＋＋ソース領域、３・・・・・・ｎ＋型ト
ドレイン領域６・・・・・・ゲート電極、７，１、〜７
４・・・・・・ＭＯＳトランジスタ、８，８、〜８４・
・・・・・単結晶シリコンのヒユーズ、９・・・・・・
単結晶シリコンのドレイン配線。
Claims (1)
- 【特許請求の範囲】 １ トランジスタと、絶縁体上に設けられ一端が前記ト
ランジスタと接続された一部にヒユーズを有する単結晶
シリコン配線とを具備したことを特徴とする半導体集積
回路。 ２ トランジスタが絶縁体上に設けられたＭＯＳトラン
ジスタで、これと接続した一部にヒユーズを有する単結
晶シリコン配線が前記ＭＯＳトランジスタのソース又は
ドレインの配線であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030207A JPS5846174B2 (ja) | 1981-03-03 | 1981-03-03 | 半導体集積回路 |
| US06/657,478 US4517583A (en) | 1981-03-03 | 1984-10-04 | Semiconductor integrated circuit including a fuse element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56030207A JPS5846174B2 (ja) | 1981-03-03 | 1981-03-03 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57143858A JPS57143858A (en) | 1982-09-06 |
| JPS5846174B2 true JPS5846174B2 (ja) | 1983-10-14 |
Family
ID=12297282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56030207A Expired JPS5846174B2 (ja) | 1981-03-03 | 1981-03-03 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4517583A (ja) |
| JP (1) | JPS5846174B2 (ja) |
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| GB2206730A (en) * | 1987-05-19 | 1989-01-11 | Gazelle Microcircuits Inc | Semiconductor circuit device parameter optimization |
| JPH01160033A (ja) * | 1987-12-17 | 1989-06-22 | Toshiba Corp | 半導体メモリー装置 |
| DE69213539T2 (de) * | 1991-04-26 | 1997-02-20 | Canon Kk | Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor |
| EP0563852A1 (en) * | 1992-04-02 | 1993-10-06 | Siemens Aktiengesellschaft | Zag fuse for reduced blow-current applications |
| JP3587537B2 (ja) | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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1981
- 1981-03-03 JP JP56030207A patent/JPS5846174B2/ja not_active Expired
-
1984
- 1984-10-04 US US06/657,478 patent/US4517583A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57143858A (en) | 1982-09-06 |
| US4517583A (en) | 1985-05-14 |
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