KR0157345B1 - 반도체 메모리 소자의 전기 휴즈셀 - Google Patents

반도체 메모리 소자의 전기 휴즈셀 Download PDF

Info

Publication number
KR0157345B1
KR0157345B1 KR1019950018971A KR19950018971A KR0157345B1 KR 0157345 B1 KR0157345 B1 KR 0157345B1 KR 1019950018971 A KR1019950018971 A KR 1019950018971A KR 19950018971 A KR19950018971 A KR 19950018971A KR 0157345 B1 KR0157345 B1 KR 0157345B1
Authority
KR
South Korea
Prior art keywords
fuse
conductive type
diffusion region
semiconductor substrate
electric fuse
Prior art date
Application number
KR1019950018971A
Other languages
English (en)
Other versions
KR970003276A (ko
Inventor
최정혁
이정형
김동준
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950018971A priority Critical patent/KR0157345B1/ko
Priority to US08/670,506 priority patent/US5661323A/en
Priority to JP17114596A priority patent/JP3662351B2/ja
Publication of KR970003276A publication Critical patent/KR970003276A/ko
Application granted granted Critical
Publication of KR0157345B1 publication Critical patent/KR0157345B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Fuses (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 제1도전형의 반도체기판에 형성된 전기휴즈셀에 관한 것으로서, 상기 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1확산영역에 연결된 도전층을 구비한다.

Description

반도체메모리소자의 전기휴즈셀
제1도는 종래에 사용된 전기휴즈회로의 일례를 보여주는 도면.
제2도는 종래에 사용된 전기휴즈회로의 다른 예를 보여주는 도면.
제3도는 본 발명에 따른 전기휴즈회로의 구성을 보여주는 도면.
제4도는 제3도에 사용된 휴즈의 단면구조를 보여주는 도면.
제5도는 종래에 사용된 휴즈와 본 발명에 따른 휴즈의 평면형상을 비교하여 보여주는 도면.
본 발명은 반도체메모리소자의 리던던시에 관한 것으로서, 특히 반도체메모리소자의 패키지후에 실시되는 리던던시에 사용되는 전기휴즈에 관한 것이다.
일반적으로, 반도체메모리소자에는 결함이 있는 메모리셀들을 구제하여 소자의 수율을 높이기 위하여 리던던시기술이 사용된다. 이 리던던시기술에 있어서는, 웨이퍼단계에서 널리 사용되고 있는 레이져휴즈(레이져에 의해 휴즈를 절단하는 방식)와 더불어, 패키지이후의 결함비트(또는 결함메모리셀)의 구제나 시스템 사용자의 다양한 요구에 부응하기 위한 프로그램수단으로서 전기휴즈(electrical fuse; 전기적인 힘에 의해 휴즈를 절단하는 방식)의 사용이 증가하고 있다. 그러나, 전기휴즈는, 사용이 용이하다는 등의 이점에도 불구하고, 휴즈절단에 필요한 전원을 선택된 휴즈에 공급하기 위하여 각 휴즈마다 독립된 대용량의 스위칭수단이 필요하고 그러한 스위칭소자들은 고전압 고용량을 갖도록 설계되어야 한다. 일반적으로 사용되는수십∼수백Ω의 저항값을 가지는 폴리실리콘(polisilicon)휴즈나 폴리사이드(polycide)휴즈를 사용하는 경우에 휴즈가 휴즈절단에 필요한 1300℃이상의 높은 온도에 도달하기 위해서는 수십∼수백㎃의 피이크(peak)전류가 필요하다(IEEE Trans, Electron Devices, Vol. ED-29, No.4, pp 719∼724, April 1982, Programming Mechanism of Polysilicon Resistor Fuses를 보라). 그러한 휴즈절단을 위한 스위칭수단으로서 사용되는 모오스트랜지스터는 게이트폭:게이트길이의 비에 의해 전류용량이 결정되므로, 많은 전류를 흘리기 위해서는 트랜지스터의 크기가 커지게 된다. 따라서, 칩내에서 다수개의 전기휴즈를 채용한 경우 칩면적이 증가되는 문제와 그러한 휴즈구조에 따른 피이크전류의 불안정등으로 인해 전기휴즈의 사용이 제한되어 왔다.
이것에 관련하여 미합중국 특허번호 제4,517,583호에서 제시된 휴즈회로가 제1도에 도시되어 있다. 제1도의 휴즈회로에서는, 전원(Vpp)과 출력터미널(Vout)사이에 연결되고 프로그램제어신호(ΦP)에 게이트가 연결된 부하용의 피모오스트랜지스터(1)와, 출력터미널(Vout)에 대하여 서로 병렬로 연결된 휴즈들(F1∼Fn)과, 각 휴즈들의 각각과 소오스라인(2) 사이에 연결되고 프로그램/리이드제어전압들(G1∼Gn)의 각각에 게이트가 접속된 휴즈선택트랜지스터들(S1∼Sn)로 구성된다. 소오스라인(2)은 접지전압(Vss; 또는 기판전압)에 연결되어 있다. 하나의 휴즈와 하나의 휴즈선택트랜지스터는 하나의 전기휴즈셀을 구성한다. 예를 들어, 휴즈(F1)를 프로그램하는 경우에는, 부하용인 피모오스트랜지스터(1)를 통하여 전원(Vpp)으로부터 공급된 프로그램전류가 휴즈(F1)를 통과한 후, 게이트에 Vpp레벨의 프로그램전압(G1)이 인가된 휴즈선택트랜지스터(S1)를 통하여 접지전압(Vss)으로 흐른다. 휴즈(F1)에 흐르는 다량의 전류에 의해 휴즈(F1)에서의 온도가 상승하고, 이것에 의해 휴즈(F1)가 절단됨으로써 프로그램이 완료된다. 이때 나머지의 휴즈선택트랜지스터들(S2∼Sn)의 게이트에는 0V의 프로그램전압(G2∼Gn)이 인가되어 해당하는 휴즈들(F2∼Fn)이 비선택된다.
프로그램 후, 휴즈의 단속여부를 판독하는 리이드동작은, 전원으로부터 공급되는 리이드전압과 선택된 휴즈선택트랜지스터(S1)의 게이트에 인가되는 전압에 의해 선택된 휴즈(F1)를 통한 전류경로의 유무를 출력터미널(Vout)에서 검출하는 것에 의해 이루어진다. 이러한 리이드동작시에 가해지는 리이드전압은 프로그램 전압보다 낮아야 하는데, 이는 리이드과정에서 발생되는 리이드전류가 프로그램 전류와 같은 경우에 휴즈가 원하지 않게 프로그램되거나 휴즈의 특성이 변화되는 것을 방지하여야 하기 때문이다. 그러나, 제1도의 회로에서는 프로그램동작에서나 리이드동작에서나 해당하는 휴즈에 대하여 하나의 휴즈선택트랜지스터를 공용으로 사용하고 이 휴즈선택트랜지스터는 프로그램을 위하여 그것의 크기가 커야하므로(다량의 프로그램전류를 흘리기 때문임), 전술한 리이드동작에서의 적절한 전류제어를 할 수가 없다. 실질적으로, 리이드동작시에는 작은 크기의 트랜지스터로도 충분하다.
리이드동작시의 적절한 전류제어를 위하여, 제2도에 보인 다른 종래의 휴즈회로에서는, 프로그램동작을 위한 구성과 리이드동작을 위한 구성을 별도로 두고 있다. 즉, 제2도에서는, 리이드전원으로 사용되는 전원전압(Vcc)과 출력터미널 사이에 연결되고 리이드제어신호(ΦP)에 게이트가 접속된 리이드부하용의 피모오스트랜지스터(3)와, 프로그램용의 휴즈선택트랜지스터들(S1∼Sn)과는 병렬로, 휴즈들과 접지전압(Vss)사이에 연결된 리이드용의 휴즈선택트랜지스터들(R1∼Rn)을 별도로 갖고 있다. 따라서, 하나의 전기휴즈셀(5)은 하나의 휴즈와 하나의 프로그램용 휴즈선택트랜지스터 및 하나의 리이드용 휴즈선택트랜지스터로 구성된다. 리이드용의 휴즈선택트랜지스터들(R1∼Rn)은 프로그램용의 휴즈선택트랜지스터들(S1∼Sn)보다 작은 크기를 가지는 트랜지스터들이다. 그리하여, 프로그램동작은 전술한 제1도의 경우와 동일하지만, 리이드동작에서는, 예를 들어 리이드용의 휴즈선택트랜지스터(R1)의 선택에 의해 휴즈(F1)를 통한 전류흐름의 유무를 출력터미널(Vout)에서 검출하게 된다.
그러나, 제2도의 휴즈회로는 제1도의 회로에서 문제로 지적되었던 휴즈의 신뢰성과 전류제어 등은 개선할 수 있으나, 프로그램용으로 사용되는 큰 크기의 휴즈선택트랜지스터를 여전히 사용하는 상태에서 리이드용의 휴즈선택트랜지스터들을 별도로 사용하기 때문에, 레이아웃의 면적을 증가시키고 프로그램용으로 사용되는 큰 크기의 프로그램용 휴즈선택트랜지스터를 사용함에 따른 피이크전류의 억제가 곤란하다는 단점을 갖고 있다.
따라서 본 발명의 목적은 프로그램용의 휴즈선택트랜지스터의 크기를 작게 할 수 있는 전기휴즈셀을 제공함에 있다.
본 발명의 다른 목적은 프로그램동작에서의 피이크전류를 줄일 수 있는 전기휴즈셀을 제공함에 있다.
본 발명의 다른 목적은 전술한 목적들에 부합하는 전기휴즈셀을 이용하여 신뢰성있는 프로그램 및 리이드동작을 수행할 수 잇는 전기휴즈회로를 제공함에 있다.
이와같은 본 발명의 목적을 당성하기 위하여, 본 발명은, 제1도전형의 반도체기판에 형성된 전기휴즈셀에 있어서, 상기 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1확산영역에 연결된 도전층을 구비함을 특징으로 한다.
또한, 본 발명은, 제1도전형의 반도체기판에 형성된 전기휴즈셀에 있어서, 또한 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1도전형의 확산영역에 연결된 도전층을 구비함을 특징으로 한다.
또한, 본 발명은, 전기휴즈회로에 있어서, 전원과 출력터미널사이에 연결되고 제어신호에 게이트가 접속된 부하트랜지스터와, 상기 출력터미널에 각각 연결된 복수개의 휴즈들과, 상기 휴즈들의 각각에 에미터가 연결된 복수개의 제1바이폴라트랜지스터들과, 상기 제1바이폴라트랜지스터들의 베이스와 컬렉터에 컬렉터와 베이스가 각각 연결된 복수개의 제2바이폴라트랜지스터들과, 상기 제1바이폴라 트랜지스터들의 베이스에 드레인이 각각 연결되고 제1전압들의 각각에 게이트가 연결되고 상기 제2바이폴라트랜지스터들의 에미터와 함께 접지전압에 소오스가 연결된 복수개의 제1선택폴라트랜지스터들과, 상기 제1바이폴라트랜지스터들의 각 에미터와 소오스라인사이에 채널이 연결되고 제2전압들의 각각에 게이트가 연결된 복수개의 제2선택트랜지스터들을 구비함을 특징으로 한다.
그러면, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 발명에 관련된 도면들에서 실질적으로 동일한 구성과 기능을 가지는 구성요소에는 동일한 참조부호를 사용한다.
제3도를 참조하면, 본 발명에 따른 전기휴즈회로는, 전원(Vpp 또는 Vcc)과 출력터미널(Vout)사이에 연결되고 프로그램제어신호(ΦP) 또는 리이드제어신호(ΦR)에 게이트가 접속된 부하용의 피모오스트랜지스터(1)와, 출력터미널(Vout)에 각각 연결된 휴즈들(F1∼Fn)과, 휴즈들의 각각에 에미터가 연결된 PNP형 바이폴라트랜지스터들(Q11∼Qn1)과, PNP형 바이폴라트랜지스터들의 베이스와 컬렉터에 컬렉터와 베이스가 각각 연결된 NPN형 바이폴라트랜지스터들(Q12∼QN2)과, PNP형 바이폴라트랜지스터들의 베이스에 드레인이 각각 연결되고 프로그램전압들(G1p∼Gnp)의 각각에 게이트가 연결되고 NPN형 바이폴라트랜지스터들의 에미터와 함께 접지전압(Vss)에 소오스가 연결된 프로그램용의 휴즈선택트랜지스터들(S1∼Sn)과, PNP형 바이폴라트랜지스터들의 각 에미터와 소오스라인(7)사이에 채널이 연결되고 리이드전압들(G1r∼Gnr)의 각각에 게이트가 연결된 리이드용의 휴즈선택트랜지스터들(R1∼Rn)로 이루어진다. 소오스라인(7)은 접지전압(Vss)에 연결된다. 하나의 전기휴즈셀(6)은, 하나의 휴즈와, 하나의 PNP형 및 NPN형 바이폴라트랜지스터와, 프로그램용 및 리이드용의 휴즈선택트랜지스터로 구성된다. 여기서, 전기휴즈셀(6)에 포함된 PNP형 NPN형 바이폴라트랜지스터들(Q11 및 Q12등)는 모오스형의 휴즈선택트랜지스터가 형성된 영역내에 존재하며, 프로그램용의 휴즈선택트랜지스터(S1등)는 제1도 및 제2도의 것보다는 작은 크기를 가짐에 유의하여야 한다.
제4도는 제3도의 전기휴즈셀(6)을 구성하는 휴즈와 바이폴라트랜지스터 및 프로그램용 휴즈선택트랜지스터(엔모오스트랜지스터)들이 형성된 단면구조를 보여준다. P형의 반도체기판(10)에 형성된 N형 웰(11)내에는 P형 웰(12)의 형성되어 있다. P형 웰(12)내에는 N-형 학산영역(13)과 N+형 확산영역(14)이 서로 이격되어 형성되어 있다. 또한, N-형 확산영역(13)내에는 P+형 확산영역(15)이 형성되어 N-/P+접합영역을 형성한다. N-형 확산영역(13)과 N+형 확산영역(14)사이의 기판영역은 프로그램용 휴즈선택트랜지스터(S1등)의 채널영역으로 이용되고, 이 채널영역이 되는 기판영역의 상부에 폴리실리콘게이트층(16)이 형성되어 있다. 프로그램용의 휴즈선택트랜지스터(S1등)의 게이트가 되는 폴리실리콘층(16)은 기판영역과는 게이트산화막을 사이에 두고 전기적으로 이격되어 있으며, 절연층(17)에 의해 덮혀져 있다. N-형 확산영역(13)과 N+형 확산영역(14)은 각각 프로그램용 휴즈선택트랜지스터(S1등)의 드레인 및 소오스가 된다. 반도체기판(10)의 상부에 형성된 절연층(17)에는, 또한 제3도의 휴즈(F1등)가 되는 폴리실리콘휴즈층(18)이 형성되어 있으며, 폴리실리콘휴즈층(18)의 한쪽은 금속층(19)을 통하여 제3도의 전기휴즈회로의 출력터미널(Vout)에 연결되며, 다른 한쪽은 금속층(20)을 통하여 P+형 확산영역(15)에 연결된다. N+형 확산영역(14)은 금속층(21)을 통하여 접지전압(Vss)에 연결된다. N-형 확산영역(13)은 포스포러스(P; phosporous)등의 불순물을 80[KeV]의 가족전압으로써 5×1013[ions/㎠]의 도우즈농도로 형성하면 된다. 또한 p+형 확산영역(15)은 보론(B; boron)등의 불순물을 40[KeV]의 가속전압으로써 2×1015[ions/㎠]의 도우즈농도로 형성될 수 있다. 따라서, 제4도의 단면구조로부터 알 수 있는 바와 같이, 프로그램용의 휴즈선택트랜지스터가 형성된 구조내에는, N-형 확산영역(13)을 베이스로 하고 P+형 확산영역(15)을 에미터로 하며 P형 웰(12)을 컬렉터로 하는 PNP형 바이폴라트랜지스터(Q1등)가 형성된다. 또한, N-형 확산영역(13)을 컬렉터로 하고 P형 확산영역(12)을 베이스로 하며 N+형 확산영역(14)을 에미터로 하는 NPN형 바이폴라트랜지스터(Q12)가 형성된다.
그리하여, 프로그램동작에 있어서 휴즈선택트랜지스터(S1)의 게이트에 프로그램전압(G1p)이 인가되면 휴즈선택트랜지스터(S1)의 턴온되고, 이것에 의해 바이폴라트랜지스터(Q1)이 턴온됨에 따라 부하용의 피모오스트랜지스터(1)를 통하여 공급된 프로그램전류가 휴즈(F1)와 바이폴라트랜지스터(Q1) 및 휴즈선택트랜지스터(S1)를 통하여 접지전압(Vss)으로 흐른다. 이때 발생되는 전류는 휴즈선택트랜지스터(S1)의 전류구동능력에 제한을 받는 바이폴라트랜지스터(Q1)의 베이스전류(Ib)로 작용하기 때문에, 바이폴라트랜지스터(Q1)내에서는 자체의 전류증폭률(hfe=Ic/Ib; Ic는 컬렉터전류)에 따르는 컬렉터전류(Ic=hfe*Ib)가 휴즈선택트랜지스터(S1)의 드레인이 되는 N-형 확산영역(13)으로부터 발생되어 P형 웰(12)로 유입된다. 바이폴라트랜지스터(Q1)의 전류증폭률(hfe)을 10으로 가정하면, 컬렉터전류(Ic)는 베이스전류(Ib), 즉, 프로그램용 휴즈선택트랜지스터(S1)의 드레인으로 유입되는 전류의 10배가 된다.
연이어, P형 웰(12)로 유입된 PNP형 바이폴라트랜지스터(Q11)의 컬렉터전류(Ic)는 NPN형 바이폴라트랜지스터(Q12)의 베이스전류가 된다. 컬렉터전류(Ic)가 P형 웰(12)을 통하여 흐를 때에는 벌크영역이 되는 P형 웰(12)내에서의 저항(Rb)에 의해 Ic/Rb만큼의 전압강하가 일어나지만, P형 웰(12)에서의 P형 웰(12)과 N+형 확산영역(14)에 의해 형성되는 P-/N+접합의 드레쉬홀드전압 예컨대 0.6V이상으로 되면 P-/N+접합은 순방향으로 바이어스된다. 그렇게 되면, NPN형 바이폴라트랜지스터(Q12)의 에미터, 즉, 프로그램용 휴즈선택트랜지스터(S1)의 소오스를 통하여 접지전압(Vss)으로 전류가 흐르게 된다. 이러한 과정은 NPN형 바이폴라트랜지스터(Q12)의 자체적인 증폭동작에 의해 가중되어 더 많은 전류를 접지전압으로 흘리게 된다. 즉, 순방향으로 바이어스된 P-/N+접합에 의해 N+형 확산영역(14)으로부터 다량의 전자가 P형 웰(12)로 주입되고, 이 주입된 다량의 전자들은 휴즈선택트랜지스터(S1)의 드레인에서의 충돌전리에 의해 더 많은 전류가 P형 웰(12)로 유입되도록 하는 반복적인 궤환동작을 유기시키게 된다. 이러한 전류증폭의 과정은 휴즈(F1)이 발열되어 절단될 때까지 진행된다.
이와같은 궤환성의 전류증폭동작을 안정적으로 실현하기 위해서는, PNP형 바이폴라트랜지스터(Q11)의 전류증폭률과는 무관하게 NPN형 바이폴라트랜지스터(Q12)를 낮은 전압에서 동작하도록 설계하는 것이 중요하다. 이는, 프로그램동작에서 P형 웰(12)로 유입된 전류량(적어도 휴즈선택트랜지스터(S1)의 드레인전류의 hfe배가 되는 전류량)이 얼마이든간에 접지전압으로 충분히 흘려주어야만 프로그램용 휴즈선택트랜지스터(S1)의 크기를 줄이는 것이 가능하다는 점과, 전술한 PNP형 바이폴라트랜지스터(Q11)의 증폭률(hfe)이 공정중에 발생되는 P+형 확산영역(15)와 N-형 확산영역(13)의 식각손상이나 열처리상태등에 의해 결정되는 베이스폭에 따라 변동될 수 있다는 점을 감안한 때문이다. NPN형 바이폴라트랜지스터(Q12)를 턴온전압을 낮추기 위해서는, 제4도에 보인 바와 같이 NPN형 바이폴라트랜지스터(Q12)의 베이스영역이 되는 P형 웰(12)을 반도체기판(10)과 N형 웰(11)로써 격리시키고, P형 웰(12)의 저항(Rb)을 크게 하는 것이 바람직하다.
결국, 프로그램영의 휴즈선택트랜지스터(S1)를 통과하는 전류량의 10배의 전류가 P형 웰(12)로 흐르고 이 전류량은 NPN형 바이폴라트랜지스터에 의한 궤환성의 전류증폭작용에 의해 접지전압으로 충분히 흐르므로, 종래에 비해 프로그램용의 휴즈선택트랜지스터(S1)의 크기를 바이폴라트랜지스터(Q1)의 전류증폭률(hfe)이하로 줄일 수 있다.
여기서, 프로그램전압이 충분히 높은 경우에는 PNP형 바이폴라트랜지스터(Q11)를 형성할 필요없이 N-형 확산영역(13)과 P형 웰(12)사이의 누설전류에 의해 NPN형 바이폴라트랜지스터를 턴온시킬 수 있음(이러한 특성을 모오스트랜지스터의 스냅백(snap back)현상이라고 함)을 예측할 수 있을 것이다. 제3도 및 제4도에 관련한 본 발명의 실시예에서는 휴즈선택트랜지스터를 엔모오스트랜지스터로 하였으나, 피모오스트랜지스터로 실시하는 경우에는 제4도의 기판, 웰 및 확산영역들의 도전형을 반대로 함에 의해 가능할 것이다.
또한, 휴즈의 열방출면적에 비해 프로그램을 휴즈선택트랜지스터의 드레인접합면적을 크게 하면 휴즈가 절단되기 전에 드레인접합이 파괴되는 것을 방지할 수 있을 것이다. 휴즈에서의 온도가 상승하면 이 상승된 열은, 제4도에 보인 바와 같이, 폴리실리콘휴즈층(18)을 둘러싸고 있는 주변의 절연층(17)으로 발산되는데, 이 발산되는 면적을 적게 하는 것은 휴즈선택트랜지스터의 신뢰성을 증가시키고 휴즈절단시의 피이크전류를 줄일 수 있다. 이를 위하여, 본 발명에서는 제5도(B)에 보인 바와 같이, 절단위치(a)에서의 폴리실리콘패턴을 계단형상으로 형성한다. 제4도의 금속층(19,20)에 각각 연결되는 컨택영역(25,27)을 포함하는 컨택패턴(26,28)과 휴징패턴(b)이 절단위치(a)에서 만나는 각도 θc는 85°∼95°로 되는 것이 바람직하다, 종래의 경우를 보여주는 제5도(A)의 폴리실리콘패턴에서는 휴즈절단위치(a)에서 경사진 패턴이 인접하여 있기 때문에 온도 증가가 서서히 이루어지고 그에 따라 발산면적이 제5도(B)의 경우에 비해 증가될 수 있음을 구별할 수 있다.
제3도의 회로에서의 리이드동작은 전술한 제2도의 경우와 동일하다.
상술한 바와 같이, 본 발명은 프로그램용의 휴즈선택트랜지스터의 크기를 증가시키지 않고도 신뢰성있는 휴즈프로그램동작을 수행할 수 있는 효과가 있다. 또한, 본 발명은 휴즈절단에 의한 피이크전류를 억제하고 휴즈선택트랜지스터의 동작안정성을 실현할 수 있는 이점이 있다.

Claims (5)

  1. 제1도전형의 반도체기판에 형성된 전기휴즈셀에 있어서, 상기 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1확산영역에 연결된 도전층을 구비함을 특징으로 하는 전기휴즈셀.
  2. 제1도전형의 반도체기판에 형성된 전기휴즈셀에 있어서, 상기 반도체기판과는 제2도전형의 웰에 의해 격리된 제1도전형의 웰과, 상기 제1도전형의 웰내에서 서로 소정거리로 이격되어 형성된 제2도전형의 제1 및 제2확산영역과, 상기 제1확산영역내에 형성된 제1도전형의 확산영역과, 상기 반도체기판의 상부에 형성되고 상기 제1도전형의 확산영역에 연결된 도전층을 구비함을 특징으로 하는 전기휴즈셀.
  3. 전기휴즈회로에 있어서, 전원과 출력터미널사이에 연결되고 제어신호에 게이트가 접속된 부하트랜지스터와, 상기 출력터미널에 각각 연결된 복수개의 휴즈들과, 상기 휴즈들의 각각에 에미터가 연결된 복수개의 제1바이폴라트랜지스터들과, 상기 제1바이폴라트랜지스터들의 베이스와 컬렉터에 컬렉터와 베이스가 각각 연결된 복수개의 제2바이폴라트랜지스터들과, 상기 제1바이폴라트랜지스터들의 베이스에 드레인이 각각 연결되고 제1전압들의 각각에 게이트가 연결되고 상기 제2바이폴라트랜지스터들의 에미터와 함께 접지전압에 소오스가 연결된 복수개의 제1선택트랜지스터들을 구비함을 특징으로 하는 전기휴즈 회로.
  4. 제3항에 있어서, 상기 제1바이폴라트랜지스터들의 각 에미터와 소오스라인 사이에 채널이 연결되고 제2전압들의 각각에 게이트가 연결된 복수개의 제2선택트랜지스터들을 구비함을 특징으로 하는 전기 휴즈회로.
  5. 전기휴즈에 있어서, 전압단자에 접속되는 컨택영역을 포함하는 컨택패턴의 폭이 절단위치를 포함하는 휴징패턴의 폭보다 적어도 넓고, 상기 컨택패턴과 상기 휴징패턴이 상기 절단위치에서 서로 접하는 각도가 85°∼95°임을 특징으로 하는 전기휴즈.
KR1019950018971A 1995-06-30 1995-06-30 반도체 메모리 소자의 전기 휴즈셀 KR0157345B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950018971A KR0157345B1 (ko) 1995-06-30 1995-06-30 반도체 메모리 소자의 전기 휴즈셀
US08/670,506 US5661323A (en) 1995-06-30 1996-06-27 Integrated circuit fuse programming and reading circuits
JP17114596A JP3662351B2 (ja) 1995-06-30 1996-07-01 半導体装置のヒューズ素子

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950018971A KR0157345B1 (ko) 1995-06-30 1995-06-30 반도체 메모리 소자의 전기 휴즈셀

Publications (2)

Publication Number Publication Date
KR970003276A KR970003276A (ko) 1997-01-28
KR0157345B1 true KR0157345B1 (ko) 1998-12-01

Family

ID=19419375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950018971A KR0157345B1 (ko) 1995-06-30 1995-06-30 반도체 메모리 소자의 전기 휴즈셀

Country Status (3)

Country Link
US (1) US5661323A (ko)
JP (1) JP3662351B2 (ko)
KR (1) KR0157345B1 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188239B1 (en) 1996-08-12 2001-02-13 Micron Technology, Inc. Semiconductor programmable test arrangement such as an antifuse to ID circuit having common access switches and/or common programming switches
US5859562A (en) * 1996-12-24 1999-01-12 Actel Corporation Programming circuit for antifuses using bipolar and SCR devices
US5976917A (en) 1998-01-29 1999-11-02 Micron Technology, Inc. Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry
TW462123B (en) * 1998-03-10 2001-11-01 United Microelectronics Corp Layout design of electrostatic discharge protection device
JP2000173291A (ja) * 1998-12-03 2000-06-23 Oki Electric Ind Co Ltd 半導体記憶装置
US20070190751A1 (en) * 1999-03-29 2007-08-16 Marr Kenneth W Semiconductor fuses and methods for fabricating and programming the same
US6323534B1 (en) 1999-04-16 2001-11-27 Micron Technology, Inc. Fuse for use in a semiconductor device
US6292422B1 (en) 1999-12-22 2001-09-18 Texas Instruments Incorporated Read/write protected electrical fuse
JP3526446B2 (ja) * 2000-06-09 2004-05-17 株式会社東芝 フューズプログラム回路
US6495901B2 (en) * 2001-01-30 2002-12-17 Infineon Technologies Ag Multi-level fuse structure
US6910366B2 (en) * 2001-08-24 2005-06-28 Endress + Hauser Flowtec Ag Viscometer
CN1305134C (zh) * 2001-11-06 2007-03-14 雅马哈株式会社 具有熔线的半导体器件及其制造方法
US20040038458A1 (en) * 2002-08-23 2004-02-26 Marr Kenneth W. Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same
WO2005062776A2 (en) * 2003-12-19 2005-07-14 Gilson, Inc. Method and apparatus for liquid chromatography automated sample loading
DE102004005129B4 (de) * 2004-02-02 2018-09-27 Snaptrack, Inc. Bauelement mit empfindlichen Bauelementstrukturen und Verfahren zur Herstellung
US7098721B2 (en) 2004-09-01 2006-08-29 International Business Machines Corporation Low voltage programmable eFuse with differential sensing scheme
US7824327B2 (en) * 2005-04-12 2010-11-02 Tyco Healthcare Group Llp Optical trocar with scope holding assembly
US7242239B2 (en) * 2005-06-07 2007-07-10 International Business Machines Corporation Programming and determining state of electrical fuse using field effect transistor having multiple conduction states
JP2007004887A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体記憶装置
JP4701034B2 (ja) * 2005-08-02 2011-06-15 パナソニック株式会社 半導体装置
JP2009506577A (ja) * 2005-08-31 2009-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ランダム・アクセス電気的プログラム可能なｅヒューズｒｏｍ
JP2008042108A (ja) * 2006-08-10 2008-02-21 Hitachi Ltd 半導体装置
JP5137408B2 (ja) * 2007-02-05 2013-02-06 パナソニック株式会社 電気ヒューズ回路
KR100845407B1 (ko) * 2007-02-16 2008-07-10 매그나칩 반도체 유한회사 원-타임-프로그래머블 셀 및 이를 구비하는 ｏｔｐ 메모리
US8223575B2 (en) * 2007-03-08 2012-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level electrical fuse using one programming device
TWI378336B (en) * 2007-08-24 2012-12-01 Richtek Technology Corp Trimmer circuit and method
US7432755B1 (en) * 2007-12-03 2008-10-07 International Business Machines Corporation Programming current stabilized electrical fuse programming circuit and method
JP2009177044A (ja) * 2008-01-28 2009-08-06 Panasonic Corp 電気ヒューズ回路
US10600902B2 (en) * 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US7804701B2 (en) * 2008-02-29 2010-09-28 Freescale Semiconductor, Inc. Method of programming a memory having electrically programmable fuses
US8154942B1 (en) * 2008-11-17 2012-04-10 Altera Corporation Integrated circuits with fuse programming and sensing circuitry
US8669806B2 (en) * 2012-03-05 2014-03-11 Robert Newton Rountree Low voltage antifuse programming circuit and method
US9269899B1 (en) * 2015-02-05 2016-02-23 Micron Technology, Inc. Electronic device, memory cell, and method of flowing electric current
US9455222B1 (en) * 2015-12-18 2016-09-27 Texas Instruments Incorporated IC having failsafe fuse on field dielectric
DE102016115939B4 (de) * 2016-08-26 2021-05-27 Infineon Technologies Ag Einmal programmierbare Speicherzelle und Speicheranordnung
US11322497B1 (en) 2021-02-10 2022-05-03 Globalfoundries U.S. Inc. Electronic fuse (e-fuse) cells integrated with bipolar device
US11881274B2 (en) * 2021-11-15 2024-01-23 Ememory Technology Inc. Program control circuit for antifuse-type one time programming memory cell array

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8002634A (nl) * 1980-05-08 1981-12-01 Philips Nv Programmeerbare halfgeleiderinrichting en werkwijze ter vervaardiging daarvan.
JPS5846174B2 (ja) * 1981-03-03 1983-10-14 株式会社東芝 半導体集積回路
JPS59105354A (ja) * 1982-12-09 1984-06-18 Toshiba Corp 半導体装置
JPH0451561A (ja) * 1990-06-19 1992-02-20 Seiko Epson Corp 半導体装置
JP3124144B2 (ja) * 1993-01-27 2001-01-15 株式会社東芝 半導体装置
US5466484A (en) * 1993-09-29 1995-11-14 Motorola, Inc. Resistor structure and method of setting a resistance value
US5471163A (en) * 1993-11-16 1995-11-28 Hewlett-Packard Company Tab circuit fusible links for disconnection or encoding information
US5491444A (en) * 1993-12-28 1996-02-13 Sgs-Thomson Microelectronics, Inc. Fuse circuit with feedback disconnect
US5622892A (en) * 1994-06-10 1997-04-22 International Business Machines Corporation Method of making a self cooling electrically programmable fuse
US5552338A (en) * 1994-09-26 1996-09-03 Intel Corporation Method of using latchup current to blow a fuse in an integrated circuit

Also Published As

Publication number Publication date
US5661323A (en) 1997-08-26
JPH0917878A (ja) 1997-01-17
KR970003276A (ko) 1997-01-28
JP3662351B2 (ja) 2005-06-22

Similar Documents

Publication Publication Date Title
KR0157345B1 (ko) 반도체 메모리 소자의 전기 휴즈셀
US7272067B1 (en) Electrically-programmable integrated circuit antifuses
US7772591B1 (en) Electrically-programmable transistor antifuses
EP0776092B1 (en) Semiconductor device
US6420217B1 (en) Method of an apparatus for programming an integrated fuse element to high resistance in low voltage technology
KR0122103B1 (ko) 반도체 메모리 장치의 퓨즈 소자
US8842488B2 (en) Low voltage efuse programming circuit and method
US6229733B1 (en) Non-volatile memory cell for linear mos integrated circuits utilizing fused mosfet gate oxide
US10115729B2 (en) Anti-fuse nonvolatile memory devices employing lateral bipolar junction transistors as selection transistors
US6621138B1 (en) Zener-like trim device in polysilicon
US6693481B1 (en) Fuse circuit utilizing high voltage transistors
US7564707B2 (en) One-time programmable non-volatile memory
JP2852391B2 (ja) フューズ溶断装置
US7126204B2 (en) Integrated semiconductor circuit with an electrically programmable switching element
US6949423B1 (en) MOSFET-fused nonvolatile read-only memory cell (MOFROM)
US7071533B1 (en) Bipolar junction transistor antifuse
US8467240B1 (en) Integrated circuits with nonvolatile memory elements
US8669806B2 (en) Low voltage antifuse programming circuit and method
US4723081A (en) CMOS integrated circuit protected from latch-up phenomenon
KR100673002B1 (ko) 트랜지스터의 누설전류 패스를 이용한 이-퓨즈 회로
US10068910B2 (en) Non-volatile semiconductor memory device
US9941017B1 (en) Antifuse one-time programmable semiconductor memory
EP0054740A2 (en) Zener diode burn prom
EP0318317B1 (en) Semiconductor memory having a small write current
KR102342535B1 (ko) 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee