JP3124144B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特にプラズマを用いた加工方法を使用するのに好適
な半導体装置に関する。
り、特にプラズマを用いた加工方法を使用するのに好適
な半導体装置に関する。
【０００２】
【従来の技術】従来、過大な電圧より、集積回路を構成
しているＭＯＳＦＥＴのゲ−ト絶縁膜等の薄い絶縁膜を
保護する方式として、入／出力パッドと集積回路部とを
接続する配線層に保護ダイオ−ドを接続する方式があ
る。
しているＭＯＳＦＥＴのゲ−ト絶縁膜等の薄い絶縁膜を
保護する方式として、入／出力パッドと集積回路部とを
接続する配線層に保護ダイオ−ドを接続する方式があ
る。
【０００３】保護ダイオ−ドは、例えば入／出力パッド
に正の過大電圧が供給された時、ブレ−ク・ダウンして
低電位電源ＶSSに電流を流し、正の過大電圧を吸収す
る。また、負の過大電圧が供給された時、ブレ−ク・ダ
ウンして高電位電源ＶDDに電流を流し、負の過大電圧を
吸収する。
に正の過大電圧が供給された時、ブレ−ク・ダウンして
低電位電源ＶSSに電流を流し、正の過大電圧を吸収す
る。また、負の過大電圧が供給された時、ブレ−ク・ダ
ウンして高電位電源ＶDDに電流を流し、負の過大電圧を
吸収する。
【０００４】このような保護ダイオ−ドは、電源電位が
ＶDDおよびＶSSに固定されている場合にのみ、正、負双
方の過大な電圧に対して有効に働くのであって、例えば
装置製造中のように基板電位だけが固定され、入／出力
パッドや内部配線層がフロ−ティング状態となっている
場合には機能しない。このため、プラズマ法等の荷電粒
子を用いた方法により、半導体装置の加工を行っている
際中に荷電粒子がフロ−ティング状態の配線層に触れる
と配線層がチャ−ジ・アップを起こし、集積回路を構成
しているＭＯＳＦＥＴのゲ−ト絶縁膜等、薄い絶縁膜を
破壊する。集積回路部内の絶縁膜が破壊されると、短絡
等の絶縁不良が発生するため、半導体装置は不良品とな
る。
ＶDDおよびＶSSに固定されている場合にのみ、正、負双
方の過大な電圧に対して有効に働くのであって、例えば
装置製造中のように基板電位だけが固定され、入／出力
パッドや内部配線層がフロ−ティング状態となっている
場合には機能しない。このため、プラズマ法等の荷電粒
子を用いた方法により、半導体装置の加工を行っている
際中に荷電粒子がフロ−ティング状態の配線層に触れる
と配線層がチャ−ジ・アップを起こし、集積回路を構成
しているＭＯＳＦＥＴのゲ−ト絶縁膜等、薄い絶縁膜を
破壊する。集積回路部内の絶縁膜が破壊されると、短絡
等の絶縁不良が発生するため、半導体装置は不良品とな
る。
【０００５】
【発明が解決しようとする課題】以上のように、従来の
半導体装置では、その製造中（ウェ−ハ処理工程中）に
入／出力パッドや内部配線層がフロ−ティング状態とな
っているために、荷電粒子がこれらを構成するような導
電層に衝突するとチャ−ジ・アップを起こす、という問
題があった。これらを構成する導電層がチャ−ジ・アッ
プを起こすと、集積回路を構成しているＭＯＳＦＥＴの
ゲ−ト絶縁膜等、薄い絶縁膜が破壊されたりする。
半導体装置では、その製造中（ウェ−ハ処理工程中）に
入／出力パッドや内部配線層がフロ−ティング状態とな
っているために、荷電粒子がこれらを構成するような導
電層に衝突するとチャ−ジ・アップを起こす、という問
題があった。これらを構成する導電層がチャ−ジ・アッ
プを起こすと、集積回路を構成しているＭＯＳＦＥＴの
ゲ−ト絶縁膜等、薄い絶縁膜が破壊されたりする。
【０００６】この発明は上記のような点に鑑みて為され
たもので、その目的は、半導体装置の加工（ウェ−ハ処
理工程中）を行っている際中、集積回路内の絶縁膜を保
護できる半導体装置を提供することにある。
たもので、その目的は、半導体装置の加工（ウェ−ハ処
理工程中）を行っている際中、集積回路内の絶縁膜を保
護できる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係わる半導体装置は、半導
体基板と、この基板内に形成された集積回路部と、前記
半導体基板上に形成された第１導電層と、この第１導電
層上方に形成された第２導電層と、前記第１導電層の第
１の部分により形成され、前記集積回路部に接続された
第１の端部、および第２の端部を有する配線層と、前記
第２導電層の第１の部分により形成され、前記配線層に
接続されたパッドと、前記第１導電層の第２の部分と前
記第２導電層の第２の部分とを積層することにより形成
され、前記配線層の第２の端部と前記基板との間に接続
されたヒューズとを具備することを特徴としている。 ま
た、この発明の第２の態様に係わる半導体装置は、半導
体基板と、この基板内に形成された集積回路部と、この
集積回路部に接続される第１の接続点、前記基板に接続
される第２の接続点、前記第１、第２の接続点間に設定
された第３の接続点、および前記第２、第３の接続点間
に設定され、前記集積回路部が活性化される前に切断さ
れる切断部を有する第１導電層と、この前記第１導電層
の前記切断部上方に形成された第１の部分を有する第２
導電層と、この第２導電層の第２の部分により形成さ
れ、前記第１導電層の前記第３の接続点に接続されたパ
ッドとを具備することを特徴としている。
に、この発明の第１の態様に係わる半導体装置は、半導
体基板と、この基板内に形成された集積回路部と、前記
半導体基板上に形成された第１導電層と、この第１導電
層上方に形成された第２導電層と、前記第１導電層の第
１の部分により形成され、前記集積回路部に接続された
第１の端部、および第２の端部を有する配線層と、前記
第２導電層の第１の部分により形成され、前記配線層に
接続されたパッドと、前記第１導電層の第２の部分と前
記第２導電層の第２の部分とを積層することにより形成
され、前記配線層の第２の端部と前記基板との間に接続
されたヒューズとを具備することを特徴としている。 ま
た、この発明の第２の態様に係わる半導体装置は、半導
体基板と、この基板内に形成された集積回路部と、この
集積回路部に接続される第１の接続点、前記基板に接続
される第２の接続点、前記第１、第２の接続点間に設定
された第３の接続点、および前記第２、第３の接続点間
に設定され、前記集積回路部が活性化される前に切断さ
れる切断部を有する第１導電層と、この前記第１導電層
の前記切断部上方に形成された第１の部分を有する第２
導電層と、この第２導電層の第２の部分により形成さ
れ、前記第１導電層の前記第３の接続点に接続されたパ
ッドとを具備することを特徴としている。
【０００８】
【作用】上記第１の態様に係わる半導体装置によれば、
第１導電層の第２の部分と第２導電層の第２の部分とを
積層することにより形成されたヒューズにより、ウェー
ハ処理工程中、第１、第２導電層をそれぞれ基板に接続
しておくことができる。このため、第１、第２導電層に
荷電粒子が衝突しても、これら第１、第２導電層はそれ
ぞれチャージアップすることがない。従って、上記第１
導電層の第１の部分により形成された配線層が接続され
る集積回路部を構成しているＭＯＳＦＥＴのゲート絶縁
膜等の薄い絶縁膜を、半導体装置の加工を行っている際
中保護でき、上記薄い絶縁膜の破壊を防止できる。ま
た、第２の態様に係わる半導体装置によれば、集積回路
部が活性化される前に接続される切断部を有する第１導
電層により、ウェーハ処理工程中、第１、第２導電層を
それぞれ基板に接続しておくことができる。従って、第
１の態様と同様に、第１、第２導電層に荷電粒子が衝突
しても、これら第１、第２導電層はそれぞれチャージア
ップすることがなく、第１導電層が接続される集積回路
部を構成しているＭＯＳＦＥＴのゲート絶縁膜等の薄い
絶縁膜を、半導体装置の加工を行っている際中保護で
き、上記薄い絶縁膜の破壊を防止できる。
第１導電層の第２の部分と第２導電層の第２の部分とを
積層することにより形成されたヒューズにより、ウェー
ハ処理工程中、第１、第２導電層をそれぞれ基板に接続
しておくことができる。このため、第１、第２導電層に
荷電粒子が衝突しても、これら第１、第２導電層はそれ
ぞれチャージアップすることがない。従って、上記第１
導電層の第１の部分により形成された配線層が接続され
る集積回路部を構成しているＭＯＳＦＥＴのゲート絶縁
膜等の薄い絶縁膜を、半導体装置の加工を行っている際
中保護でき、上記薄い絶縁膜の破壊を防止できる。ま
た、第２の態様に係わる半導体装置によれば、集積回路
部が活性化される前に接続される切断部を有する第１導
電層により、ウェーハ処理工程中、第１、第２導電層を
それぞれ基板に接続しておくことができる。従って、第
１の態様と同様に、第１、第２導電層に荷電粒子が衝突
しても、これら第１、第２導電層はそれぞれチャージア
ップすることがなく、第１導電層が接続される集積回路
部を構成しているＭＯＳＦＥＴのゲート絶縁膜等の薄い
絶縁膜を、半導体装置の加工を行っている際中保護で
き、上記薄い絶縁膜の破壊を防止できる。
【０００９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明の一実施例に係わる半導体
装置を示す図で、（ａ）図は主要部を示す平面図、
（ｂ）図は（ａ）図中の１ａ−１ａ線に沿う断面図であ
る。
り説明する。図１はこの発明の一実施例に係わる半導体
装置を示す図で、（ａ）図は主要部を示す平面図、
（ｂ）図は（ａ）図中の１ａ−１ａ線に沿う断面図であ
る。
【００１０】図１に示すように、Ｐ型（もしくはＮ型）
のシリコン基板１の表面領域内にはフィ−ルド酸化膜２
が形成されており、図示せぬ集積回路部において、集積
回路を構築するＭＯＳＦＥＴ等の能動素子群の素子分離
が行われている。また、基板１の表面領域内には、基板
１と同じ導電型の拡散層３が形成されている。この実施
例では基板１をＰ型としているので以下、高濃度Ｐ+ 型
拡散層３とする。基板１の表面上には、例えばシリコン
酸化膜等の絶縁物から成る第１層間絶縁膜４が形成され
ている。第１層間絶縁膜４には、拡散層３に通じる開孔
部５が形成されている。第１層間絶縁膜４上には、アル
ミニウム合金、あるいはシリサイド等の導電物から成る
第１導電層６が形成されており、第１導電層６は開孔部
５を介して拡散層３に接続されている。この開孔部５内
での第１導電層６は、ウェ−ハ処理工程中、常に接地電
位に導く配線層３-1として機能する。第１導電層６は拡
散層３と接続されている間、互いに同電位とされる。第
１導電層６は図示せぬ集積回路部において、ＭＯＳＦＥ
Ｔのゲ−ト電極や集積回路の内部配線層等を構成する。
第１層間絶縁膜４上には第１導電層６を覆う、例えばシ
リコン酸化膜等の絶縁物から成る第２層間絶縁膜７が形
成されている。第２層間絶縁膜７には、第１導電層６に
通じる開孔部８-1、８-2が形成されている。第２層間絶
縁膜７上には、アルミニウム合金等の導電物から成る第
２導電層９が形成されており、第２導電層９は開孔部８
-1、８-2を介して第１導電層６に接続されている。第２
導電層９は第１導電層６と接続されている間、互いに同
電位とされる。この実施例では、第２導電層９は入／出
力パッド部１０、およびヒュ−ズ部１１を構成する。入
／出力パッド部１０は開孔部８-1を介して第１導電層６
に接続され、ヒュ−ズ部１１は開孔部８-2を介して第２
導電層６に接続される。入／出力パッド部１０とヒュ−
ズ部１１とは、第１導電層６によって互いに接続される
とともに、第２導電層９で一体的に形成されることによ
っても互いに接続されている。第２層間絶縁膜７上には
第２導電層９を覆う、例えばシリコン酸化膜等の絶縁物
から成る保護膜１２が形成されている。保護膜１２に
は、入／出力パッド部１０に通じる開孔部１３-1、およ
びヒュ−ズ部１１に通じる開孔部１３-2が形成されてい
る。
のシリコン基板１の表面領域内にはフィ−ルド酸化膜２
が形成されており、図示せぬ集積回路部において、集積
回路を構築するＭＯＳＦＥＴ等の能動素子群の素子分離
が行われている。また、基板１の表面領域内には、基板
１と同じ導電型の拡散層３が形成されている。この実施
例では基板１をＰ型としているので以下、高濃度Ｐ+ 型
拡散層３とする。基板１の表面上には、例えばシリコン
酸化膜等の絶縁物から成る第１層間絶縁膜４が形成され
ている。第１層間絶縁膜４には、拡散層３に通じる開孔
部５が形成されている。第１層間絶縁膜４上には、アル
ミニウム合金、あるいはシリサイド等の導電物から成る
第１導電層６が形成されており、第１導電層６は開孔部
５を介して拡散層３に接続されている。この開孔部５内
での第１導電層６は、ウェ−ハ処理工程中、常に接地電
位に導く配線層３-1として機能する。第１導電層６は拡
散層３と接続されている間、互いに同電位とされる。第
１導電層６は図示せぬ集積回路部において、ＭＯＳＦＥ
Ｔのゲ−ト電極や集積回路の内部配線層等を構成する。
第１層間絶縁膜４上には第１導電層６を覆う、例えばシ
リコン酸化膜等の絶縁物から成る第２層間絶縁膜７が形
成されている。第２層間絶縁膜７には、第１導電層６に
通じる開孔部８-1、８-2が形成されている。第２層間絶
縁膜７上には、アルミニウム合金等の導電物から成る第
２導電層９が形成されており、第２導電層９は開孔部８
-1、８-2を介して第１導電層６に接続されている。第２
導電層９は第１導電層６と接続されている間、互いに同
電位とされる。この実施例では、第２導電層９は入／出
力パッド部１０、およびヒュ−ズ部１１を構成する。入
／出力パッド部１０は開孔部８-1を介して第１導電層６
に接続され、ヒュ−ズ部１１は開孔部８-2を介して第２
導電層６に接続される。入／出力パッド部１０とヒュ−
ズ部１１とは、第１導電層６によって互いに接続される
とともに、第２導電層９で一体的に形成されることによ
っても互いに接続されている。第２層間絶縁膜７上には
第２導電層９を覆う、例えばシリコン酸化膜等の絶縁物
から成る保護膜１２が形成されている。保護膜１２に
は、入／出力パッド部１０に通じる開孔部１３-1、およ
びヒュ−ズ部１１に通じる開孔部１３-2が形成されてい
る。
【００１１】上記構成の半導体装置であると、その製造
中、基板１が接地され、かつこの基板１に第１導電層６
および第２導電層９が接続される。即ち、第１、第２導
電層６，９がウェ−ハ処理工程中、常に接地電位に導か
れるから、製造中にプラズマ・アタック等があっても、
第１、第２導電層６，９はそれぞれ、チャ−ジ・アップ
することがない。即ち、正負いずれの電荷が上記導電層
らに衝突したとしても、これらの電荷によって引き起こ
されたチャ−ジ分の電位は全て接地電位の基板１に流れ
る。従って、ＭＯＳＦＥＴのゲ−ト酸化膜等に代表され
る薄い絶縁膜に過大な電圧が加わらなくなり、製造中で
あっても、常に薄い絶縁膜を保護することができる。図
２（ａ）はヒュ−ズ切断後の装置を示す平面図で、図２
（ｂ）は（ａ）図中の２ａ−２ａ線に沿う断面図であ
る。
中、基板１が接地され、かつこの基板１に第１導電層６
および第２導電層９が接続される。即ち、第１、第２導
電層６，９がウェ−ハ処理工程中、常に接地電位に導か
れるから、製造中にプラズマ・アタック等があっても、
第１、第２導電層６，９はそれぞれ、チャ−ジ・アップ
することがない。即ち、正負いずれの電荷が上記導電層
らに衝突したとしても、これらの電荷によって引き起こ
されたチャ−ジ分の電位は全て接地電位の基板１に流れ
る。従って、ＭＯＳＦＥＴのゲ−ト酸化膜等に代表され
る薄い絶縁膜に過大な電圧が加わらなくなり、製造中で
あっても、常に薄い絶縁膜を保護することができる。図
２（ａ）はヒュ−ズ切断後の装置を示す平面図で、図２
（ｂ）は（ａ）図中の２ａ−２ａ線に沿う断面図であ
る。
【００１２】一連のウェーハ処理工程を終えて、製造品
がダイソート・テストを行う段階まで進んだらヒューズ
部１１を切断し、集積回路部の動作に支障の無い状態と
する。ヒューズ部１１の切断方法としては、パッド部１
０に大電流を流し、ヒューズ部１１にエレクトロマイグ
レーションを自発的に起こさせて切断する方法がある。
この切断をスムースに行えるようにするために、この実
施例では、ヒューズ部１１の太さを内部配線層のそれよ
りも細くしている。また、レーザ光線をヒューズ部１１
に照射することによっても切断することができる。ヒュ
ーズ部１１を切断した後、パッド部１０に所定の電位や
信号を供給すれば、集積回路部は正常に動作する。ま
た、この時には、パッド部１０と集積回路部との間に接
続された保護ダイオードに所定の電位が供給されるため
にパッド部１０のフローティング状態が解除され、保護
ダイオードが活性化される。従って、ヒューズ部１１切
断後は、保護ダイオードによってＭＯＳＦＥＴのゲート
酸化膜等の薄い絶縁膜が保護されるようになる。以上の
ように、この実施例に係る装置は、製造中から製造後ま
で一貫して、薄い絶縁膜を保護することができる。
がダイソート・テストを行う段階まで進んだらヒューズ
部１１を切断し、集積回路部の動作に支障の無い状態と
する。ヒューズ部１１の切断方法としては、パッド部１
０に大電流を流し、ヒューズ部１１にエレクトロマイグ
レーションを自発的に起こさせて切断する方法がある。
この切断をスムースに行えるようにするために、この実
施例では、ヒューズ部１１の太さを内部配線層のそれよ
りも細くしている。また、レーザ光線をヒューズ部１１
に照射することによっても切断することができる。ヒュ
ーズ部１１を切断した後、パッド部１０に所定の電位や
信号を供給すれば、集積回路部は正常に動作する。ま
た、この時には、パッド部１０と集積回路部との間に接
続された保護ダイオードに所定の電位が供給されるため
にパッド部１０のフローティング状態が解除され、保護
ダイオードが活性化される。従って、ヒューズ部１１切
断後は、保護ダイオードによってＭＯＳＦＥＴのゲート
酸化膜等の薄い絶縁膜が保護されるようになる。以上の
ように、この実施例に係る装置は、製造中から製造後ま
で一貫して、薄い絶縁膜を保護することができる。
【００１３】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１の表面領域内にフィ−ルド酸化膜２を周知の
ＬＯＣＯＳ法を用いて形成する。次いで、ＭＯＳＦＥＴ
のソ−ス／ドレイン形成のためのイオン注入を利用し
て、基板１の表面領域内に高濃度Ｐ+ 型拡散層３を形成
する。次いで、基板１の表面全域上にＣＶＤ法を用いて
二酸化シリコン等の絶縁物を堆積させ、第１層間絶縁膜
４を形成する。
コン基板１の表面領域内にフィ−ルド酸化膜２を周知の
ＬＯＣＯＳ法を用いて形成する。次いで、ＭＯＳＦＥＴ
のソ−ス／ドレイン形成のためのイオン注入を利用し
て、基板１の表面領域内に高濃度Ｐ+ 型拡散層３を形成
する。次いで、基板１の表面全域上にＣＶＤ法を用いて
二酸化シリコン等の絶縁物を堆積させ、第１層間絶縁膜
４を形成する。
【００１４】次に、同図（ｂ）に示すように、拡散層３
に通じる開孔部５を第１層間絶縁膜に形成する。次い
で、基板１の表面全域上にＣＶＤ法を用いてシリサイド
等の導電物を堆積する、あるいはスパッタ法を用いてア
ルミニム合金等の導電物をスパッタする等して、第１導
電層６を形成する。この時、第１導電層６は、開孔部５
内にも形成され、開孔部５を介して基板１に接続され
る。
に通じる開孔部５を第１層間絶縁膜に形成する。次い
で、基板１の表面全域上にＣＶＤ法を用いてシリサイド
等の導電物を堆積する、あるいはスパッタ法を用いてア
ルミニム合金等の導電物をスパッタする等して、第１導
電層６を形成する。この時、第１導電層６は、開孔部５
内にも形成され、開孔部５を介して基板１に接続され
る。
【００１５】次に、同図（ｃ）に示すように、写真蝕刻
法を用いて第１導電層６の選ばれた部分をエッチング
し、所望の内部配線層パタ−ンを形成する。このエッチ
ングには、イオンを用いたＲＩＥ法が用いられるが、第
１導電層６が接地電位とされた基板１に接続されている
ため、第１導電層６にイオンが衝突したとしても、これ
によってチャ−ジされるような電荷は全て基板１に流れ
てしまう。次に、同図（ｄ）に示すように、基板１の表
面全域上にＣＶＤ法を用いて二酸化シリコン等の絶縁物
を堆積させ、第２層間絶縁膜７を形成する。
法を用いて第１導電層６の選ばれた部分をエッチング
し、所望の内部配線層パタ−ンを形成する。このエッチ
ングには、イオンを用いたＲＩＥ法が用いられるが、第
１導電層６が接地電位とされた基板１に接続されている
ため、第１導電層６にイオンが衝突したとしても、これ
によってチャ−ジされるような電荷は全て基板１に流れ
てしまう。次に、同図（ｄ）に示すように、基板１の表
面全域上にＣＶＤ法を用いて二酸化シリコン等の絶縁物
を堆積させ、第２層間絶縁膜７を形成する。
【００１６】次に、同図（ｅ）に示すように、写真蝕刻
法を用いて第２層間絶縁膜７の選ばれた部分をエッチン
グし、第１導電層６に通じる開孔部８-1、８-2を形成す
る。このエッチングには、イオンを用いたＲＩＥ法が用
いられるが、同図（ｃ）に示す工程と同様、第１導電層
６が接地されているために、第１導電層６にイオンが衝
突しても、第１導電層６はチャ−ジ・アップしない。次
に、同図（ｆ）に示すように、基板１の表面全域上にス
パッタ法を用いてアルミニム合金等の導電物をスパッタ
し、第２導電層９を形成する。
法を用いて第２層間絶縁膜７の選ばれた部分をエッチン
グし、第１導電層６に通じる開孔部８-1、８-2を形成す
る。このエッチングには、イオンを用いたＲＩＥ法が用
いられるが、同図（ｃ）に示す工程と同様、第１導電層
６が接地されているために、第１導電層６にイオンが衝
突しても、第１導電層６はチャ−ジ・アップしない。次
に、同図（ｆ）に示すように、基板１の表面全域上にス
パッタ法を用いてアルミニム合金等の導電物をスパッタ
し、第２導電層９を形成する。
【００１７】次に、同図（ｇ）に示すように、写真蝕刻
法を用いて第２導電層９の選ばれた部分をエッチング
し、パッド部１０やフュ−ズ部１１等を形成する。この
エッチングにもＲＩＥ法が用いられるが、第２導電層９
が第１導電層６を介して接地されているために、第２導
電層９にイオンが衝突しても、第１導電層６および第２
導電層９はそれぞれチャ−ジ・アップしない。次に、同
図（ｈ）に示すように、基板１の表面全域上にＣＶＤ法
を用いて二酸化シリコン等の絶縁物を堆積させ、保護膜
１２を形成する。
法を用いて第２導電層９の選ばれた部分をエッチング
し、パッド部１０やフュ−ズ部１１等を形成する。この
エッチングにもＲＩＥ法が用いられるが、第２導電層９
が第１導電層６を介して接地されているために、第２導
電層９にイオンが衝突しても、第１導電層６および第２
導電層９はそれぞれチャ−ジ・アップしない。次に、同
図（ｈ）に示すように、基板１の表面全域上にＣＶＤ法
を用いて二酸化シリコン等の絶縁物を堆積させ、保護膜
１２を形成する。
【００１８】次に、同図（ｉ）に示すように、写真蝕刻
法を用いて保護膜１２の選ばれた部分をエッチングし、
パッド部１０やヒュ−ズ部１１に通じる開孔部１３-1、
１３-2を形成する。このエッチングにＲＩＥ法を用いた
としても、同図（ｇ）に示す工程と同様に、第１導電層
６および第２導電層９はそれぞれチャ−ジ・アップしな
い。図４乃至図６はそれぞれ、この発明の効果を説明す
るための図である。
法を用いて保護膜１２の選ばれた部分をエッチングし、
パッド部１０やヒュ−ズ部１１に通じる開孔部１３-1、
１３-2を形成する。このエッチングにＲＩＥ法を用いた
としても、同図（ｇ）に示す工程と同様に、第１導電層
６および第２導電層９はそれぞれチャ−ジ・アップしな
い。図４乃至図６はそれぞれ、この発明の効果を説明す
るための図である。
【００１９】まず、図４は、ゲ−ト酸化膜破壊の発生頻
度を従来と本発明とで比較して示す図である。図４は発
生頻度の傾向を示しており、発生頻度が、本発明では従
来に比べて減少し、ゲ−ト酸化膜保護の効果が得られて
いることが理解できる。図５は、ゲ−ト電圧とドレイン
電流との関係を示す図で、（ａ）図は従来装置により得
られた関係、（ｂ）図は本発明装置により得られた関係
である。図５中、プラズマ・ダメ−ジ前の関係を実線に
より示し、プラズマ・ダメ−ジ後の関係を破線により示
している。
度を従来と本発明とで比較して示す図である。図４は発
生頻度の傾向を示しており、発生頻度が、本発明では従
来に比べて減少し、ゲ−ト酸化膜保護の効果が得られて
いることが理解できる。図５は、ゲ−ト電圧とドレイン
電流との関係を示す図で、（ａ）図は従来装置により得
られた関係、（ｂ）図は本発明装置により得られた関係
である。図５中、プラズマ・ダメ−ジ前の関係を実線に
より示し、プラズマ・ダメ−ジ後の関係を破線により示
している。
【００２０】図５（ａ）に示すように、従来装置では、
プラズマ・ダメ−ジ後、ドレイン電流が飽和するのに必
要なゲ−ト電圧が高くなる傾向が認られ、ゲ−ト酸化膜
が破壊に至らずとも、ＭＯＳＦＥＴの特性が劣化するこ
とが判明した。
プラズマ・ダメ−ジ後、ドレイン電流が飽和するのに必
要なゲ−ト電圧が高くなる傾向が認られ、ゲ−ト酸化膜
が破壊に至らずとも、ＭＯＳＦＥＴの特性が劣化するこ
とが判明した。
【００２１】しかし、この発明によれば、図５（ｂ）に
示すように、プラズマ・ダメ−ジ前と後において、ゲ−
ト電圧とドレイン電流との関係に大きな変化は認められ
ず、ゲ−ト酸化膜の破壊ばかりで無く、ＭＯＳＦＥＴの
特性が劣化しないという効果もあることが判明した。図
６はＴＤＤＢ試験（ゲ−ト酸化膜のストレス試験）の結
果を示す図である。
示すように、プラズマ・ダメ−ジ前と後において、ゲ−
ト電圧とドレイン電流との関係に大きな変化は認められ
ず、ゲ−ト酸化膜の破壊ばかりで無く、ＭＯＳＦＥＴの
特性が劣化しないという効果もあることが判明した。図
６はＴＤＤＢ試験（ゲ−ト酸化膜のストレス試験）の結
果を示す図である。
【００２２】図６に示すように、従来装置ではゲ−ト酸
化膜が破壊に至らずとも、ゲ−ト酸化膜の寿命が劣化す
る傾向を示している。即ち、従来装置では、ゲ−ト酸化
膜が破壊に至らずとも、高電圧がゲ−ト酸化膜に印加さ
れるため、膜中にキャリアがトラップされたり、界面準
位が発生したりして、膜特性が劣化するものと考えるこ
とができる。
化膜が破壊に至らずとも、ゲ−ト酸化膜の寿命が劣化す
る傾向を示している。即ち、従来装置では、ゲ−ト酸化
膜が破壊に至らずとも、高電圧がゲ−ト酸化膜に印加さ
れるため、膜中にキャリアがトラップされたり、界面準
位が発生したりして、膜特性が劣化するものと考えるこ
とができる。
【００２３】この発明に係る装置では、従来装置よりも
ゲ−ト酸化膜の寿命の劣化する傾向が緩和されている。
この結果は図５に示したＭＯＳＦＥＴの特性劣化を裏付
けている。
ゲ−ト酸化膜の寿命の劣化する傾向が緩和されている。
この結果は図５に示したＭＯＳＦＥＴの特性劣化を裏付
けている。
【００２４】従って、上記実施例にて説明した装置で
は、ゲ−ト酸化膜等に代表される薄い絶縁膜の破壊防止
だけで無く、例えばプラズマ等の荷電粒子を用いた微細
加工を行う際のダメ−ジを低減できるので、信頼性の高
いゲ−ト酸化膜を有する半導体装置をも提供することが
できる。
は、ゲ−ト酸化膜等に代表される薄い絶縁膜の破壊防止
だけで無く、例えばプラズマ等の荷電粒子を用いた微細
加工を行う際のダメ−ジを低減できるので、信頼性の高
いゲ−ト酸化膜を有する半導体装置をも提供することが
できる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、半導体装置の加工を行っている際中、集積回路内の
絶縁膜を保護できる半導体装置を提供できる。
ば、半導体装置の加工を行っている際中、集積回路内の
絶縁膜を保護できる半導体装置を提供できる。
【図１】図１はこの発明の一実施例に係わる半導体装置
を示す図で、（ａ）図は主要部を示す平面図、（ｂ）図
は（ａ）図中の１ａ−１ａ線に沿う断面図。
を示す図で、（ａ）図は主要部を示す平面図、（ｂ）図
は（ａ）図中の１ａ−１ａ線に沿う断面図。
【図２】図２はこの発明の一実施例に係わる半導体装置
のヒュ−ズ切断後を示す図で、（ａ）図は主要部を示す
平面図、（ｂ）図は（ａ）図中の２ａ−２ａ線に沿う断
面図。
のヒュ−ズ切断後を示す図で、（ａ）図は主要部を示す
平面図、（ｂ）図は（ａ）図中の２ａ−２ａ線に沿う断
面図。
【図３】図３はこの発明の一実施例に係わる半導体装置
の製造方法を示す図で、（ａ）〜（ｉ）はそれぞれ主要
な工程を順に示す断面図。
の製造方法を示す図で、（ａ）〜（ｉ）はそれぞれ主要
な工程を順に示す断面図。
【図４】図４はこの発明に係わる半導体装置と従来の半
導体装置とのゲ−ト酸化膜の破壊頻度を比較して示す
図。
導体装置とのゲ−ト酸化膜の破壊頻度を比較して示す
図。
【図５】図５はドレイン電流とゲ−ト電圧との関係を示
す図で、（ａ）図は従来の半導体装置の場合を示す図、
（ｂ）図はこの発明に係わる半導体装置の場合を示す
図。
す図で、（ａ）図は従来の半導体装置の場合を示す図、
（ｂ）図はこの発明に係わる半導体装置の場合を示す
図。
【図６】図６は累積不良率とゲ−ト酸化膜へのストレス
印加時間との関係を示す図。
印加時間との関係を示す図。
１…Ｐ型シリコン基板、２…フィ−ルド酸化膜、３…基
板と同一導電型の高濃度拡散層、４…第１層間絶縁膜、
５…開孔部、６…第１導電層、７…第２層間絶縁膜、８
-1，８-2…開孔部、９…第２導電層、１０…入／出力パ
ッド部、１１…ヒュ−ズ部、１２…保護膜、１３-1、１
３-2…開孔部。
板と同一導電型の高濃度拡散層、４…第１層間絶縁膜、
５…開孔部、６…第１導電層、７…第２層間絶縁膜、８
-1，８-2…開孔部、９…第２導電層、１０…入／出力パ
ッド部、１１…ヒュ−ズ部、１２…保護膜、１３-1、１
３-2…開孔部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/3065 H01L 21/3205 H01L 21/822
Claims (2)
- 【請求項１】 半導体基板と、 前記基板内に形成された集積回路部と、 前記半導体基板上に形成された第１導電層と、 前記第１導電層上方に形成された第２導電層と、 前記第１導電層の第１の部分により形成され、前記集積
回路部に接続された第１の端部、および第２の端部を有
する配線層と、 前記第２導電層の第１の部分により形成され、前記配線
層に接続されたパッドと、 前記第１導電層の第２の部分と前記第２導電層の第２の
部分とを積層することにより形成され、前記配線層の第
２の端部と前記基板との間に設定されたヒューズとを具
備することを特徴とする半導体装置。 - 【請求項２】 半導体基板と、 前記基板内に形成された集積回路部と、 前記集積回路部に接続される第１の接続点、前記基板に
接続される第２の接続点、前記第１、第２の接続点間に
設定された第３の接続点、および前記第２、第３の接続
点間に設定され、前記集積回路部が活性化される前に切
断される切断部を有する第１導電層と、 前記第１導電層の前記切断部上方に形成された第１の部
分を有する第２導電層と、 前記第２導電層の第２の部分により形成され、前記第１
導電層の前記第３の接続点に接続されたパッドとを具備
することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05011622A JP3124144B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体装置 |
| US08/598,138 US5587598A (en) | 1993-01-27 | 1996-02-07 | Semiconductor device with charge-up preventing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05011622A JP3124144B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224373A JPH06224373A (ja) | 1994-08-12 |
| JP3124144B2 true JP3124144B2 (ja) | 2001-01-15 |
Family
ID=11783026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05011622A Expired - Fee Related JP3124144B2 (ja) | 1993-01-27 | 1993-01-27 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5587598A (ja) |
| JP (1) | JP3124144B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR0157345B1 (ko) * | 1995-06-30 | 1998-12-01 | 김광호 | 반도체 메모리 소자의 전기 휴즈셀 |
| JP3352360B2 (ja) * | 1996-07-19 | 2002-12-03 | シャープ株式会社 | 電力制御素子 |
| US5900664A (en) * | 1997-02-11 | 1999-05-04 | Advanced Micro Devices, Inc. | Semiconductor device with self-aligned protection diode |
| DE19743344C2 (de) * | 1997-09-30 | 1999-08-05 | Siemens Ag | Verfahren zur Montage integrierter Schaltkreise mit Schutz der Schaltkreise vor elektrostatischer Entladung und entsprechende Anordnung von integrierten Schaltkreisen mit Schutz vor elektrostatischer Entladung |
| KR100482363B1 (ko) * | 1997-10-14 | 2005-08-25 | 삼성전자주식회사 | 보호용다이오드를가지는반도체장치및그제조방법 |
| JPH11261010A (ja) * | 1998-03-13 | 1999-09-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100267107B1 (ko) * | 1998-09-16 | 2000-10-02 | 윤종용 | 반도체 소자 및 그 제조방법 |
| KR100448703B1 (ko) * | 2001-10-24 | 2004-09-16 | 삼성전자주식회사 | 메이크 링크 퓨즈를 구비한 회로 및 이를 이용한 반도체장치 |
| JP3759135B2 (ja) * | 2003-09-12 | 2006-03-22 | ローム株式会社 | 半導体装置および電子装置 |
| US7253453B2 (en) * | 2003-05-21 | 2007-08-07 | Industrial Technology Research Institute | Charge-device model electrostatic discharge protection using active device for CMOS circuits |
| DE102004005129B4 (de) * | 2004-02-02 | 2018-09-27 | Snaptrack, Inc. | Bauelement mit empfindlichen Bauelementstrukturen und Verfahren zur Herstellung |
| US20050242439A1 (en) * | 2004-04-28 | 2005-11-03 | International Business Machines Corporation | Method and structure for connecting ground/power networks to prevent charge damage in silicon on insulator |
| JP4507091B2 (ja) * | 2004-12-13 | 2010-07-21 | エルピーダメモリ株式会社 | 半導体装置の製造方法及び半導体装置 |
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| US7772093B2 (en) * | 2007-10-26 | 2010-08-10 | Xilinx, Inc. | Method of and circuit for protecting a transistor formed on a die |
| JP2013105898A (ja) * | 2011-11-14 | 2013-05-30 | Sumitomo Electric Device Innovations Inc | 半導体装置の製造方法 |
| US8610243B2 (en) | 2011-12-09 | 2013-12-17 | Globalfoundries Inc. | Metal e-fuse with intermetallic compound programming mechanism and methods of making same |
| CN106057823B (zh) * | 2016-07-29 | 2019-05-10 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4231149A (en) * | 1978-10-10 | 1980-11-04 | Texas Instruments Incorporated | Narrow band-gap semiconductor CCD imaging device and method of fabrication |
| US4801558A (en) * | 1986-09-12 | 1989-01-31 | Texas Instruments Incorporated | Electrostatic discharge protection using thin nickel fuse |
| US4941028A (en) * | 1988-08-10 | 1990-07-10 | Actel Corporation | Structure for protecting thin dielectrics during processing |
| US5341267A (en) * | 1991-09-23 | 1994-08-23 | Aptix Corporation | Structures for electrostatic discharge protection of electrical and other components |
| US5369054A (en) * | 1993-07-07 | 1994-11-29 | Actel Corporation | Circuits for ESD protection of metal-to-metal antifuses during processing |
-
1993
- 1993-01-27 JP JP05011622A patent/JP3124144B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-07 US US08/598,138 patent/US5587598A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5587598A (en) | 1996-12-24 |
| JPH06224373A (ja) | 1994-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |