JPH05308139A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05308139A JPH05308139A JP7974292A JP7974292A JPH05308139A JP H05308139 A JPH05308139 A JP H05308139A JP 7974292 A JP7974292 A JP 7974292A JP 7974292 A JP7974292 A JP 7974292A JP H05308139 A JPH05308139 A JP H05308139A
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- Japan
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- semiconductor substrate
- semiconductor device
- extended
- oxide film
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の製造工程において、プラズマ
プロセスなど高電圧印加によりゲート電極の電荷が蓄積
されて、ゲート酸化膜が破壊されるのを防ぐ。 【構成】半導体基板１上にＰウェル２およびＰ型拡散層
３ｂを形成したのち、チャネルストッパ３上にフィール
ド酸化膜４を形成する。つぎにゲート酸化膜４ａを形成
したのち、ゲート電極５ａを形成する。このときゲート
電極５ａの電荷を逃がすため一端を延長し、コンタクト
８から半導体基板１と接続する。つぎにソース６ａおよ
びドレイン６ｂを形成する。つぎに層間絶縁膜７を堆積
したのち、コンタクトを開口してから金属配線９を形成
する。つぎに表面保護膜１０を堆積したのち、選択エッ
チングする。最後にＹＡＧレーザー光線で、ゲート電極
５ａの延長部を溶断して素子部が完成する。
プロセスなど高電圧印加によりゲート電極の電荷が蓄積
されて、ゲート酸化膜が破壊されるのを防ぐ。 【構成】半導体基板１上にＰウェル２およびＰ型拡散層
３ｂを形成したのち、チャネルストッパ３上にフィール
ド酸化膜４を形成する。つぎにゲート酸化膜４ａを形成
したのち、ゲート電極５ａを形成する。このときゲート
電極５ａの電荷を逃がすため一端を延長し、コンタクト
８から半導体基板１と接続する。つぎにソース６ａおよ
びドレイン６ｂを形成する。つぎに層間絶縁膜７を堆積
したのち、コンタクトを開口してから金属配線９を形成
する。つぎに表面保護膜１０を堆積したのち、選択エッ
チングする。最後にＹＡＧレーザー光線で、ゲート電極
５ａの延長部を溶断して素子部が完成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタ（ＭＯＳＦＥＴ）および、ＭＯＳＦＥＴを含む半
導体集積回路に関するものである。
ジスタ（ＭＯＳＦＥＴ）および、ＭＯＳＦＥＴを含む半
導体集積回路に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型電界効果トランジスタに
ついて、図４（ａ）〜（ｃ）および図５（ａ），（ｂ）
を参照して説明する。
ついて、図４（ａ）〜（ｃ）および図５（ａ），（ｂ）
を参照して説明する。
【０００３】図４（ａ）の回路図において、出力端子Ｏ
ＵＴは組立工程でワイヤがボンディングされるパッドに
なっている。出力端子ＯＵＴからＣＭＯＳ回路のゲート
電極に接続されている。
ＵＴは組立工程でワイヤがボンディングされるパッドに
なっている。出力端子ＯＵＴからＣＭＯＳ回路のゲート
電極に接続されている。
【０００４】ＣＭＯＳゲート回路のうちＮチャネルＭＯ
ＳＦＥＴの平面図を図４（ｂ）に、図４（ｂ）のＡ−Ｂ
断面図を図４（ｃ）に示す（平面図と断面図とはスケー
ルが違うので、対応はとれていない）。
ＳＦＥＴの平面図を図４（ｂ）に、図４（ｂ）のＡ−Ｂ
断面図を図４（ｃ）に示す（平面図と断面図とはスケー
ルが違うので、対応はとれていない）。
【０００５】半導体基板１上にＰウェル２が形成され、
チャネルストッパ３上にＬＯＣＯＳ選択酸化によるフィ
ールド酸化膜４が形成されている。さらにゲート酸化膜
４ａを隔ててゲート電極５ａが形成されている。ソース
６ａおよびドレイン６ｂには層間絶縁膜７のコンタクト
に接続される金属配線９が形成され、全面が表面保護膜
１０で覆われている。
チャネルストッパ３上にＬＯＣＯＳ選択酸化によるフィ
ールド酸化膜４が形成されている。さらにゲート酸化膜
４ａを隔ててゲート電極５ａが形成されている。ソース
６ａおよびドレイン６ｂには層間絶縁膜７のコンタクト
に接続される金属配線９が形成され、全面が表面保護膜
１０で覆われている。
【０００６】このゲート電極５ａは図４（ｂ）に示すよ
うに、コンタクト８を通して金属配線９に接続され、図
４（ａ）の半導体基板１とは接続されていないので、製
造工程においてつぎのような問題がある。
うに、コンタクト８を通して金属配線９に接続され、図
４（ａ）の半導体基板１とは接続されていないので、製
造工程においてつぎのような問題がある。
【０００７】ポリシリコンを成長してからレジストをマ
スクとして、高電界で弗素ガス系プラズマを発生させて
異方性エッチングを行なってゲート電極を形成する。こ
のとき高電界のプラズマによってゲート電極が帯電する
が、半導体基板とは接続されていないので、電荷を逃が
すことができない。
スクとして、高電界で弗素ガス系プラズマを発生させて
異方性エッチングを行なってゲート電極を形成する。こ
のとき高電界のプラズマによってゲート電極が帯電する
が、半導体基板とは接続されていないので、電荷を逃が
すことができない。
【０００８】さらに層間絶縁膜７にコンタクトを開口す
るときも、プラズマを発生させて異方性エッチングする
ので、ゲート電極に電荷が蓄積する。イオン注入工程や
金属配線形成工程でも電荷が蓄積される。
るときも、プラズマを発生させて異方性エッチングする
ので、ゲート電極に電荷が蓄積する。イオン注入工程や
金属配線形成工程でも電荷が蓄積される。
【０００９】蓄積した電荷の一部はゲート酸化膜に捕獲
されてＭＯＳ特性を変動させる。一方、一部の電荷はゲ
ート酸化膜を破壊して半導体基板に抜けて、ゲート電極
とＰウェル（またはＮウェル）とをショートさせ、歩留
り低下の原因になっていた。
されてＭＯＳ特性を変動させる。一方、一部の電荷はゲ
ート酸化膜を破壊して半導体基板に抜けて、ゲート電極
とＰウェル（またはＮウェル）とをショートさせ、歩留
り低下の原因になっていた。
【００１０】半導体集積回路の高速化・高集積化に伴な
い、ゲート酸化膜の膜厚も１０〜１５ｎｍと薄くなっ
て、問題が頻発するようになっている。
い、ゲート酸化膜の膜厚も１０〜１５ｎｍと薄くなっ
て、問題が頻発するようになっている。
【００１１】この対策として図５（ａ）の平面図および
そのＡ−Ｂ断面図に示すように、ゲート電極５ａの一端
を延長して、Ｎ型拡散層６と接続する方法が提案されて
いる。ゲート電極５ａに蓄積した電荷をＮ型拡散層６を
通して逃がすものである。
そのＡ−Ｂ断面図に示すように、ゲート電極５ａの一端
を延長して、Ｎ型拡散層６と接続する方法が提案されて
いる。ゲート電極５ａに蓄積した電荷をＮ型拡散層６を
通して逃がすものである。
【００１２】この方法では、ゲート電極５ａの一端に接
合容量が追加されて、動作速度が低下するという問題が
ある。
合容量が追加されて、動作速度が低下するという問題が
ある。
【００１３】
【発明が解決しようとする課題】ＭＯＳＦＥＴやＭＯＳ
ＦＥＴを含む半導体集積回路のゲート電極には、コンタ
クトを介して上層配線に接続しても、回路構成上半導体
基板と接続していないものがある。
ＦＥＴを含む半導体集積回路のゲート電極には、コンタ
クトを介して上層配線に接続しても、回路構成上半導体
基板と接続していないものがある。
【００１４】ポリシリコンを成長してから、弗素系ガス
を用いて高電界を印加し、プラズマを発生させて異方性
エッチングを行なってゲート電極を形成する。このとき
高電界のプラズマによってゲート電極に電荷が帯電して
も、半導体基板と接続されていないと電荷を逃がすこと
はできない。
を用いて高電界を印加し、プラズマを発生させて異方性
エッチングを行なってゲート電極を形成する。このとき
高電界のプラズマによってゲート電極に電荷が帯電して
も、半導体基板と接続されていないと電荷を逃がすこと
はできない。
【００１５】このあとイオン注入工程においても電荷が
蓄積され続ける。蓄積した電荷の一部はゲート酸化膜に
捕獲されてＭＯＳ特性を変動させる。また一部の電荷は
ゲート酸化膜を破壊して、ゲート電極とウェルとをショ
ートさせて、歩留り低下の原因になっている。
蓄積され続ける。蓄積した電荷の一部はゲート酸化膜に
捕獲されてＭＯＳ特性を変動させる。また一部の電荷は
ゲート酸化膜を破壊して、ゲート電極とウェルとをショ
ートさせて、歩留り低下の原因になっている。
【００１６】半導体集積回路の高速化・高集積化に伴な
い、ゲート酸化膜の膜厚が１０〜１５ｎｍと薄くなっ
て、問題が頻発するようになっている。
い、ゲート酸化膜の膜厚が１０〜１５ｎｍと薄くなっ
て、問題が頻発するようになっている。
【００１７】この対策としてゲート電極の一端を延長し
て半導体基板の接続する方法でも、ゲート電極に接合容
量が追加されて、動作速度が低下するという問題があっ
た。
て半導体基板の接続する方法でも、ゲート電極に接合容
量が追加されて、動作速度が低下するという問題があっ
た。
【００１８】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面上に形成されたゲート電極
の一端が延長されて前記半導体基板の一主面と接続さ
れ、前記ゲート電極の他端が上層金属配線と接続され、
最後に前記ゲート電極の一端が溶断または選択エッチン
グされて前記半導体基板から絶縁されるＭＯＳ型電界効
果トランジスタを含むものである。
一導電型半導体基板の一主面上に形成されたゲート電極
の一端が延長されて前記半導体基板の一主面と接続さ
れ、前記ゲート電極の他端が上層金属配線と接続され、
最後に前記ゲート電極の一端が溶断または選択エッチン
グされて前記半導体基板から絶縁されるＭＯＳ型電界効
果トランジスタを含むものである。
【００１９】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図およびそのＡ−Ｂ断面図である図１（ｂ），
（ｃ）を参照して工程順に説明する（平面図と断面図と
はスケールが違うので、対応はとれていない）。
の平面図およびそのＡ−Ｂ断面図である図１（ｂ），
（ｃ）を参照して工程順に説明する（平面図と断面図と
はスケールが違うので、対応はとれていない）。
【００２０】はじめに図１（ａ）および（ｂ）に示すよ
うに、半導体基板１上にＰウェル２を形成したのち、チ
ャネルストッパ３およびＰ型拡散層３ｂを形成する。つ
ぎにチャネルストッパ３上にＬＯＣＯＳ選択酸化により
フィールド酸化膜４を形成する。つぎにゲート酸化膜４
ａを形成したのち、厚さ３００ｎｍのポリシリコンから
なるゲート電極５ａを形成する。このときゲート電極５
ａの一端が延長されてコンタクト８を通して半導体基板
１上のＰ型拡散層３ｂと接続されている。
うに、半導体基板１上にＰウェル２を形成したのち、チ
ャネルストッパ３およびＰ型拡散層３ｂを形成する。つ
ぎにチャネルストッパ３上にＬＯＣＯＳ選択酸化により
フィールド酸化膜４を形成する。つぎにゲート酸化膜４
ａを形成したのち、厚さ３００ｎｍのポリシリコンから
なるゲート電極５ａを形成する。このときゲート電極５
ａの一端が延長されてコンタクト８を通して半導体基板
１上のＰ型拡散層３ｂと接続されている。
【００２１】つぎにソース６ａ、ドレイン６ｂを形成す
る。つぎに層間絶縁膜７を堆積したのち、コンタクトを
開口してから金属配線９を形成する。
る。つぎに層間絶縁膜７を堆積したのち、コンタクトを
開口してから金属配線９を形成する。
【００２２】つぎに表面保護膜１０を堆積したのち、金
属配線９の出力端子部（図示せず）および延長したゲー
ト電極５ａ上の一部の表面保護膜１０を選択エッチング
する。
属配線９の出力端子部（図示せず）および延長したゲー
ト電極５ａ上の一部の表面保護膜１０を選択エッチング
する。
【００２３】つぎに図１（ｃ）に示すように、ＹＡＧレ
ーザー光線などを用いて、延長したゲート電極５ａの一
部を溶断して素子部が完成する。
ーザー光線などを用いて、延長したゲート電極５ａの一
部を溶断して素子部が完成する。
【００２４】本実施例において、製造工程の最後までゲ
ート電極５ａの一端が半導体基板１と同じ導電型のＰ型
拡散層３ｂと接続されている。そのため、たとえばポリ
シリコンを異方性エッチングしてゲート電極５ａを形成
するときも、ゲート電極５ａに帯電した電荷はゲート電
極５ａの一端から半導体基板１に逃がすことができる。
また半導体基板１に接続したゲート電極５ａの一端は最
終工程でレーザーなどにより溶断することにより、所望
の半導体集積回路を得ることができる。
ート電極５ａの一端が半導体基板１と同じ導電型のＰ型
拡散層３ｂと接続されている。そのため、たとえばポリ
シリコンを異方性エッチングしてゲート電極５ａを形成
するときも、ゲート電極５ａに帯電した電荷はゲート電
極５ａの一端から半導体基板１に逃がすことができる。
また半導体基板１に接続したゲート電極５ａの一端は最
終工程でレーザーなどにより溶断することにより、所望
の半導体集積回路を得ることができる。
【００２５】つぎに本発明の第２の実施例について、図
２（ａ）および（ｂ）を参照して説明する。
２（ａ）および（ｂ）を参照して説明する。
【００２６】本実施例では図２（ａ）に示すように、ゲ
ート電極５ａ上に層間絶縁膜７ａを形成したのち、ポリ
シリコン５を形成して半導体基板１上のＰ型拡散層３ｂ
と接続する。つぎに層間絶縁膜７ｂを堆積したのち、コ
ンタクトを開口してから金属配線９を形成する。つぎに
表面保護膜１０を形成する。
ート電極５ａ上に層間絶縁膜７ａを形成したのち、ポリ
シリコン５を形成して半導体基板１上のＰ型拡散層３ｂ
と接続する。つぎに層間絶縁膜７ｂを堆積したのち、コ
ンタクトを開口してから金属配線９を形成する。つぎに
表面保護膜１０を形成する。
【００２７】つぎに図２（ｂ）に示すように、金属配線
９の出力端子部（図示せず）および延長したゲート電極
５ａ上の一部の表面保護膜１０を選択エッチングする。
つぎにＹＡＧレーザー光線などを用いて、延長したゲー
ト電極５ａに接続したポリシリコン５の一部を溶断して
素子部が完成する。
９の出力端子部（図示せず）および延長したゲート電極
５ａ上の一部の表面保護膜１０を選択エッチングする。
つぎにＹＡＧレーザー光線などを用いて、延長したゲー
ト電極５ａに接続したポリシリコン５の一部を溶断して
素子部が完成する。
【００２８】本実施例では半導体基板１と接続するゲー
ト電極５ａの一端は、ＦＥＴから離れていても構わな
い。レーザーの照射精度が緩和されるので、歩留をさら
に向上させることができる。
ト電極５ａの一端は、ＦＥＴから離れていても構わな
い。レーザーの照射精度が緩和されるので、歩留をさら
に向上させることができる。
【００２９】つぎに本発明の第３の実施例について、図
３（ａ）の平面図およびそのＡ−Ｂ断面図である図３
（ｂ），（ｃ）を参照して工程順に説明する（平面図と
断面図とはスケールが違うので、対応はとれていな
い）。
３（ａ）の平面図およびそのＡ−Ｂ断面図である図３
（ｂ），（ｃ）を参照して工程順に説明する（平面図と
断面図とはスケールが違うので、対応はとれていな
い）。
【００３０】はじめに図３（ａ），（ｂ）に示すよう
に、半導体基板１上に２個のＭＯＳＦＥＴ領域を設け
る。つぎに厚さ２００ｎｍのポリシリコンおよび厚さ１
０ｎｍの高融点金属からなるゲート電極５ａを形成す
る。それぞれのＭＯＳＦＥＴのゲート電極５ａは延長し
て、１個所で半導体基板１と接続されている。つぎに層
間絶縁膜７を堆積したのち、コンタクトを開口してから
金属配線９を形成する。つぎに表面保護膜１０を形成し
たのち、金属配線９の出力端子部（図示せず）および延
長したゲート電極５ａ上の一部の表面保護膜１０を選択
エッチングする。
に、半導体基板１上に２個のＭＯＳＦＥＴ領域を設け
る。つぎに厚さ２００ｎｍのポリシリコンおよび厚さ１
０ｎｍの高融点金属からなるゲート電極５ａを形成す
る。それぞれのＭＯＳＦＥＴのゲート電極５ａは延長し
て、１個所で半導体基板１と接続されている。つぎに層
間絶縁膜７を堆積したのち、コンタクトを開口してから
金属配線９を形成する。つぎに表面保護膜１０を形成し
たのち、金属配線９の出力端子部（図示せず）および延
長したゲート電極５ａ上の一部の表面保護膜１０を選択
エッチングする。
【００３１】つぎに図３（ｃ）に示すように、つぎにＣ
Ｆ4 などのガスを用いて層間絶縁膜７を選択エッチング
してゲート電極５ａ表面を露出させる。つぎにＳＦ6 な
どのガスを用いて、延長したゲート電極５ａの一部を溶
断して素子部が完成する。ポリシリコンおよび高融点金
属からなるゲート電極５ａの延長部を溶断するとき、ア
ルミニウム系合金からなる金属配線９の出力端子部が侵
される心配はない。
Ｆ4 などのガスを用いて層間絶縁膜７を選択エッチング
してゲート電極５ａ表面を露出させる。つぎにＳＦ6 な
どのガスを用いて、延長したゲート電極５ａの一部を溶
断して素子部が完成する。ポリシリコンおよび高融点金
属からなるゲート電極５ａの延長部を溶断するとき、ア
ルミニウム系合金からなる金属配線９の出力端子部が侵
される心配はない。
【００３２】本実施例ではポリシリコンと高融点金属と
の２層からなるゲート電極の延長部が半導体基板１と逆
導電型のＮ型拡散層６と接続されている。帯電による微
小電流を逃がすだけなので、極端にＰＮ接合の面積が小
さくなければ、帯電によって逆バイアスされてもＰＮ接
合が破壊することはない。
の２層からなるゲート電極の延長部が半導体基板１と逆
導電型のＮ型拡散層６と接続されている。帯電による微
小電流を逃がすだけなので、極端にＰＮ接合の面積が小
さくなければ、帯電によって逆バイアスされてもＰＮ接
合が破壊することはない。
【００３３】本実施例では延長したゲート電極と半導体
基板との接続領域を２個のＦＥＴで共有しているので、
素子領域を縮小することができる。半導体集積回路の高
速化・高集積化が可能になる。
基板との接続領域を２個のＦＥＴで共有しているので、
素子領域を縮小することができる。半導体集積回路の高
速化・高集積化が可能になる。
【００３４】さらに大容量のＤＲＡＭや大型アクティブ
マトリックスＬＣＤの不良セル救済のための冗長回路切
り換えのため、ヒューズ溶断工程がある。このとき同時
にゲート電極の延長部を溶断して製造工程を削減するこ
とができる。
マトリックスＬＣＤの不良セル救済のための冗長回路切
り換えのため、ヒューズ溶断工程がある。このとき同時
にゲート電極の延長部を溶断して製造工程を削減するこ
とができる。
【００３５】
【発明の効果】ゲート電極の一端を延長して半導体基板
と接続することにより、製造工程の途上でゲート電極に
帯電した電荷をゲート電極を通して半導体基板に逃がす
ことができる。
と接続することにより、製造工程の途上でゲート電極に
帯電した電荷をゲート電極を通して半導体基板に逃がす
ことができる。
【００３６】そのあと、全面に表面保護膜を堆積し、ゲ
ート電極に電荷が蓄積する工程がなくなってから、延長
したゲート電極の一端を溶断またはエッチングすること
により所望の半導体集積回路を得ることができる。
ート電極に電荷が蓄積する工程がなくなってから、延長
したゲート電極の一端を溶断またはエッチングすること
により所望の半導体集積回路を得ることができる。
【００３７】回路構成上ゲート電極の一端が半導体基板
と接続したＦＥＴが混在しても、同等のＦＥＴ特性が得
られる。
と接続したＦＥＴが混在しても、同等のＦＥＴ特性が得
られる。
【００３８】ゲート電極を延長して半導体基板と接続す
る個所は、複数のＦＥＴと共有することができるので、
素子寸法が大きくなることはない。
る個所は、複数のＦＥＴと共有することができるので、
素子寸法が大きくなることはない。
【００３９】したがって歩留を低下させることなく半導
体集積回路の高性能化を図ることができる。
体集積回路の高性能化を図ることができる。
【図１】（ａ）は本発明の第１の実施例を示す平面図で
ある。（ｂ）および（ｃ）は（ａ）のＡ−Ｂ断面図であ
る。
ある。（ｂ）および（ｃ）は（ａ）のＡ−Ｂ断面図であ
る。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】（ａ）は本発明の第３の実施例を示す平面図で
ある。（ｂ）および（ｃ）は（ａ）のＡ−Ｂ断面図であ
る。
ある。（ｂ）および（ｃ）は（ａ）のＡ−Ｂ断面図であ
る。
【図４】（ａ）はＣＭＯＳゲートの回路図である。
（ｂ）は従来のＭＯＳ型電界効果トランジスタを示す平
面図である。（ｃ）は（ｂ）のＡ−Ｂ断面図である。
（ｂ）は従来のＭＯＳ型電界効果トランジスタを示す平
面図である。（ｃ）は（ｂ）のＡ−Ｂ断面図である。
【図５】（ａ）は従来のＭＯＳ型電界効果トランジスタ
を示す平面図である。（ｂ）は（ｂ）のＡ−Ｂ断面図で
ある。
を示す平面図である。（ｂ）は（ｂ）のＡ−Ｂ断面図で
ある。
１ 半導体基板 ２ Ｐウェル ３ チャネルストッパ ３ｂ Ｐ型拡散層 ４ フィールド酸化膜 ４ａ ゲート酸化膜 ５ ポリシリコン ６ Ｎ型拡散層 ６ａ ソース ６ｂ ドレイン ７，７ａ，７ｂ 層間絶縁膜 ８ コンタクト ９ 金属配線 １０ 表面保護膜 ＶCC 電源 ＯＵＴ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (7)
- 【請求項１】 一導電型半導体基板の一主面上に形成さ
れたゲート電極の一端が延長されて前記半導体基板の一
主面と接続され、前記ゲート電極の他端が上層金属配線
と接続され、最後に前記ゲート電極の一端が溶断または
選択エッチングされて前記半導体基板から絶縁されるＭ
ＯＳ型電界効果トランジスタを含む半導体装置。 - 【請求項２】 ゲート電極が層間絶縁膜を隔てて下層配
線と接続され、前記下層配線の一端が延長されて半導体
基板の一主面と接続された請求項１記載の半導体装置。 - 【請求項３】 冗長回路を有する半導体装置において、
冗長回路の切り換えのためのヒューズ溶断とゲート電極
の一端の延長部の溶断とを同一工程で行なう請求項１記
載の半導体装置。 - 【請求項４】 ゲート電極がポリシリコンを含む請求項
１〜３記載の半導体装置。 - 【請求項５】 ゲート電極がポリシリコンおよび高融点
金属の２層膜からなる請求項１〜３記載の半導体装置。 - 【請求項６】 複数のトランジスタのゲート電極が接続
されて、前記ゲート電極の一端が延長されて半導体基板
の一主面と接続された請求項１〜５記載の半導体装置。 - 【請求項７】 ゲート電極の一端が延長されて一導電型
半導体基板の一主面に形成された一導電型領域または逆
導電型領域と接続された請求項１〜６記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7974292A JPH05308139A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7974292A JPH05308139A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308139A true JPH05308139A (ja) | 1993-11-19 |
Family
ID=13698676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7974292A Pending JPH05308139A (ja) | 1992-04-01 | 1992-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308139A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
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1992
- 1992-04-01 JP JP7974292A patent/JPH05308139A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
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