JPH06310713A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH06310713A JPH06310713A JP11903593A JP11903593A JPH06310713A JP H06310713 A JPH06310713 A JP H06310713A JP 11903593 A JP11903593 A JP 11903593A JP 11903593 A JP11903593 A JP 11903593A JP H06310713 A JPH06310713 A JP H06310713A
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- gate electrode
- substrate
- gate
- semiconductor device
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Abstract
(57)【要約】
【目的】ＭＯＳＦＥＴを構成要素に持つ半導体装置にお
いて、ゲート電極形成後から素子完成までのウェーハプ
ロセスで、ゲート電極は、直接またはこれに接続される
メタル配線を通じて、プラズマガスにさらされること
（例えばＲＩＥやプラズマＣＶＤ等）が多い。このため
ゲート酸化膜の静電破壊が、しばしば発生し、この防止
は重要な課題となっている。 【構成】（ａ）ゲート電極に接続する配線膜と、（ｂ）
チャネルが形成されている領域とひとつづきの同一導電
型でかつ基板表面に露出する半導体層と、（ｃ）前記
（ａ）項記載の配線膜と（ｂ）項記載の露出する半導体
層とを接続するフューズとを設ける。これにより、ゲー
ト電極とチャネル形成領域とをほぼ等電位にしてウェー
ハプロセスを施し、プロセス終了後、フューズを切断し
て、ＭＯＳ構造の機能を正常に戻すことができる構造と
する。
いて、ゲート電極形成後から素子完成までのウェーハプ
ロセスで、ゲート電極は、直接またはこれに接続される
メタル配線を通じて、プラズマガスにさらされること
（例えばＲＩＥやプラズマＣＶＤ等）が多い。このため
ゲート酸化膜の静電破壊が、しばしば発生し、この防止
は重要な課題となっている。 【構成】（ａ）ゲート電極に接続する配線膜と、（ｂ）
チャネルが形成されている領域とひとつづきの同一導電
型でかつ基板表面に露出する半導体層と、（ｃ）前記
（ａ）項記載の配線膜と（ｂ）項記載の露出する半導体
層とを接続するフューズとを設ける。これにより、ゲー
ト電極とチャネル形成領域とをほぼ等電位にしてウェー
ハプロセスを施し、プロセス終了後、フューズを切断し
て、ＭＯＳ構造の機能を正常に戻すことができる構造と
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴまたはＭ
ＯＳＦＥＴを構成素子とするＬＳＩ等の半導体装置とそ
の製造方法とに関するもので、特に製造工程中、ゲート
酸化膜の静電破壊を防止することのできる電極配線構造
に使用されるものである。
ＯＳＦＥＴを構成素子とするＬＳＩ等の半導体装置とそ
の製造方法とに関するもので、特に製造工程中、ゲート
酸化膜の静電破壊を防止することのできる電極配線構造
に使用されるものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路のＰウェル領域に形成
されるＮチャネル形ＭＯＳＦＥＴ（以下ＮchＭＯＳＦＥ
Ｔと略記）を例とし、従来技術とその問題点について説
明する。図４は、前記ＮchＭＯＳＦＥＴの模式的な断面
図である。Ｎ型半導体基板１にＰ型不純物を選択的に拡
散してＰウェル２が形成されている。素子分離用酸化膜
３に囲まれる領域に、ゲート酸化膜４を介してゲート電
極５及びチャネル形成領域６が対向して形成され、チャ
ネル形成領域６を挟んで高濃度のＮ+ ソース６ｓ及びＮ
+ ドレイン６ｄが形成される。７は第１の層間絶縁膜、
９は第２の層間絶縁膜、１１はパッシベ―ション膜、１
１ｔは前記７，９及び１１の絶縁膜が一体化された層間
絶縁膜で、便宜上その区別をしない。８は１層目のＡl
配線膜、１０は２層目のＡl 配線膜である。
されるＮチャネル形ＭＯＳＦＥＴ（以下ＮchＭＯＳＦＥ
Ｔと略記）を例とし、従来技術とその問題点について説
明する。図４は、前記ＮchＭＯＳＦＥＴの模式的な断面
図である。Ｎ型半導体基板１にＰ型不純物を選択的に拡
散してＰウェル２が形成されている。素子分離用酸化膜
３に囲まれる領域に、ゲート酸化膜４を介してゲート電
極５及びチャネル形成領域６が対向して形成され、チャ
ネル形成領域６を挟んで高濃度のＮ+ ソース６ｓ及びＮ
+ ドレイン６ｄが形成される。７は第１の層間絶縁膜、
９は第２の層間絶縁膜、１１はパッシベ―ション膜、１
１ｔは前記７，９及び１１の絶縁膜が一体化された層間
絶縁膜で、便宜上その区別をしない。８は１層目のＡl
配線膜、１０は２層目のＡl 配線膜である。
【０００３】上記ＮchＭＯＳＦＥＴは、薄いゲート酸化
膜（例えば厚さ数十ｎｍ）４上にゲート電極５を形成し
た後、種々の工程を経て、素子として完成されるが、上
記従来技術の問題点は、ゲート電極形成後における各種
プラズマ工程において、ゲート電極を介して、ゲート酸
化膜の静電破壊が、しばしば発生することである。
膜（例えば厚さ数十ｎｍ）４上にゲート電極５を形成し
た後、種々の工程を経て、素子として完成されるが、上
記従来技術の問題点は、ゲート電極形成後における各種
プラズマ工程において、ゲート電極を介して、ゲート酸
化膜の静電破壊が、しばしば発生することである。
【０００４】図４において、１層目のメタル配線膜８及
び２層目のメタル配線膜１０のそれぞれの配線加工、あ
るいはゲート電極５へのコンタクトホ―ル８ｈ及び上下
のメタル配線膜を接続するビアホール（via hole，スル
ーホールとも呼ぶ）１０ｈの開孔には、ＲＩＥ（Reacti
ve Ion Etching、反応性ガスプラズマを利用するエッチ
ング）法が使用される。また配線膜は、現在Ａｌを主成
分としたメタルが用いられ、その融点は低い。したがっ
てＡl 配線膜形成後の層間絶縁膜あるいはパッシベーシ
ョン膜の成膜に際しては、成膜温度は高くても 500℃以
上には上げられない。したがってこれら成膜には、低温
で成膜できるプラズマＣＶＤが用いられる。
び２層目のメタル配線膜１０のそれぞれの配線加工、あ
るいはゲート電極５へのコンタクトホ―ル８ｈ及び上下
のメタル配線膜を接続するビアホール（via hole，スル
ーホールとも呼ぶ）１０ｈの開孔には、ＲＩＥ（Reacti
ve Ion Etching、反応性ガスプラズマを利用するエッチ
ング）法が使用される。また配線膜は、現在Ａｌを主成
分としたメタルが用いられ、その融点は低い。したがっ
てＡl 配線膜形成後の層間絶縁膜あるいはパッシベーシ
ョン膜の成膜に際しては、成膜温度は高くても 500℃以
上には上げられない。したがってこれら成膜には、低温
で成膜できるプラズマＣＶＤが用いられる。
【０００５】このようにゲート電極は、該電極形成後の
製造工程において、直接あるいは配線膜を通じ、プラズ
マガスにさらされる。その際ゲート電極５と基板のＰウ
ェル２との間に高い電界がかかると、ゲート酸化膜４中
をトンネル電流が流れ、トラップの発生によるＶTH（し
きい値電圧）のシフト程度がひどくなると、ゲート酸化
膜４が静電破壊を起こすと考えられる。
製造工程において、直接あるいは配線膜を通じ、プラズ
マガスにさらされる。その際ゲート電極５と基板のＰウ
ェル２との間に高い電界がかかると、ゲート酸化膜４中
をトンネル電流が流れ、トラップの発生によるＶTH（し
きい値電圧）のシフト程度がひどくなると、ゲート酸化
膜４が静電破壊を起こすと考えられる。
【０００６】従来は、この静電破壊に対し、プラズマ装
置の改造を行なったり、プロセス条件の変更をしたり、
ある程度試行錯誤で対応を施す等、手間のかかる対応を
行ない、少なくとも静電破壊を防止する努力がなされて
きた。しかしながら静電破壊を著しく減少することはで
きなかった。
置の改造を行なったり、プロセス条件の変更をしたり、
ある程度試行錯誤で対応を施す等、手間のかかる対応を
行ない、少なくとも静電破壊を防止する努力がなされて
きた。しかしながら静電破壊を著しく減少することはで
きなかった。
【０００７】
【発明が解決しようとする課題】これまで述べたよう
に、ＭＯＳ構造のＦＥＴ素子を有する半導体装置におい
ては、高集積化、高密度化に伴い、ＭＯＳ構造を構成す
るゲート酸化膜は薄くなり、またドライエッチングやＣ
ＶＤの工程で、プラズマガスの使用が増加している。こ
れにより、ゲート電極形成後の工程において、ゲート電
極がプラズマガスにさらされる機会も多くなり、ゲート
の静電破壊がしばしば発生するようになり、この防止は
重要な課題となっている。
に、ＭＯＳ構造のＦＥＴ素子を有する半導体装置におい
ては、高集積化、高密度化に伴い、ＭＯＳ構造を構成す
るゲート酸化膜は薄くなり、またドライエッチングやＣ
ＶＤの工程で、プラズマガスの使用が増加している。こ
れにより、ゲート電極形成後の工程において、ゲート電
極がプラズマガスにさらされる機会も多くなり、ゲート
の静電破壊がしばしば発生するようになり、この防止は
重要な課題となっている。
【０００８】本発明は、ＭＯＳ構造のＦＥＴを有する半
導体装置（特にＩＣ）において、ＭＯＳ構造形成後の製
造工程で、ゲートの静電破壊を防止できる構造の半導体
装置とその製造方法とを提供することを目的とする。
導体装置（特にＩＣ）において、ＭＯＳ構造形成後の製
造工程で、ゲートの静電破壊を防止できる構造の半導体
装置とその製造方法とを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、半導体基板表面に形成されたゲート酸化
膜を介して互いに対向するゲート電極とチャネル形成領
域とからなるＭＯＳ構造の電界効果トランジスタを具備
する半導体装置において、（ａ）前記ゲート電極に接続
する前記基板上の配線膜と、（ｂ）前記ＭＯＳ構造のチ
ャネルが形成されている領域とひとつづきの同一導電型
でかつ基板表面に露出する半導体層と、（ｃ）前記配線
膜に電気接続する第１の接続部及び前記半導体層にオー
ミックに接続する第２の接続部を有すると共に第１と第
２の接続部の間に両接続部を電気的に分離する切断箇所
を有するフューズとを、具備することを特徴とする。
半導体装置は、半導体基板表面に形成されたゲート酸化
膜を介して互いに対向するゲート電極とチャネル形成領
域とからなるＭＯＳ構造の電界効果トランジスタを具備
する半導体装置において、（ａ）前記ゲート電極に接続
する前記基板上の配線膜と、（ｂ）前記ＭＯＳ構造のチ
ャネルが形成されている領域とひとつづきの同一導電型
でかつ基板表面に露出する半導体層と、（ｃ）前記配線
膜に電気接続する第１の接続部及び前記半導体層にオー
ミックに接続する第２の接続部を有すると共に第１と第
２の接続部の間に両接続部を電気的に分離する切断箇所
を有するフューズとを、具備することを特徴とする。
【００１０】なお前記（ｂ）項の基板表面に露出する部
分は、高不純物濃度の拡散層であり、また（ｃ）項のフ
ューズは、不純物をドープしたポリＳi 或いはポリサイ
ドから成ることが望ましい実施態様である。また所望に
よりフューズを切断しやすくする手段、例えば、フュー
ズをレーザーカットできる窓を開孔する構造等を持つ。
分は、高不純物濃度の拡散層であり、また（ｃ）項のフ
ューズは、不純物をドープしたポリＳi 或いはポリサイ
ドから成ることが望ましい実施態様である。また所望に
よりフューズを切断しやすくする手段、例えば、フュー
ズをレーザーカットできる窓を開孔する構造等を持つ。
【００１１】本発明の請求項２に係る半導体装置の製造
方法は、前記ゲート電極に接続する配線膜を前記基板上
に形成する工程と、前記ＭＯＳ構造のチャネルが形成さ
れている領域とひとつづきの同一導電型でかつ基板表面
に露出する半導体層を形成する工程と、前記配線膜に電
気接続する第１の接続部及び前記露出する半導体層にオ
ーミックに接続する第２の接続部を有するフューズを形
成する工程と、該フューズを切断して第１と第２の接続
部を電気的に分離する工程とを含むことを特徴とする請
求項１記載の半導体装置の製造方法である。
方法は、前記ゲート電極に接続する配線膜を前記基板上
に形成する工程と、前記ＭＯＳ構造のチャネルが形成さ
れている領域とひとつづきの同一導電型でかつ基板表面
に露出する半導体層を形成する工程と、前記配線膜に電
気接続する第１の接続部及び前記露出する半導体層にオ
ーミックに接続する第２の接続部を有するフューズを形
成する工程と、該フューズを切断して第１と第２の接続
部を電気的に分離する工程とを含むことを特徴とする請
求項１記載の半導体装置の製造方法である。
【００１２】
【作用】ゲート酸化膜の静電破壊を防止するためには、
ゲート電極と、ゲート酸化膜を挟んでこれと対向するチ
ャネル形成領域とが、製造工程中、常に同電位に保持さ
れていることが、理想条件である。
ゲート電極と、ゲート酸化膜を挟んでこれと対向するチ
ャネル形成領域とが、製造工程中、常に同電位に保持さ
れていることが、理想条件である。
【００１３】本発明においては、前記（ａ）項記載のゲ
ート電極に接続する導電配線膜と、（ｂ）項記載のチャ
ネル形成領域とひとつづきの基板面に露出させた半導体
層とを、（ｃ）項記載のフューズによって接続し、でき
るだけ前記理想条件に近い状態で、ウェーハプロセスを
行ない、プラズマガスによる作業中のゲートの静電破壊
を防止する。
ート電極に接続する導電配線膜と、（ｂ）項記載のチャ
ネル形成領域とひとつづきの基板面に露出させた半導体
層とを、（ｃ）項記載のフューズによって接続し、でき
るだけ前記理想条件に近い状態で、ウェーハプロセスを
行ない、プラズマガスによる作業中のゲートの静電破壊
を防止する。
【００１４】またダイソートテスト前で、かつゲート酸
化膜を静電破壊するおそれのある工程を終わった後に、
前記第１及び第２接続部が電気的に分離するようにフュ
ーズを切断し、ＭＯＳ構造の機能を正常に戻すことが望
ましい。
化膜を静電破壊するおそれのある工程を終わった後に、
前記第１及び第２接続部が電気的に分離するようにフュ
ーズを切断し、ＭＯＳ構造の機能を正常に戻すことが望
ましい。
【００１５】
【実施例】本発明の実施例として、論理ＬＳＩの構成素
子であるＰウェル中に形成されたＮchＭＯＳＦＥＴを例
として、以下説明する。
子であるＰウェル中に形成されたＮchＭＯＳＦＥＴを例
として、以下説明する。
【００１６】図１は、上記ＭＯＳＦＥＴの断面図であ
る。Ｎ型半導体基板２１内のＰウェル２２に 1つのＮch
ＭＯＳＦＥＴが形成される。このＮchＭＯＳＦＥＴは、
Ｐウェル２２の表面に形成されたゲート酸化膜２４を介
して、互いに対向するゲート電極２５とチャネル形成領
域２６とから成るＭＯＳ構造を有し、チャネル形成領域
２６を挟むＮ+ ソース２６ｓ及びＮ+ ドレイン２６ｄ等
から構成される。符号２３は、素子分離用酸化膜（フィ
ールド酸化膜）である。
る。Ｎ型半導体基板２１内のＰウェル２２に 1つのＮch
ＭＯＳＦＥＴが形成される。このＮchＭＯＳＦＥＴは、
Ｐウェル２２の表面に形成されたゲート酸化膜２４を介
して、互いに対向するゲート電極２５とチャネル形成領
域２６とから成るＭＯＳ構造を有し、チャネル形成領域
２６を挟むＮ+ ソース２６ｓ及びＮ+ ドレイン２６ｄ等
から構成される。符号２３は、素子分離用酸化膜（フィ
ールド酸化膜）である。
【００１７】このＮchＭＯＳＦＥＴは、（ａ）ゲート電
極２５に接続される基板２１上の１層目のメタル（本実
施例ではＡl 系合金）配線膜２８と、（ｂ）前記ＭＯＳ
構造のチャネル形成領域２６とひとつづきの同一導電
型、すなわちＰウェル２２に属しかつＰウェル表面に露
出する半導体層（本実施例ではＰ+ 拡散層）３２と、
（ｃ）前記１層目のメタル配線２８に電気接続する第１
の接続部２８ａ及びＰ+ 拡散層３２にオーミックに接続
する第２の接続部３２ａを有すると共に、第１と第２の
接続部の間に、接続部２８ａ及び３２ａを電気的に分離
する切断箇所３３ａを有するフューズ３３とを、具備す
ることを特徴とするものである。
極２５に接続される基板２１上の１層目のメタル（本実
施例ではＡl 系合金）配線膜２８と、（ｂ）前記ＭＯＳ
構造のチャネル形成領域２６とひとつづきの同一導電
型、すなわちＰウェル２２に属しかつＰウェル表面に露
出する半導体層（本実施例ではＰ+ 拡散層）３２と、
（ｃ）前記１層目のメタル配線２８に電気接続する第１
の接続部２８ａ及びＰ+ 拡散層３２にオーミックに接続
する第２の接続部３２ａを有すると共に、第１と第２の
接続部の間に、接続部２８ａ及び３２ａを電気的に分離
する切断箇所３３ａを有するフューズ３３とを、具備す
ることを特徴とするものである。
【００１８】次に上記ＮchＭＯＳＦＥＴの製造方法の概
要について説明する。まず公知の方法により、Ｎ型半導
体基板２１にＢ（ホウ素）を選択的に拡散してＰウェル
２２を形成する。次にLocos 法によりフィールド酸化膜
２３を形成するが、この際ＮchＭＯＳＦＥＴを形成する
領域とＰ+ 拡散層３２を形成する領域とを開口してお
く。次にＰウェル２２の表面の酸化膜を除去した後、改
めて熱酸化して、厚さ数十ｎｍのゲート酸化膜２４を形
成する。次にＣＶＤ法でポリＳi 膜を堆積し、パターニ
ングしてゲート電極２５を形成する。次にゲート電極２
５をマスクにして自己整合的にＮ+ ドレイン２６ｄ及び
Ｎ+ ソース２６ｓを拡散形成する。次に選択的にＰ型不
純物をイオン注入して、Ｐ+ 拡散層３２を形成する。
要について説明する。まず公知の方法により、Ｎ型半導
体基板２１にＢ（ホウ素）を選択的に拡散してＰウェル
２２を形成する。次にLocos 法によりフィールド酸化膜
２３を形成するが、この際ＮchＭＯＳＦＥＴを形成する
領域とＰ+ 拡散層３２を形成する領域とを開口してお
く。次にＰウェル２２の表面の酸化膜を除去した後、改
めて熱酸化して、厚さ数十ｎｍのゲート酸化膜２４を形
成する。次にＣＶＤ法でポリＳi 膜を堆積し、パターニ
ングしてゲート電極２５を形成する。次にゲート電極２
５をマスクにして自己整合的にＮ+ ドレイン２６ｄ及び
Ｎ+ ソース２６ｓを拡散形成する。次に選択的にＰ型不
純物をイオン注入して、Ｐ+ 拡散層３２を形成する。
【００１９】ＣＶＤにより基板全面に酸化膜を形成し、
さらにＢ（ホウ素）やＰ（リン）を添加した酸化膜を堆
積し、リフローして表面を平坦化する。次にＰ+ 拡散層
３２に達するコンタクトホールを開口し、ポリＳi を堆
積する。その後、Ｐ型不純物をドープし、Ｐ+ 拡散層３
２とオーミックに接続する第２の接続部３２ａを含むフ
ューズ３３を形成する。
さらにＢ（ホウ素）やＰ（リン）を添加した酸化膜を堆
積し、リフローして表面を平坦化する。次にＰ+ 拡散層
３２に達するコンタクトホールを開口し、ポリＳi を堆
積する。その後、Ｐ型不純物をドープし、Ｐ+ 拡散層３
２とオーミックに接続する第２の接続部３２ａを含むフ
ューズ３３を形成する。
【００２０】この時、Ｎ型半導体基板２１に形成される
ＰchＭＯＳＦＥＴは、図３に示すようにＮ+ 拡散層５２
上にコンタクトホール５２ａが開孔される。フューズと
なるポリＳi は両拡散層上に同時に成膜されるため、Ｎ
+ 拡散層５２上にコンタクトをとっている部分のポリＳ
i は、Ｎ+ にドープし、Ｐ+ 拡散層３２上にコンタクト
をとっている部分のポリＳi はＰ+ にドープする必要が
ある。この場合、通常はイオン注入で打ちわけられる。
ＰchＭＯＳＦＥＴは、図３に示すようにＮ+ 拡散層５２
上にコンタクトホール５２ａが開孔される。フューズと
なるポリＳi は両拡散層上に同時に成膜されるため、Ｎ
+ 拡散層５２上にコンタクトをとっている部分のポリＳ
i は、Ｎ+ にドープし、Ｐ+ 拡散層３２上にコンタクト
をとっている部分のポリＳi はＰ+ にドープする必要が
ある。この場合、通常はイオン注入で打ちわけられる。
【００２１】またバリアメタルを基板との間に挟む場合
はこの限りではなく、Ｎ+ 拡散層上、Ｐ+ 拡散層上とも
同一のドーピングでよく、この場合イオン注入する必要
なく、ドープトポリＳi を用いることも可能である。ま
た当然のことながらフューズをメタルで形成する場合は
ドーピングは不用となる。
はこの限りではなく、Ｎ+ 拡散層上、Ｐ+ 拡散層上とも
同一のドーピングでよく、この場合イオン注入する必要
なく、ドープトポリＳi を用いることも可能である。ま
た当然のことながらフューズをメタルで形成する場合は
ドーピングは不用となる。
【００２２】次に第１の層間絶縁膜２７に、ゲート電極
２５に達するコンタクトホール２８ｂ及びフューズ３３
に達するビアホール２８ｃを、ＲＩＥにより開口した
後、Ａl 系合金膜を堆積し、ＲＩＥによりパターニング
して１層目のメタル配線２８及びフューズ３３と接続す
る第１の接続部２８ａを形成する。
２５に達するコンタクトホール２８ｂ及びフューズ３３
に達するビアホール２８ｃを、ＲＩＥにより開口した
後、Ａl 系合金膜を堆積し、ＲＩＥによりパターニング
して１層目のメタル配線２８及びフューズ３３と接続す
る第１の接続部２８ａを形成する。
【００２３】次にプラズマＣＶＤにより全面に酸化膜を
形成、さらにＢやＰを添加した酸化膜を堆積し、表面を
平坦にした第２の層間絶縁膜２９を形成する。１層目の
メタル配線２８に達するビアホール３０ａをＲＩＥにて
開口し、Ａl 系合金膜を堆積し、ＲＩＥによりパターニ
ングして各素子間等を接続する２層目のメタル配線３０
を形成する。
形成、さらにＢやＰを添加した酸化膜を堆積し、表面を
平坦にした第２の層間絶縁膜２９を形成する。１層目の
メタル配線２８に達するビアホール３０ａをＲＩＥにて
開口し、Ａl 系合金膜を堆積し、ＲＩＥによりパターニ
ングして各素子間等を接続する２層目のメタル配線３０
を形成する。
【００２４】次にパッシベーション膜（ＢＰＳＧ）３１
を堆積した後、電極取り出し用のパッド及びレーザーカ
ット用の開孔窓３４を形成する。最後にレーザービーム
によりフューズ３３を切断し、第１の接続部２８ａと第
２の接続部３２ａを互いに分離する切断箇所３３ａを形
成する。
を堆積した後、電極取り出し用のパッド及びレーザーカ
ット用の開孔窓３４を形成する。最後にレーザービーム
によりフューズ３３を切断し、第１の接続部２８ａと第
２の接続部３２ａを互いに分離する切断箇所３３ａを形
成する。
【００２５】次に本発明（上記実施例に等しい）と従来
技術とそれぞれで製造した２層メタル配線膜を有するゲ
ートアレイについて、ゲート絶縁膜破壊による不良モー
ドが、ダイソート（ウェーハ上の各集積回路チップを個
別に選別する工程）で不良となった製品のうち、どれく
らい占めるかを比較した。
技術とそれぞれで製造した２層メタル配線膜を有するゲ
ートアレイについて、ゲート絶縁膜破壊による不良モー
ドが、ダイソート（ウェーハ上の各集積回路チップを個
別に選別する工程）で不良となった製品のうち、どれく
らい占めるかを比較した。
【００２６】その結果、ダイソートで不良となった製品
のうち、ゲート酸化膜不良が、従来技術の場合、全体の
10％を占めているのに対し、本発明では、 1％以下に低
下しており、ゲート破壊に対し、すなわちゲート電極加
工後のプロセス中のゲートの静電破壊に対し、本発明が
極めて効果的であることがわかった。
のうち、ゲート酸化膜不良が、従来技術の場合、全体の
10％を占めているのに対し、本発明では、 1％以下に低
下しており、ゲート破壊に対し、すなわちゲート電極加
工後のプロセス中のゲートの静電破壊に対し、本発明が
極めて効果的であることがわかった。
【００２７】図１に示す実施例において、フューズ３３
は、Ｐ+ 拡散層３２と同一導電型の不純物すなわちＰ型
不純物でドープしたポリＳi を使用したが、これに限定
されない。フューズ３３はレーザーで切断できる導電体
ならば、金属であってもポリサイド等であっても差し支
えない。
は、Ｐ+ 拡散層３２と同一導電型の不純物すなわちＰ型
不純物でドープしたポリＳi を使用したが、これに限定
されない。フューズ３３はレーザーで切断できる導電体
ならば、金属であってもポリサイド等であっても差し支
えない。
【００２８】さらにゲート電極２５とフューズ３３とが
同一材料であれば、同一工程で同時に形成しても差し支
えない。図２はこの場合のＮchＭＯＳＦＥＴの断面図で
ある。同図において図１と同符号は同じ部分をあらわ
す。ゲート電極４５とフューズ４３が、いずれもポリＳ
i であるとする。ゲート酸化膜２４及びＰ+ 拡散層４２
の開口面を含む基板上に同時にポリＳi 膜を堆積し、パ
ターニングしてゲート電極４５及びフューズ４３を形成
する。４８は１層目のメタル配線、４８ａは第１の接続
部、４２ａは第２の接続部、４３ａは切断箇所である。
同一材料であれば、同一工程で同時に形成しても差し支
えない。図２はこの場合のＮchＭＯＳＦＥＴの断面図で
ある。同図において図１と同符号は同じ部分をあらわ
す。ゲート電極４５とフューズ４３が、いずれもポリＳ
i であるとする。ゲート酸化膜２４及びＰ+ 拡散層４２
の開口面を含む基板上に同時にポリＳi 膜を堆積し、パ
ターニングしてゲート電極４５及びフューズ４３を形成
する。４８は１層目のメタル配線、４８ａは第１の接続
部、４２ａは第２の接続部、４３ａは切断箇所である。
【００２９】
【発明の効果】これまで詳述したように、ＭＯＳＦＥＴ
またはＭＯＳＦＥＴを構成要素とする半導体装置におい
て、製造工程中、ゲート電極とゲート酸化膜を挟んで対
向するチャネル形成領域とが近似的に等電位になるよう
にフューズを新設したことにより、ＭＯＳ構造形成後の
製造工程で、ゲートの静電破壊を防止できる構造の半導
体装置とその製造方法とを提供することができた。
またはＭＯＳＦＥＴを構成要素とする半導体装置におい
て、製造工程中、ゲート電極とゲート酸化膜を挟んで対
向するチャネル形成領域とが近似的に等電位になるよう
にフューズを新設したことにより、ＭＯＳ構造形成後の
製造工程で、ゲートの静電破壊を防止できる構造の半導
体装置とその製造方法とを提供することができた。
【図１】本発明の半導体装置の実施例を示す断面図であ
る。
る。
【図２】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図３】本発明の半導体装置の他の実施例を示す断面図
である。
である。
【図４】従来の半導体装置の一例を示す断面図である。
１，２１，５１ 半導体基板 ２，２２ Ｐウェル ３，２３ フィールド酸化膜 ４，２４，５４ ゲート酸化膜 ５，２５，４５，５５ ゲート電極 ６，２６，５６ チャネル形成領域 ７，２７，４７ 層間絶縁膜 ８，２８，４８，５８ １層目のメタル配線膜 １０，３０ ２層目のメタル配線膜 ２８ａ，４８ａ，５８ａ 第１の接続部 ３２，４２，５２ 基板表面に露出する半導体層 ３２ａ，４２ａ，５２ａ 第２の接続部 ３３，４３，５３ フューズ ３３ａ，４３ａ，５３ａ 切断箇所
Claims (2)
- 【請求項１】半導体基板表面に形成されたゲート酸化膜
を介して互いに対向するゲート電極とチャネル形成領域
とからなるＭＯＳ構造の電界効果トランジスタを具備す
る半導体装置において、 前記ゲート電極に接続する前記基板上の配線膜と、前記
ＭＯＳ構造のチャネルが形成されている領域とひとつづ
きの同一導電型でかつ基板表面に露出する半導体層と、
前記配線膜に電気接続する第１の接続部及び前記半導体
層にオーミックに接続する第２の接続部を有すると共に
第１と第２の接続部の間に両接続部を電気的に分離する
切断箇所を有するフューズとを、具備することを特徴と
する半導体装置。 - 【請求項２】前記ゲート電極に接続する配線膜を前記基
板上に形成する工程と、前記ＭＯＳ構造のチャネルが形
成されている領域とひとつづきの同一導電型でかつ基板
表面に露出する半導体層を形成する工程と、前記配線膜
に電気接続する第１の接続部及び前記露出する半導体層
にオーミックに接続する第２の接続部を有するフューズ
を形成する工程と、該フューズを切断して第１と第２の
接続部を電気的に分離する工程とを含むことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11903593A JPH06310713A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11903593A JPH06310713A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310713A true JPH06310713A (ja) | 1994-11-04 |
Family
ID=14751354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11903593A Pending JPH06310713A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310713A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
| KR100334865B1 (ko) * | 1998-12-30 | 2002-09-25 | 주식회사 하이닉스반도체 | 반도체소자의퓨즈형성방법 |
| JP2008210902A (ja) * | 2007-02-24 | 2008-09-11 | Seiko Instruments Inc | カレントミラー回路 |
| US7897466B2 (en) | 2007-06-20 | 2011-03-01 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| US9845169B2 (en) | 2011-11-01 | 2017-12-19 | Altria Client Services Llc | Apparatus and method of packaging loose product |
-
1993
- 1993-04-22 JP JP11903593A patent/JPH06310713A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334865B1 (ko) * | 1998-12-30 | 2002-09-25 | 주식회사 하이닉스반도체 | 반도체소자의퓨즈형성방법 |
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
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| US9845169B2 (en) | 2011-11-01 | 2017-12-19 | Altria Client Services Llc | Apparatus and method of packaging loose product |
| US10683110B2 (en) | 2011-11-01 | 2020-06-16 | Altria Client Services Llc | Apparatus and method of packaging loose product |
| US11724839B2 (en) | 2011-11-01 | 2023-08-15 | Altria Client Services Llc | Method of packaging including covering an opening of a chute using a lid |
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