JP2008210902A - カレントミラー回路 - Google Patents

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Abstract

【課題】 インプロセス中で生じるチャージの影響を低減させることで、精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供する。
【解決手段】 カレントミラーを構成する隣合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中でカレントミラー回路を構成する隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和させることを特徴とする。
【選択図】 図１

Description

本発明は、カレントミラー回路のミラー比ずれを抑制するカレントミラー回路の構成方法に関する。
従来のカレントミラー回路の基本的な回路の構成図を図７に示す。図７に示すように、Ｐ型のＭＯＳトランジスタ３０１、３０２とから構成されるものが知られている。ＭＯＳトランジスタ３０1は、ソースが電流源３０３に接続され、かつ、そのゲートとドレインが接続され、その共通接続部が接地されている。また、ＭＯＳトランジスタ３０２は、ゲートがＭＯＳトランジスタ３０１のゲートに接続され、そのソースが電源に接続され、そのドレインが接地されている。これらの配線は図７に示すように全てメタル配線３１２によって接続されているものである。
このような構成からなるカレントミラー回路では、ＭＯＳトランジスタ３０１のソースに、入力電流ｉ１が電流源３０３から供給される。また、ＭＯＳトランジスタ３０２のソースに流れる出力電流ｉ２は、ゲートに印加される電圧により制御される。入力電流ｉ１と出力電流ｉ２の比ｉ２／ｉ１（カレントミラー比）は、ＭＯＳトランジスタ３０１、３０２のトランジスタサイスＷ／Ｌの比で決定される。ここで、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長である。例えば、カレントミラーを構成するＭＯＳトランジスタ３０１、３０２の比が１：１００であるならば、ＭＯＳトランジスタ３０１に流れる電流の１００倍の電流がＭＯＳトランジスタ３０２に流れるような構成になっている。（例えば、特許文献１参照。）。
特開２００１−１７５３４３号公報
ところが、カレントミラー比ｉ２／ｉ１は、ＭＯＳトランジスタのサイズで決定されるのだが、しばしばプロセスの変動や、半導体基板上の面内の不均一により、カレントミラー比ｉ２／ｉ１が所望の値よりもずれる場合があり、問題である。その１つの原因として、製造工程中（インプロセス）において受けるゲートへのチャージの影響による閾値電圧のずれが挙げられる。これはカレントミラーを構成する隣り合うＭＯＳトランジスタのゲートが、メタル配線によって接続されるまでは、電位的に浮いた状態であり、さらにゲート面積が異なることで、チャージの影響の受け易さが異なる為である。
本発明は、上記の背景の下になされたものであり、インプロセスにおいて生じるチャージの影響を低減させることで、精度の良いカレントミラー比が得られるカレントミラー回路の構成方法を提供することを目的とする。
上記課題を解決するために、本発明は次の手段を用いた。
（１）入力電流が入力される第１のＭＯＳトランジスタと、ゲートが第１のＭＯＳトランジスタのゲートと接続され、入力電流をミラーする電流を出力する第２のＭＯＳトランジスタとを備えたカレントミラー回路において、第１のＭＯＳトランジスタのゲートと第２のＭＯＳトランジスタのゲートが多結晶シリコンで形成され、直接多結晶シリコンで接続されることを特徴とするカレントミラー回路とした。
（２）多結晶シリコンで直接接続されたゲート部にヒューズを接続し、ヒューズの片側を基板に接地することを特徴とするカレントミラー回路とした。
（３）ヒューズは、製造工程終了後、トリミング工程において切断することを特徴とするカレントミラー回路とした。
以上述べたように本発明は、カレントミラーを構成する隣り合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中で隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和することが可能になるので、閾値電圧のずれも低減することが可能になる。
以下、本発明の実施の形態を図に基づいて説明する。先ず、本実施形態に係るカレントミラーを構成するＭＯＳトランジスタの一般的な製造方法の概要を図２から図６に基づいて説明する。図２に示すように支持基板２０１上にウエル２０２を形成し、ＬＯＣＯＳ法によりフィールド絶縁膜２０３、例えば膜厚数百ｎｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、チャネル形成部２０４を形成する。その後、図３に示すように、犠牲酸化膜２０５を支持基板２０１上に、例えば1５ｎｍ成長させた後、チャネル形成部２０４へ閾値調整するためのイオン注入を行う。次に、図４に示すように、犠牲酸化膜２０５をフッ酸（ＨＦ）系の溶液にてエッチングした後、ゲート絶縁膜２０６を例えば数十ｎｍ成長させ、ゲート絶縁膜２０６上に多結晶シリコン２０７を堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２０７が形成される。続いて、図５において多結晶シリコンゲート２０７の両端にドレインおよびソース高濃度領域２０８、２０９を形成するために、例えばボロンを１×１０14〜１×１０16atoms／cm2のドーズ量でイオン注入する。次いで、図６に示すように、層間絶縁膜２１０を２００ｎｍ〜８００ｎｍ程度の膜厚を堆積させ、ソース高濃度領域２０９およびドレイン高濃度領域２０８領域と配線の接続をとるためのコンタクトホール２１１を形成する。
次に、配線メタルをスパッタ等で堆積し、パターニングを行うと、メタル２１２とドレインおよびソース高濃度領域２０８、２０９表面がコンタクトホール２１１を通して接続される。
このような製造工程を通して形成された本発明のカレントミラーの構成図を図1に示す。図1に示すように、図４の製造工程において、カレントミラーを構成する隣り合うＭＯＳトランジスタ１０１と１０２のゲート２０７ａおよび２０７ｂを直接多結晶シリコン２０７で接続する。このように接続することによって、インプロセス中、例えば、メタル配線２１１形成前の平坦化を行う時、あるいは配線メタル２１２をスパッタ等で形成、パターニングを行う時に生じるチャージの影響を均等に両ＭＯＳトランジスタ１０１および１０２のゲート部２０７ａおよび２０７ｂに配分することが可能になるので、閾値電圧のずれも低減することが可能である。
また、直接基板と接続されるようなヒューズ２１３をＬＯＣＯＳ法により形成されたフィールド絶縁膜２０３上に多結晶シリコン２０７で形成し、多結晶シリコン２０７で直接接続されたゲート電極部２０７に接続することで、インプロセス中でゲート電極部２０７が受けるチャージを基板２０１へ効率良く逃がす効果がある。製造工程が終了されれば、ヒューズ２１３の役目も終了となるので、次の検査工程のひとつであるトリミング工程時に切断しておけば、IＣの性能に問題を生じさせることは無い。
この他に、ゲート保護ダイオードを多結晶シリコン２０７で直接接続されたゲート電極部２０７ａおよび２０７ｂとコンタクトホール２１１を介して接続することで、チャージを効率良く逃がすこともできるので、チャージの影響を緩和することも可能である。
本発明に係る半導体装置の実施例を示す回路図 一般的な半導体装置の製造方法の工程順模式的断面図 一般的な半導体装置の製造方法の工程順模式的断面図 一般的な半導体装置の製造方法の工程順模式的断面図 一般的な半導体装置の製造方法の工程順模式的断面図 一般的な半導体装置の製造方法の工程順模式的断面図 従来の半導体装置の回路図
符号の説明
１０１ ＭＯＳトランジスタ
１０２ ＭＯＳトランジスタ
１０３ 電流源
２０１ 支持基板
２０２ ウエル
２０３ フィールド絶縁膜
２０４ チャネル形成部
２０５ 犠牲酸化膜
２０６ ゲート絶縁膜
２０７ 多結晶シリコン
２０７ａ、２０７ｂ 多結晶シリコンゲート(ゲート電極)
２０８ ドレイン高濃度領域
２０９ ソース高濃度領域
２１０ 層間絶縁膜
２１１ コンタクトホール
２１２ メタル配線
２１３ ヒューズ

Claims (3)

  1. 入力電流が入力される第１のＭＯＳトランジスタと、ゲートが前記第１のＭＯＳトランジスタのゲートと接続され、前記入力電流をミラーする電流を出力する第２のＭＯＳトランジスタとを備えたカレントミラー回路において、前記第１のＭＯＳトランジスタの第１のゲートと前記第２のＭＯＳトランジスタの第２のゲートは多結晶シリコンで形成されるとともに、前記多結晶シリコンで直接接続されていることを特徴とするカレントミラー回路。
  2. 前記多結晶シリコンで直接接続された前記第１および第２のゲート部にさらにヒューズを接続し、前記ヒューズの他方の端子を接地することを特徴とする請求項1記載のカレントミラー回路。
  3. 前記ヒューズは、製造工程の終了後、トリミング工程において切断されることを特徴とする請求項２記載のカレントミラー回路。
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