JP2000133776A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 表面電界効果トランジスタによって構成され
たバイアス回路または、カレントミラー回路において同
一の基板上での特性ばらつきを抑制し、低消費電流化を
実現することのできる半導体装置を提供する。 【解決手段】 同一の基板上に形成された複数の差動対
回路３３ａ〜３３ｎの定電流源となるｐまたはｎチャン
ネルＦＥＴ１１，１２と、バイアス回路３２とを、差動
対回路３３ａ〜３３ｎの部分と分離して一つの領域に形
成し、単一のバイアス回路３２だけで、複数の差動対回
路３３ａ〜３３ｎを駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、単結晶半導体ある
いは非単結晶半導体を動作層とする半導体装置の構造に
おいて、例えば、表面電界効果トランジスタにより構成
された複数のバイアス回路または、複数のカレントミラ
ー回路において同一の基板上での特性ばらつきを抑制す
る半導体装置の構造に関するものである。

【０００２】

【従来の技術】近年、携帯性を目的とした各種電気機器
の小型化，電池化に伴い、搭載される半導体装置は微細
化，システムＬＳＩ化，低消費電流化，低電圧化が進ん
でいる。

【０００３】図８は、従来の半導体装置の一例としての
ＭＯＳ型差動増幅器を示す。この従来のＭＯＳ型差動増
幅器は、バイアス部１と差動増幅部２からなり、バイア
ス部１は、ドレインを共有したｐチャンネルＦＥＴ３と
ｎチャンネルＦＥＴ４からなり、ｐチャンネルＦＥＴ３
のソースに高電位点（ＶＤＤ）５が、ゲートにリファレ
ンス電圧入力（Ｖｒｅｆ）６が印加され、ｎチャンネル
ＦＥＴ４のソースが基準電位点７に接続され、ゲートは
ドレインと短絡されている。

【０００４】差動増幅部２は、定電流源となるｎチャン
ネルＦＥＴ８と、一対のｎチャンネルＦＥＴ９，１０か
らなる差動回路と、一対のｐチャンネルＦＥＴ１１，１
２からなるカレントミラー回路とからなり、定電流源と
なるｎチャンネルＦＥＴ８のソースが基準電位点７に、
ゲートがバイアス部１のｎチャンネルＦＥＴ４のドレイ
ンに、ドレインが差動回路を構成するｎチャンネルＦＥ
Ｔ９，１０のソースに接続されている。また、カレント
ミラー回路を構成するｐチャンネルＦＥＴ１１のゲート
はドレインと短絡され、ソースはｐチャンネルＦＥＴ１
１，１２共に高電位点（ＶＤＤ）５に、ドレインは差動
回路を構成するｎチャンネルＦＥＴ９，１０のドレイン
に接続されている。

【０００５】この回路によれば、バイアス部１のリファ
レンス電圧入力６からｐチャンネルＦＥＴ３にリファレ
ンス電圧を与えると、バイアス部１のｎチャンネルＦＥ
Ｔ４と差動増幅部２のｎチャンネルＦＥＴ８がカレント
ミラー回路構成をとるためｎチャンネルＦＥＴ８にバイ
アス回路１に流れる電流と同等の電流が流れる。

【０００６】従って、差動増幅部２はｎチャンネルＦＥ
Ｔ８を電流源とし、差動回路のｎチャンネルＦＥＴ９，
１０のゲートに入力される入力電圧（−Ｖ）と（＋Ｖ）
の電位差を増幅して、信号（Ｖｏｕｔ）を出力する。

【０００７】なお、図８に示すように基板の上に配置さ
れた差動増幅器は全て同じ構成を採っている。バイアス
部１とｎチャンネルＦＥＴ８の部分の平面図を図９に示
す。

【０００８】バイアス部１のｐチャンネルＦＥＴ３は、
ｎ型単結晶半導体基板の上にｐチャンネルトランジスタ
領域１３を形成し、その上にゲート絶縁酸化膜を形成
後、ソース−ドレインを形成するためゲート絶縁酸化膜
の上の所定の位置にポリシリコンゲート１４を形成す
る。

【０００９】ｐチャンネルトランジスタ領域１３には、
ｐ型不純物（ボロンなど）がイオン注入されてソース１
５，ドレイン１６の拡散領域が形成され、高電位点５の
配線層とソース１５がコンタクトホール１７ａを介して
電気的に接続される。同様に、ドレイン１６は配線１８
とコンタクトホール１７ｂを介して電気的に接続され
る。

【００１０】ポリシリコンゲート１４は、コンタクトホ
ール１９を介してリファレンス電圧入力６の配線と電気
的に接続される。バイアス部１と差動増幅部２の定電流
源となるそれぞれのｎチャンネルＦＥＴ４，８は、ｎ型
単結晶半導体基板の上にｐ型の島状領域２０，２１（以
後、ｐウェルと呼ぶ）を形成し、さらにその内側にｎチ
ャンネルトランジスタ領域２２，２３が形成され、この
ｎチャンネルトランジスタ領域２２，２３の上にゲート
絶縁酸化膜を形成し、ソース−ドレインを形成するため
ゲート絶縁酸化膜の上の所定の位置にポリシリコンゲー
ト２４，２５を形成する。

【００１１】ｎチャンネルトランジスタ領域２２，２３
には、ｎ型不純物（リンなど）がイオン注入されてソー
ス２６，２７，ドレイン２８，２９の拡散領域が形成さ
れ、基準電位点７の配線層とソース２６，２７がコンタ
クトホール１７ｃ，１７ｄを介して電気的に接続され
る。

【００１２】同様にドレイン２８は、配線１８とコンタ
クトホール１７ｅを介して電気的に接続され、ドレイン
２９も差動増幅部２の差動回路と接続される配線３０と
コンタクトホール１７ｆを介して電気的に接続される。

【００１３】バイアス部１のポリシリコンゲート２４
は、コンタクトホール３１ａを介して配線１８と電気的
に接続され、差動増幅部２のポリシリコンゲート２５も
バイアス部１より引き出された配線１８とコンタクトホ
ール３１ｂを介して電気的に接続される。

【００１４】この図９に示したレイアウトによれば、カ
レントミラー回路を構成するｎチャンネルＦＥＴ４，８
のソースとドレインが交互に配置されているので、ｐウ
ェル２０，２１およびｎチャンネルトランジスタ領域２
２，２３が別々の島状に形成されている。また、微細化
プロセスにおいては、配線抵抗および寄生容量による電
圧降下を抑えるために配線１８をできるだけ短く形成す
る必要がある。従って、バイアス部１と差動増幅部２は
近接してレイアウトする必要がある。

【００１５】

【発明が解決しようとする課題】このような従来の半導
体装置では、基板の上に配置されている差動増幅器ごと
にバイアス部１を必要とするため、同じ電流を流すバイ
アス回路であっても差動増幅器の数だけバイアス部が複
数存在してしまい、低消費電流化を妨げるという問題が
生じている。

【００１６】また、システムＬＳＩ化に伴い、半導体基
板面積が大きくなるとバイアス回路に供給するリファレ
ンス電圧が配線長の違いにより配線抵抗や寄生容量によ
る電圧降下で差動増幅器の特性ばらつきが大きくなって
しまうという問題も生じている。

【００１７】さらに、低消費電流化のために、バイアス
部を一つにして、複数の差動増幅部を動作させようとし
た場合には、バイアス部は差動増幅部に対しバイアス電
圧を供給して差動増幅部の電流源を制御するため、バイ
アス部からそれぞれの差動増幅部までの配線長にばらつ
きが生じてしまい、超微細プロセスを使用する場合は特
に、配線抵抗や寄生容量によって電圧降下が起こり、差
動増幅部の特性ばらつきが大きくなってしまうという問
題が生じる。

【００１８】さらにまた、カレントミラー回路を構成す
るトランジスタのｐウェルおよびトランジスタ領域が別
々の島状に形成されているので製造ばらつきの影響を受
け易く、同一の基板上でも差動増幅器ごとに特性ばらつ
きが生じてしまうという問題がある。

【００１９】本発明は、表面電界効果トランジスタによ
って構成されたバイアス回路または、カレントミラー回
路において同一の基板上での特性ばらつきを抑制し、低
消費電流化を実現することのできる半導体装置を提供す
ることを目的とする。

【００２０】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、同一の基板上に形成された
複数の差動増幅器の定電流源となるｐまたはｎチャンネ
ルＦＥＴおよびバイアス回路を差動対回路の部分と分離
して全て一つの領域に形成し、単一の前記バイアス回路
で前記複数の定電流源となるトランジスタを駆動する構
成を有している。

【００２１】また、上記の半導体装置において、前記複
数の定電流源となるトランジスタとバイアス回路の同極
性側のトランジスタを半導体基板の上に一つのｐまたは
ｎの半導体動作層の島状領域を形成し、さらにその内側
に縦列方向に２列でトランジスタが並んでソース領域が
共通となるように一続きにｐまたはｎのトランジスタ領
域が形成され、ゲート電極が前記２列に並ぶトランジス
タのソースを挟む形で形成され、前記２列に並ぶトラン
ジスタのソースを中央にドレインを左右外側に配置する
構成を有している。

【００２２】また、上記の半導体装置において、近接し
て形成された複数の差動対回路の部分をグループ化し、
前記バイアス回路の定電流源となるｐまたはｎチャンネ
ルＦＥＴと、前記差動増幅器の定電流源となるｐまたは
ｎチャンネルＦＥＴと対をなしてカレントミラー回路を
構成する側のｐまたはｎチャンネルＦＥＴとを分離し、
前記グループ化された複数の差動対回路の部分の定電流
源となるそれぞれのトランジスタと前記バイアス回路の
カレントミラー回路を構成する側のトランジスタとをグ
ループ毎に一つの領域に形成し、前記グループ化した差
動対回路の部分に近接するように形成した構成を有して
いる。

【００２３】また、一つのバイアス回路と複数の差動増
幅器の定電流源となるトランジスタが同一の領域に形成
されているもしくは、グループ化された複数の差動対回
路の部分の定電流源となるそれぞれのトランジスタと前
記バイアス回路のカレントミラー回路を構成する側のト
ランジスタとをグループ毎に一つの領域に形成された上
記の半導体装置において、前記複数の定電流源となる各
トランジスタのゲートを第１のレイヤー（ポリシリコ
ン）で構成し、さらに前記第１のレイヤーに重ねるよう
に第２のレイヤー（アルミ）を形成して、前記第１のレ
イヤーと第２のレイヤーを電気的に同一電位にするコン
タクトホールを各トランジスタ毎に形成した構成を有し
ている。

【００２４】さらに、上記の半導体装置において、前記
一つのバイアス回路と前記複数の差動増幅器の定電流源
となるｐまたはｎチャンネルＦＥＴのゲートとの接続点
にそれぞれ入力デジタル信号に応じて開閉するスイッチ
を接続する構成を有している。

【００２５】この構成によって、一つのバイアス回路に
流れる電流をカレントミラー方式で複数のトランジスタ
に流し、定電流源として動作させることにより低消費電
流化を実現でき、また同一の基板上に複数配置した差動
増幅器へは、電流という形式でバイアス電流を供給する
ことにより配線抵抗や寄生容量の影響を受けない、ばら
つきを抑制した安定な特性を得ることができる。さら
に、カレントミラーを構成するトランジスタを同一ウェ
ル内、同一トランジスタ領域で形成することにより、製
造ばらつきが均一になり回路の特性ばらつきを更に安定
させることができる。

【００２６】

【発明の実施の形態】以下、本発明の半導体装置を具体
的な各実施の形態に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。

【００２７】なお、従来例を示す図８，図９と同じ作用
をなすものには同じ符号を付けて説明する。図１に示す
（実施の形態１）半導体装置は、基板の上にバイアス部
３２と複数の差動対回路３３ａ，３３ｂ，・・・３３ｎ
を形成して構成されている。

【００２８】バイアス部３２は、ソースに高電位点５
が、ゲートにリファレンス電圧入力６が、ドレインをｎ
チャンネルＦＥＴ４のドレインに接続されたｐチャンネ
ルＦＥＴ３と、ゲートがドレインと短絡されソースを基
準電位点７に接続されたｎチャンネルＦＥＴ４と、ｎチ
ャンネルＦＥＴ４のゲートに差動対回路３３ａ〜３３ｎ
の数だけ並列にゲートが接続され、ソースを基準電位点
７に接続された複数のｎチャンネルＦＥＴ８ａ〜８ｎと
から構成されている。

【００２９】バイアス部３２を構成するトランジスタは
全て近接配置されている。また、差動対回路３３ａ〜３
３ｎは何れも、一対のｎチャンネルＦＥＴ９，１０から
なる差動回路と、一対のｐチャンネルＦＥＴ１１，１２
からなるカレントミラー回路とからなり、カレントミラ
ー回路を構成するｐチャンネルＦＥＴ１１のゲートはド
レインと短絡され、ソースはｐチャンネルＦＥＴ１１，
１２共に高電位点５に、ドレインは差動回路を構成する
ｎチャンネルＦＥＴ９，１０のドレインに接続されてい
る。

【００３０】さらに、バイアス部３２のｎチャンネルＦ
ＥＴ８のドレインとそれに対応する差動対回路３３ａ〜
３３ｎの差動回路のｎチャンネルＦＥＴ９，１０のソー
スとが、同一の基板上に不定に配置された複数の差動対
回路３３ａ〜３３ｎ毎に長さの異なった配線３０ａ〜３
０ｎで接続されている。

【００３１】以上のように構成された本実施例の半導体
装置について、その動作を説明する。バイアス部３２の
リファレンス電圧入力６から、ｐチャンネルＦＥＴ３に
ある一定電流を流すリファレンス電圧を与えると、ｎチ
ャンネルＦＥＴ４にも同様のバイアス電流が流れる。

【００３２】バイアス部３２のｎチャンネルＦＥＴ４と
ｎチャンネルＦＥＴ８がカレントミラー回路構成をとる
ためｎチャンネルＦＥＴ８ａ〜８ｎにも同等のバイアス
電流が流れる。

【００３３】バイアス部３２の各ｎチャンネルＦＥＴ８
ａ〜８ｎは、配線３０ａ〜３０ｎで接続されて各差動対
回路３３ａ〜３３ｎの電流源として働きバイアス電流を
供給し、各差動回路のｎチャンネルＦＥＴ９，１０のゲ
ートに入力される入力電圧（−Ｖ）と（＋Ｖ）の電位差
を増幅して信号Ｖoutを出力する。

【００３４】このように（実施の形態１）によれば、同
一の基板上に形成された複数の差動対回路３３ａ〜３３
ｎの定電流源となるｎチャンネルＦＥＴ８ａ〜８ｎおよ
びｐチャンネルＦＥＴ３，ｎチャンネルＦＥＴ４で構成
されるバイアス回路３２を、差動対回路３３ａ〜３３ｎ
と分離して全て基板の上の一つの領域に近接して形成
し、一つのバイアス回路３２で複数の差動対回路３３ａ
〜３３ｎの定電流源となるトランジスタを駆動すること
により、従来では個別に必要としていたバイアス回路の
消費電流を削減でき、低消費電流化を実現できる。

【００３５】また、同一の基板上に複数配置した差動対
回路３３ａ〜３３ｎへは、電流という形式でバイアス電
流を供給しているので配線抵抗や寄生容量の影響を受け
ることがなく、配線３０ａ〜３０ｎの長さに依らず、ば
らつきを抑制した安定な差動増幅器の特性を得ることが
できる。

【００３６】図２は、図１に示したＭＯＳ型差動増幅器
のバイアス部のレイアウト図を示す。ｐチャンネルＦＥ
Ｔ３は、ｎ型単結晶半導体基板の上にｐチャンネルトラ
ンジスタ領域１３を形成し、その上にゲート絶縁酸化膜
を形成後、ソース−ドレインを形成するためゲート絶縁
酸化膜の上の所定の位置にポリシリコンゲート１４を形
成する。ｐチャンネルトランジスタ領域１３には、ｐ型
不純物（ボロンなど）がイオン注入されてソース１５，
ドレイン１６の拡散領域が形成され、高電位点５の配線
層とソース１５がコンタクトホール１７を介して電気的
に接続される。同様にドレイン１６は、配線１８とコン
タクトホール１７を介して電気的に接続される。

【００３７】また、ポリシリコンゲート１４は、コンタ
クトホール１９を介してリファレンス電圧入力６の配線
と電気的に接続される。また、ｎチャンネルＦＥＴ４，
８は、ｎ型単結晶半導体基板の上に一つのｐウェル３４
を形成し、さらにその内側にｎチャンネルトランジスタ
領域３５が縦列方向に２列でトランジスタが並ぶように
形成され、このｎチャンネルトランジスタ領域３５の上
に、ゲート絶縁酸化膜を形成し、ソース−ドレインを形
成するためゲート絶縁酸化膜の上の所定の位置にポリシ
リコンゲート２４，２５を形成する。

【００３８】ただし、ポリシリコンゲート２４，２５
は、ｎチャンネルＦＥＴ４，８が縦列方向に２列で並ぶ
ように配置されているため、それぞれのソースを挟む形
で形成するように配置している。ｎチャンネルトランジ
スタ領域３５には、ｎ型不純物（リンなど）がイオン注
入されてｎチャンネルＦＥＴ４，８で共有するソース３
６，ドレイン２８，２９の拡散領域が形成され、基準電
位点７の配線層とソース３６がコンタクトホール１７を
介して電気的に接続される。

【００３９】同様にドレイン２８は、配線１８とコンタ
クトホール１７を介して電気的に接続され、ドレイン２
９も差動対回路３３ａ〜３３ｎの差動回路と接続される
配線３０ａ〜３０ｎとコンタクトホール１７を介して電
気的に接続される。

【００４０】また、ｎチャンネルＦＥＴ４，８のポリシ
リコンゲート２４，２５は、コンタクトホール３１を介
して配線１８と電気的に接続される。上記構造によれ
ば、複数の差動対回路３３ａ〜３３ｎの定電流源となる
ｎチャンネルＦＥＴ８ａ〜８ｎおよびｐチャンネルＦＥ
Ｔ３，ｎチャンネルＦＥＴ４で構成されるバイアス回路
を全て一つの領域に近接形成する際、単に従来例のよう
にカレントミラー回路を構成するｎチャンネルＦＥＴ
４，８のｐウェルおよびトランジスタ領域を別々の島状
に形成するよりも、ｎチャンネルＦＥＴ４，８ａ〜８ｎ
を同一ウェル内、同一トランジスタ領域で形成し、ソー
スを共通化することにより、製造ばらつき並びに温度分
布が均一になりバイアス部３２の特性ばらつきを更に安
定させることができる。

【００４１】（実施の形態２）図３は本発明の（実施の
形態２）を示す。図３において、基本的な回路構成は図
１の構成と同様である。図１の構成と異なるのは、全て
のｐ、ｎチャンネルＦＥＴを逆の極性で構成した点であ
る。

【００４２】（実施の形態１）の差動増幅器は、電流源
となるｎチャンネルＦＥＴ８ａ〜８ｎのドレイン電圧が
ゲート電圧以上にならないと動作しないため、ダイナミ
ックレンジとしては、上限が高電位点５の付近まで下限
がｎチャンネルＦＥＴ８ａ〜８ｎのゲート電圧付近まで
となる。（実施の形態２）では、（実施の形態１）と比
較して、全てのｐ、ｎチャンネルＦＥＴの極性が逆の構
成であるため、差動増幅器のダイナミックレンジも逆の
特性を示す。従って、差動増幅器のダイナミックレンジ
の下限を基準電位点７の付近にしたいときに有効であ
る。

【００４３】バイアス部３２は、ソースに基準電位点７
が、ゲートにリファレンス電圧入力６が、ドレインをｐ
チャンネルＦＥＴ３７のドレインに接続されたｎチャン
ネルＦＥＴ３８と、ゲートがドレインと短絡されソース
を高電位点５に接続されたｐチャンネルＦＥＴ３７と、
さらにｐチャンネルＦＥＴ３７のゲートに差動対回路３
３ａ〜３３ｎの数だけ並列にゲートが接続され、ソース
を高電位点５に接続されたｐチャンネルＦＥＴ３９ａ〜
３９ｎから構成されており、バイアス部３２を構成する
トランジスタは全て近接配置されている。

【００４４】また、それぞれの差動対回路３３ａ〜３３
ｎは、一対のｐチャンネルＦＥＴ４０，４１からなる差
動回路と、一対のｎチャンネルＦＥＴ４２，４３からな
るカレントミラー回路からなり、カレントミラー回路を
構成するｎチャンネルＦＥＴ４２のゲートはドレインと
短絡され、ソースはｎチャンネルＦＥＴ４２，４３共に
基準電位点７に、ドレインは差動回路を構成するｐチャ
ンネルＦＥＴ４０，４１のドレインに接続されている。

【００４５】さらに、バイアス部３２のｐチャンネルＦ
ＥＴ３９のドレインとそれに対応する差動対回路３３ａ
〜３３ｎの差動回路のｐチャンネルＦＥＴ４０，４１の
ソースとが、同一の基板上に不定に配置された複数の差
動対回路３３ａ〜３３ｎ毎に長さの異なった配線３０ａ
〜３０ｎで接続される構成となっている。その動作およ
び効果は（実施の形態１）と全く同様なので説明を省略
する。

【００４６】（実施の形態３）図４と図５は本発明の
（実施の形態３）を示す。（実施の形態３）の半導体装
置のＭＯＳ型差動増幅器は図４に示すように構成されて
おり、図１の構成と異なるのは、複数の差動対回路３３
ａ〜３３ｎの共通の電流源として働くバイアス部３２の
ｐチャンネルＦＥＴ３とｎチャンネルＦＥＴ４を分離す
るように配線１８を引き延ばし、さらにグループ化した
それぞれの差動対回路３３ａ，３３ｂ，〜３３ｎに対応
した電流源として働きｎチャンネルＦＥＴ４とカレント
ミラー回路を構成する各ｎチャンネルＦＥＴ８ａ，８
ｂ，〜８ｎとを近接配置し、さらに前記グループ化した
ｎチャンネルＦＥＴ４，８ａ，８ｂ，〜８ｎのバイアス
部４４を対応するグループ化した差動対回路３３ａ，３
３ｂ，〜３３ｎに配線３０ａ，３０ｂ，〜３０ｎが最短
になるよう近接配置した点である。

【００４７】上記構造によれば、（実施の形態１）の効
果に加え、バイアス部４４と差動対回路３３ａ，３３
ｂ，〜３３ｎを近接配置し両回路部を接続する配線３０
が最短になるようにしたことで、配線３０ａ，３０ｂ，
〜３０ｎの配線抵抗や寄生容量による電圧降下を抑制す
ることができ、差動増幅器のダイナミックレンジを大き
く取ることができる。

【００４８】図５は、図４に示したＭＯＳ型差動増幅器
のバイアス部４４のカレントミラー構成を形成している
トランジスタ部分のレイアウト図であり、基本的には図
２の構成と同様である。

【００４９】図２の構成と異なるのは、縦列方向に２列
で並ぶように配置されたｎチャンネルＦＥＴ４，８ａ〜
８ｎのソースを挟む形で形成されているポリシリコンゲ
ート２４，２５の上部に重ねるように、ｎチャンネルＦ
ＥＴ４のドレイン２８と接続されたアルミ配線４５を形
成して、ｎチャンネルトランジスタ領域３５が重なって
いない場所でコンタクトホール４６を介してポリシリコ
ンゲート２４，２５とアルミ配線４５を電気的に接続し
た点である。

【００５０】上記構造によれば、図２のレイアウト図の
効果に加え、ポリシリコンとの抵抗比が約１／１００の
アルミ配線４５の裏打ちを形成することで、ｎチャンネ
ルＦＥＴ４から最も遠いｎチャンネルＦＥＴ８ｎのゲー
ト電圧のポリシリコン配線抵抗による電圧降下を抑制で
き、縦列方向に並列で配置されたカレントミラーを構成
するｎチャンネルＦＥＴ４，８のゲート電圧をポリシリ
コン配線のみで制御する場合に比べ、バイアス部４４の
特性ばらつきを更に安定させることができる。

【００５１】（実施の形態４）図６と図７は本発明の
（実施の形態４）を示す。図６において、基本的な回路
構成は図１の構成と同様である。図１の構成と異なるの
は、カレントミラー回路構成を形成しているバイアス部
３２のｎチャンネルＦＥＴ４のゲートとドレインが短絡
された接続点と複数のｎチャンネルＦＥＴ８ｂ，〜８ｎ
のそれぞれのゲートとの間に、入力デジタル信号に応じ
て開閉するスイッチ４７を接続している点である。

【００５２】上記構造によれば、（実施の形態１）の効
果に加え、スイッチ４７ａ〜４７ｎを半導体装置の動作
モードによって切り替え、例えばパワーセーブ時は全て
のスイッチ４７ａ〜４７ｎをオフすることで差動対回路
の部分に流れる電流を完全にストップすることができ、
また、動作時においても、必要の無いブロックの差動対
回路に対応するスイッチ４７ａ〜４７ｎをオフすること
により、きめ細かな消費電流の制御ができ、システム的
に低消費電流化が実現できる。

【００５３】図７は、上記バイアス部３２のレイアウト
図を示すもので、基本的には（実施の形態１）の図２の
構成と同様である。図２の構成と異なるのは、ｎチャン
ネルＦＥＴ４，８ａ〜８ｎのドレイン側に、ｎチャンネ
ルＦＥＴ４のゲートとドレインの接続点である配線１８
を引き延ばし、それぞれのｎチャンネルＦＥＴ８のゲー
トと配線１８の間に、スイッチ４７に相当するｎチャン
ネルＦＥＴ４８を形成している点である。

【００５４】上記構造によれば、同一のｐウェル３４と
同一のｎチャンネルトランジスタ領域３５にｎチャンネ
ルＦＥＴ４，８ａ〜８ｎが形成されているので（実施の
形態１）と同様の効果が得られ、スイッチ４７ａ〜４７
ｎに相当するｎチャンネルＦＥＴ４８ａ〜４８ｎも、同
一のｐウェル３４の領域に、対応する電流源となるｎチ
ャンネルＦＥＴ８のポリシリコンゲート２５に近接して
配置してあるので製造ばらつきによる特性ばらつきを抑
制できる。

【００５５】なお、各実施例におけるｐもしくはｎチャ
ンネルＦＥＴの極性をそれぞれ逆の極性としても同様の
構成、効果が得られる。

【００５６】

【発明の効果】以上のように本発明によれば、単結晶半
導体あるいは非単結晶半導体を動作層とする半導体装置
の構造において、同一の基板上に形成された複数の差動
対回路の部分の定電流源となるｎチャンネルＦＥＴおよ
びｐ，ｎチャンネルＦＥＴで構成されるバイアス回路を
差動対回路の部分と分離して全て一つの領域に近接形成
し、前記バイアス回路一つで、複数の差動対回路の部分
の定電流源となるトランジスタを駆動することにより、
従来個別に必要としていたバイアス回路の消費電流を削
減でき低消費電流化を実現できる。また、同一の基板上
に複数配置した差動対回路の部分へは、電流という形式
でバイアス電流を供給することにより配線抵抗や寄生容
量の影響を受けないため、配線の長さに依らず、ばらつ
きを抑制した安定な差動増幅器の特性を得ることができ
る優れた半導体装置を実現できるものである。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）における半導体装置
の等価回路図

【図２】同実施の形態の要部のレイアウト図

【図３】本発明の（実施の形態２）における半導体装置
の等価回路図

【図４】本発明の（実施の形態３）における半導体装置
の等価回路図

【図５】同実施の形態の要部のレイアウト図

【図６】本発明の（実施の形態４）における半導体装置
の等価回路図

【図７】同実施の形態の要部のレイアウト図

【図８】従来例の半導体装置の等価回路図

【図９】同従来例の半導体装置の平面図

【符号の説明】

３ ｐチャンネルＦＥＴ ４，８ ｎチャンネルＦＥＴ ３２ バイアス部 ３３ａ〜３３ｎ 差動対回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】ｐまたはｎチャンネル電界効果トランジス
   タで構成され、同一の基板上に形成された複数の差動増
   幅器を有する半導体装置において、前記複数の差動増幅
   器の定電流源となるｐまたはｎチャンネル電界効果トラ
   ンジスタおよびバイアス回路を、差動対回路の部分と分
   離して全て一つの領域に形成し、単一の前記バイアス回
   路で前記複数の定電流源となるトランジスタを駆動する
   半導体装置。
2. 【請求項２】複数の定電流源となるトランジスタとバイ
   アス回路の同極性側のトランジスタを半導体基板の上に
   一つのｐまたはｎの半導体動作層の島状領域を形成し、
   さらにその内側に縦列方向に２列でトランジスタが並ん
   でソース領域が共通となるように一続きにｐまたはｎの
   トランジスタ領域が形成され、ゲート電極が前記２列に
   並ぶトランジスタのソースを挟む形で形成され、前記２
   列に並ぶトランジスタのソースを中央にドレインを左右
   外側に配置した請求項１記載の半導体装置。
3. 【請求項３】近接して形成された複数の差動対回路の部
   分をグループ化し、バイアス回路の定電流源となるｐま
   たはｎチャンネル電界効果トランジスタと、前記差動増
   幅器の定電流源となるｐまたはｎチャンネル電界効果ト
   ランジスタと対をなしてカレントミラー回路を構成する
   側のｐまたはｎチャンネル電界効果トランジスタとを分
   離し、前記グループ化された複数の差動対回路の部分の
   定電流源となるそれぞれのトランジスタと前記バイアス
   回路のカレントミラー回路を構成する側のトランジスタ
   とをグループ毎に一つの領域に形成し、前記グループ化
   した差動対回路の部分に近接するように形成した請求項
   １記載の半導体装置。
4. 【請求項４】複数の定電流源となる各トランジスタのゲ
   ートを第１のレイヤー（ポリシリコン）で構成し、さら
   に前記第１のレイヤーに重ねるように第２のレイヤー
   （アルミ）を形成して、前記第１のレイヤーと第２のレ
   イヤーを電気的に同一電位にするコンタクトホールを各
   トランジスタ毎に形成した請求項１〜請求項３の何れか
   に記載の半導体装置。
5. 【請求項５】一つのバイアス回路と前記複数の差動増幅
   器の定電流源となるｐまたはｎチャンネル電界効果トラ
   ンジスタのゲートとの接続点にそれぞれ入力デジタル信
   号に応じて開閉するスイッチを接続した請求項１〜請求
   項３の何れかに記載の半導体装置。