JP2001177098A - Ｓｏｉ構造ｍｏｓ型半導体装置 - Google Patents
Ｓｏｉ構造ｍｏｓ型半導体装置Info
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Abstract
(57)【要約】
【課題】閾値電圧の制御をある回路ブロック毎に行うた
めにトランジスタ毎にボディコンタクトを設けなければ
ならずレイアウト面積の拡大につながる。 【解決手段】ＳＯＩ基板上に形成された埋め込み酸化膜
１４下の支持基板であるシリコン基板１３にＮ型ウェル
領域２６とＰ型ウェル領域２５を形成し、ある機能ブロ
ック毎に閾値電圧を制御するためのバイアス電源配線か
らの基板コンタクト２７を設け、基板電位の制御によ
り、アクティブ時にはＭＯＳの閾値電圧を低下させて高
速動作を可能とし、同様にスタンバイ時にはＭＯＳの閾
値電圧を上昇させることによりサブスレッショルド電流
を低減して消費電力を削減し、かつレイアウト面積拡大
を抑えたＳＯＩ型構造ＭＯＳ型半導体装置を提供する。
めにトランジスタ毎にボディコンタクトを設けなければ
ならずレイアウト面積の拡大につながる。 【解決手段】ＳＯＩ基板上に形成された埋め込み酸化膜
１４下の支持基板であるシリコン基板１３にＮ型ウェル
領域２６とＰ型ウェル領域２５を形成し、ある機能ブロ
ック毎に閾値電圧を制御するためのバイアス電源配線か
らの基板コンタクト２７を設け、基板電位の制御によ
り、アクティブ時にはＭＯＳの閾値電圧を低下させて高
速動作を可能とし、同様にスタンバイ時にはＭＯＳの閾
値電圧を上昇させることによりサブスレッショルド電流
を低減して消費電力を削減し、かつレイアウト面積拡大
を抑えたＳＯＩ型構造ＭＯＳ型半導体装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁膜上に形成さ
れた半導体層に作られるＳＯＩ（シリコン・オン・イン
シュレータ）構造ＭＯＳ型半導体装置に関し、特にアク
ティブとスタンバイ時でＭＯＳ型ＦＥＴの閾値電圧を変
更することによりアクティブ時には低消費電力化が可能
なＳＯＩ構造ＭＯＳ型半導体装置に関するものである。
れた半導体層に作られるＳＯＩ（シリコン・オン・イン
シュレータ）構造ＭＯＳ型半導体装置に関し、特にアク
ティブとスタンバイ時でＭＯＳ型ＦＥＴの閾値電圧を変
更することによりアクティブ時には低消費電力化が可能
なＳＯＩ構造ＭＯＳ型半導体装置に関するものである。
【０００２】
【従来の技術】近年、移動体通信分野が急速に普及する
につれ低消費電力化の市場要求が強まり、それに応じて
ＬＳＩの低電源電圧化が進められている。つまり、ＬＳ
Ｉの低電源化に伴い、アクティブ時（動作時）の高速動
作とスタンバイ時（待機時）の低消費電力化が同時に求
められている。アクティブ時の高速化とスタンバイ時の
低電力化を両立させる技術の一つとして、ウェルの電位
を制御することによってアクティブ時にはＭＯＳトラン
ジスタの閾値電圧を低下させることで高速動作を可能と
し、スタンバイ時にはＭＯＳトランジスタの閾値電圧を
増加させることでサブスレッショルド電流を低減し、消
費電力を低減する技術が提案されている。
につれ低消費電力化の市場要求が強まり、それに応じて
ＬＳＩの低電源電圧化が進められている。つまり、ＬＳ
Ｉの低電源化に伴い、アクティブ時（動作時）の高速動
作とスタンバイ時（待機時）の低消費電力化が同時に求
められている。アクティブ時の高速化とスタンバイ時の
低電力化を両立させる技術の一つとして、ウェルの電位
を制御することによってアクティブ時にはＭＯＳトラン
ジスタの閾値電圧を低下させることで高速動作を可能と
し、スタンバイ時にはＭＯＳトランジスタの閾値電圧を
増加させることでサブスレッショルド電流を低減し、消
費電力を低減する技術が提案されている。
【０００３】例えば、特開平８−２０４１４０号公報に
より開示されている従来技術の構成、動作について以下
に説明する。
より開示されている従来技術の構成、動作について以下
に説明する。
【０００４】図３は従来のシリコン・オン・インシュレ
ータ半導体装置の断面図であり、シリコン基板１上に形
成された埋め込み酸化膜２の上に酸化膜３で絶縁分離さ
れたＮＭＯＳの基体となるＰ型シリコン基体４上にゲー
ト酸化膜８を介して形成されたゲート電極のポリシリコ
ン９とこれに対して自己整合的に形成されてソースおよ
びドレイン電極を構成するＮ型拡散層５が形成され、同
様にＰＭＯＳの基体となるＮ型シリコン基体６上にゲー
ト酸化膜８を介して形成されたゲート電極のポリシリコ
ン９とこれに対して自己整合的に形成されてソースおよ
びドレイン電極を構成するＰ型拡散層７が形成され、Ｎ
ＭＯＳのソース電極は接地され、ＰＭＯＳのソース電極
はＶＤＤ電源１０に接続され、ＮＭＯＳのドレイン電極
とＰＭＯＳのドレイン電極は接続され、ＮＭＯＳの基体
であるＰ型シリコン基体４にはＮＭＯＳ側バイアス電源
１１が接続され、ＰＭＯＳの基体であるＮ型シリコン基
体６にはＰＭＯＳ側バイアス電源１２が接続されてい
る。
ータ半導体装置の断面図であり、シリコン基板１上に形
成された埋め込み酸化膜２の上に酸化膜３で絶縁分離さ
れたＮＭＯＳの基体となるＰ型シリコン基体４上にゲー
ト酸化膜８を介して形成されたゲート電極のポリシリコ
ン９とこれに対して自己整合的に形成されてソースおよ
びドレイン電極を構成するＮ型拡散層５が形成され、同
様にＰＭＯＳの基体となるＮ型シリコン基体６上にゲー
ト酸化膜８を介して形成されたゲート電極のポリシリコ
ン９とこれに対して自己整合的に形成されてソースおよ
びドレイン電極を構成するＰ型拡散層７が形成され、Ｎ
ＭＯＳのソース電極は接地され、ＰＭＯＳのソース電極
はＶＤＤ電源１０に接続され、ＮＭＯＳのドレイン電極
とＰＭＯＳのドレイン電極は接続され、ＮＭＯＳの基体
であるＰ型シリコン基体４にはＮＭＯＳ側バイアス電源
１１が接続され、ＰＭＯＳの基体であるＮ型シリコン基
体６にはＰＭＯＳ側バイアス電源１２が接続されてい
る。
【０００５】また図４は、従来例のセルレイアウトの一
例を示す平面図である。図４において、７はＰ型拡散領
域、５はＮ型拡散領域、３８はＶＤＤ配線、３９はＶＳ
Ｓ配線、４０はボディ−配線間コンタクト、４１はバイ
アス配線、４２はＰＭＯＳ側バイアス発生器、４３はＮ
ＭＯＳ側バイアス発生器、４４はポリシリコンである。
例を示す平面図である。図４において、７はＰ型拡散領
域、５はＮ型拡散領域、３８はＶＤＤ配線、３９はＶＳ
Ｓ配線、４０はボディ−配線間コンタクト、４１はバイ
アス配線、４２はＰＭＯＳ側バイアス発生器、４３はＮ
ＭＯＳ側バイアス発生器、４４はポリシリコンである。
【０００６】以上のように構成されたＳＯＩ構造ＭＯＳ
型半導体装置について、以下その作用を説明する。この
構成において、アクティブ時にはＮＭＯＳ側バイアス電
源１１の電圧を接地電位より高くかつＰ−Ｎ接合の順方
向電圧ＶＦより低い電圧、例えば０．５Ｖに設定するこ
とによりＮＭＯＳの閾値電圧を低下させて０．２Ｖ程度
とし、スタンバイ時にはＮＭＯＳ側バイアス電源１１の
電圧を接地電位である０Ｖまで低下させることによりＮ
ＭＯＳの閾値を増大させて０．５Ｖ程度とすることがで
き、同様にアクティブ時にはＰＭＯＳ側バイアス電源１
２の電圧をＶＤＤ電源１０の電圧、例えば２Ｖの電圧よ
りも低くかつＶＤＤ電源１０の電圧からＶＦを引いた電
圧より高い電圧、例えば１．５Ｖに設定することにより
ＰＭＯＳの閾値電圧を絶対値で低下させて−０．２Ｖ程
度とし、またスタンバイ時にはＰＭＯＳ側バイアス電源
１２の電圧をＶＤＤ電源１０の電圧と等しい値まで上昇
させることによりＰＭＯＳの閾値電圧を絶対値で上昇さ
せて−０．５Ｖ程度とすることができる。従って、アク
ティブ時にはＰＭＯＳとＮＭＯＳの閾値電圧を絶対値で
小さくすることにより高速動作させ、スタンバイ時には
閾値電圧を絶対値で大きくすることによりサブスレッシ
ョルド電流による電力消費を低減することができる。
型半導体装置について、以下その作用を説明する。この
構成において、アクティブ時にはＮＭＯＳ側バイアス電
源１１の電圧を接地電位より高くかつＰ−Ｎ接合の順方
向電圧ＶＦより低い電圧、例えば０．５Ｖに設定するこ
とによりＮＭＯＳの閾値電圧を低下させて０．２Ｖ程度
とし、スタンバイ時にはＮＭＯＳ側バイアス電源１１の
電圧を接地電位である０Ｖまで低下させることによりＮ
ＭＯＳの閾値を増大させて０．５Ｖ程度とすることがで
き、同様にアクティブ時にはＰＭＯＳ側バイアス電源１
２の電圧をＶＤＤ電源１０の電圧、例えば２Ｖの電圧よ
りも低くかつＶＤＤ電源１０の電圧からＶＦを引いた電
圧より高い電圧、例えば１．５Ｖに設定することにより
ＰＭＯＳの閾値電圧を絶対値で低下させて−０．２Ｖ程
度とし、またスタンバイ時にはＰＭＯＳ側バイアス電源
１２の電圧をＶＤＤ電源１０の電圧と等しい値まで上昇
させることによりＰＭＯＳの閾値電圧を絶対値で上昇さ
せて−０．５Ｖ程度とすることができる。従って、アク
ティブ時にはＰＭＯＳとＮＭＯＳの閾値電圧を絶対値で
小さくすることにより高速動作させ、スタンバイ時には
閾値電圧を絶対値で大きくすることによりサブスレッシ
ョルド電流による電力消費を低減することができる。
【０００７】
【発明が解決しようとする課題】近年の低消費電力化の
傾向として、アクティブ状態とスタンバイ状態の切り換
えを１チップレベルではなく、チップに搭載されている
ある機能ブロック毎に制御を細かく行い、より効率良く
消費電力の低減を行っている。
傾向として、アクティブ状態とスタンバイ状態の切り換
えを１チップレベルではなく、チップに搭載されている
ある機能ブロック毎に制御を細かく行い、より効率良く
消費電力の低減を行っている。
【０００８】しかしながら、従来の構成では制御を行う
回路ブロック内の全てのトランジスタからボディコンタ
クトを取らなければならず、レイアウト面積の増大につ
ながる問題があった。
回路ブロック内の全てのトランジスタからボディコンタ
クトを取らなければならず、レイアウト面積の増大につ
ながる問題があった。
【０００９】本発明は上記従来の問題点を解決するもの
で、各機能ブロック毎に基板コンタクトを設け、支持基
板で電位制御をすることにより、レイアウト面積の増加
を低減することができるＳＯＩ構造ＭＯＳ型半導体装置
を提供することを目的とする。
で、各機能ブロック毎に基板コンタクトを設け、支持基
板で電位制御をすることにより、レイアウト面積の増加
を低減することができるＳＯＩ構造ＭＯＳ型半導体装置
を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載のＳＯＩ構
造ＭＯＳ型半導体装置は、ＳＯＩ基板上に形成された複
数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭＯ
Ｓ型ＦＥＴとバイアス電圧発生回路部を備え、複数のＰ
チャネルＭＯＳ型ＦＥＴのうち少なくとも一部のＰチャ
ネルＭＯＳ型ＦＥＴの下部支持基板にはｎウェルが形成
され、基板コンタクトを通じてバイアス電圧発生回路部
からアクティブ時に電源電圧より低い電圧を供給し、ス
タンバイ時には電源電圧を供給するとともに、Ｎチャネ
ルＭＯＳ型ＦＥＴのうち少なくとも一部のＮチャネルＭ
ＯＳ型ＦＥＴの下部支持基板にはｐウェルが形成され、
基板コンタクトを通じてバイアス電圧発生回路部からア
クティブ時に接地電位より高い電圧を供給し、スタンバ
イ時には接地電位とする、ように構成したことを特徴と
するものである。
造ＭＯＳ型半導体装置は、ＳＯＩ基板上に形成された複
数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭＯ
Ｓ型ＦＥＴとバイアス電圧発生回路部を備え、複数のＰ
チャネルＭＯＳ型ＦＥＴのうち少なくとも一部のＰチャ
ネルＭＯＳ型ＦＥＴの下部支持基板にはｎウェルが形成
され、基板コンタクトを通じてバイアス電圧発生回路部
からアクティブ時に電源電圧より低い電圧を供給し、ス
タンバイ時には電源電圧を供給するとともに、Ｎチャネ
ルＭＯＳ型ＦＥＴのうち少なくとも一部のＮチャネルＭ
ＯＳ型ＦＥＴの下部支持基板にはｐウェルが形成され、
基板コンタクトを通じてバイアス電圧発生回路部からア
クティブ時に接地電位より高い電圧を供給し、スタンバ
イ時には接地電位とする、ように構成したことを特徴と
するものである。
【００１１】請求項１記載のＳＯＩ構造ＭＯＳ型半導体
装置によれば、例えば埋め込み酸化膜下の支持基板にに
拡散領域を形成し、埋め込み酸化膜に穴をあけて基板コ
ンタクト領域を設けて各機能ブロック毎に基板電位の制
御を行う構成を有し、アクティブ時とスタンバイ時の基
板電位の制御を行いアクティブ時には高速動作、スタン
バイ時には消費電力の低減をすることができ、かつチッ
プレイアウトにおける面積増加を低減できる。
装置によれば、例えば埋め込み酸化膜下の支持基板にに
拡散領域を形成し、埋め込み酸化膜に穴をあけて基板コ
ンタクト領域を設けて各機能ブロック毎に基板電位の制
御を行う構成を有し、アクティブ時とスタンバイ時の基
板電位の制御を行いアクティブ時には高速動作、スタン
バイ時には消費電力の低減をすることができ、かつチッ
プレイアウトにおける面積増加を低減できる。
【００１２】請求項２記載のＳＯＩ構造ＭＯＳ型半導体
装置は、請求項１において、ＳＯＩ基板上に形成された
複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭ
ＯＳ型ＦＥＴを備えるアナログ回路部とディジタル回路
部の機能ブロック毎に、バイアス電圧発生回路により基
板電位の制御を行うものである。
装置は、請求項１において、ＳＯＩ基板上に形成された
複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭ
ＯＳ型ＦＥＴを備えるアナログ回路部とディジタル回路
部の機能ブロック毎に、バイアス電圧発生回路により基
板電位の制御を行うものである。
【００１３】請求項２記載のＳＯＩ構造ＭＯＳ型半導体
装置によれば、請求項１と同様な効果のほか、アナデジ
混載のチップにおいてはクロストークノイズを抑えるこ
とができる。
装置によれば、請求項１と同様な効果のほか、アナデジ
混載のチップにおいてはクロストークノイズを抑えるこ
とができる。
【００１４】請求項３記載のＳＯＩ構造ＭＯＳ型半導体
装置は、請求項１において、ＳＯＩ基板上に形成された
複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭ
ＯＳ型ＦＥＴから成る機能ブロックの基板コンタクトは
電源配線の下に配置され、電位制御を行うバイアス電圧
発生回路部との配線層は金属、ポリシリコンあるいは拡
散層で形成され、電源配線に対して平面的に重なる位置
に形成されているものである。
装置は、請求項１において、ＳＯＩ基板上に形成された
複数のＰチャネルＭＯＳ型ＦＥＴと複数のＮチャネルＭ
ＯＳ型ＦＥＴから成る機能ブロックの基板コンタクトは
電源配線の下に配置され、電位制御を行うバイアス電圧
発生回路部との配線層は金属、ポリシリコンあるいは拡
散層で形成され、電源配線に対して平面的に重なる位置
に形成されているものである。
【００１５】請求項３記載のＳＯＩ構造ＭＯＳ型半導体
装置によれば、請求項１と同様な効果のほか、レイアウ
トの面積増加をさらに抑えることができる。
装置によれば、請求項１と同様な効果のほか、レイアウ
トの面積増加をさらに抑えることができる。
【００１６】
【発明の実施の形態】本発明の第１の実施の形態につい
て、図１を参照しながら説明する。図１は、第１の実施
の形態におけるＳＯＩ構造ＭＯＳ型半導体装置を示す断
面図である。図１において、シリコン基板１３上に形成
された埋め込み酸化膜１４の上に酸化膜１５で絶縁分離
されたＮＭＯＳのボディ領域となるＰ型ボディ領域１６
上にゲート酸化膜２０を介して形成されたゲート電極の
ポリシリコン２１とこれに対して自己整合的に形成され
てソースおよびドレイン電極を構成するＮ型拡散層１７
が形成され、同様にＰＭＯＳのボディ領域となるＮ型ボ
ディ領域１８上にゲート酸化膜２０を介して形成された
ゲート電極のポリシリコン２１とこれに対して自己整合
的に形成されてソースおよびドレイン電極を構成するＰ
型拡散層１９が形成され、ＮＭＯＳのソース電極は接地
され、ＰＭＯＳのソース電極はＶＤＤ電源２２に接続さ
れ、ＮＭＯＳのドレイン電極とＰＭＯＳのドレイン電極
は接続され、ＮＭＯＳ領域の埋め込み酸化膜１４の下に
形成されたＰ型ウェル領域２５と基板コンタクト２７に
よりＮＭＯＳ側バイアス電源２３が接続され、同様にＰ
ＭＯＳ領域の埋め込み酸化膜１４の下に形成されたＮ型
ウェル領域２６と基板コンタクト２７によりＰＭＯＳ側
バイアス電源２４が接続されている。
て、図１を参照しながら説明する。図１は、第１の実施
の形態におけるＳＯＩ構造ＭＯＳ型半導体装置を示す断
面図である。図１において、シリコン基板１３上に形成
された埋め込み酸化膜１４の上に酸化膜１５で絶縁分離
されたＮＭＯＳのボディ領域となるＰ型ボディ領域１６
上にゲート酸化膜２０を介して形成されたゲート電極の
ポリシリコン２１とこれに対して自己整合的に形成され
てソースおよびドレイン電極を構成するＮ型拡散層１７
が形成され、同様にＰＭＯＳのボディ領域となるＮ型ボ
ディ領域１８上にゲート酸化膜２０を介して形成された
ゲート電極のポリシリコン２１とこれに対して自己整合
的に形成されてソースおよびドレイン電極を構成するＰ
型拡散層１９が形成され、ＮＭＯＳのソース電極は接地
され、ＰＭＯＳのソース電極はＶＤＤ電源２２に接続さ
れ、ＮＭＯＳのドレイン電極とＰＭＯＳのドレイン電極
は接続され、ＮＭＯＳ領域の埋め込み酸化膜１４の下に
形成されたＰ型ウェル領域２５と基板コンタクト２７に
よりＮＭＯＳ側バイアス電源２３が接続され、同様にＰ
ＭＯＳ領域の埋め込み酸化膜１４の下に形成されたＮ型
ウェル領域２６と基板コンタクト２７によりＰＭＯＳ側
バイアス電源２４が接続されている。
【００１７】以上のように構成された第１の実施の形態
のＳＯＩ構造ＭＯＳ型半導体装置について、以下、その
動作を説明する。
のＳＯＩ構造ＭＯＳ型半導体装置について、以下、その
動作を説明する。
【００１８】まず、アクティブ状態ではＮＭＯＳ側バイ
アス電源２３の電圧を接地電位より高くかつＰ−Ｎ接合
の順方向電圧ＶＦより低い電圧、例えば０．５Ｖに設定
することによりＮＭＯＳの閾値電圧を低下させて０．２
Ｖ程度とし、スタンバイ状態ではＮＭＯＳ側バイアス電
源２３の電圧を接地電位である０Ｖまで低下させること
によりＮＭＯＳの閾値電圧を上昇させて０．５Ｖ程度と
することができ、同様にアクティブ状態ではＰＭＯＳ側
バイアス電源２４の電圧をＶＤＤ電源２２の電圧、例え
ば２Ｖの電圧より低くかつＶＤＤ電源２２の電圧からＶ
Ｆを引いた電圧より高い電圧、例えば１．５Ｖに設定す
ることによりＰＭＯＳの閾値電圧を絶対値で低下させて
−０．２Ｖ程度とし、またスタンバイ状態ではＰＭＯＳ
側バイアス電源２４の電圧をＶＤＤ電源２２の電圧と等
しい値まで上昇させることによりＰＭＯＳの閾値電圧を
絶対値で上昇させて−０．５Ｖ程度とすることができる
ことは、上記従来例と同様である。
アス電源２３の電圧を接地電位より高くかつＰ−Ｎ接合
の順方向電圧ＶＦより低い電圧、例えば０．５Ｖに設定
することによりＮＭＯＳの閾値電圧を低下させて０．２
Ｖ程度とし、スタンバイ状態ではＮＭＯＳ側バイアス電
源２３の電圧を接地電位である０Ｖまで低下させること
によりＮＭＯＳの閾値電圧を上昇させて０．５Ｖ程度と
することができ、同様にアクティブ状態ではＰＭＯＳ側
バイアス電源２４の電圧をＶＤＤ電源２２の電圧、例え
ば２Ｖの電圧より低くかつＶＤＤ電源２２の電圧からＶ
Ｆを引いた電圧より高い電圧、例えば１．５Ｖに設定す
ることによりＰＭＯＳの閾値電圧を絶対値で低下させて
−０．２Ｖ程度とし、またスタンバイ状態ではＰＭＯＳ
側バイアス電源２４の電圧をＶＤＤ電源２２の電圧と等
しい値まで上昇させることによりＰＭＯＳの閾値電圧を
絶対値で上昇させて−０．５Ｖ程度とすることができる
ことは、上記従来例と同様である。
【００１９】以上のように第１の実施の形態によれば、
回路ブロック毎に埋め込み酸化膜１４下のシリコン基板
１３に拡散領域を設け、埋め込み酸化膜１４に穴をあけ
て基板１３とコンタクトし、バイアス電源２３、２４を
接続してアクティブ状態とスタンバイ状態の閾値電圧の
制御を緻密に行うことにより、効率のよい消費電力制御
をすることができる。
回路ブロック毎に埋め込み酸化膜１４下のシリコン基板
１３に拡散領域を設け、埋め込み酸化膜１４に穴をあけ
て基板１３とコンタクトし、バイアス電源２３、２４を
接続してアクティブ状態とスタンバイ状態の閾値電圧の
制御を緻密に行うことにより、効率のよい消費電力制御
をすることができる。
【００２０】なお、前記実施形態では、ある機能を持つ
回路ブロック毎に基板電位の制御を行うとしたが、ある
機能を持つ回路ブロックをアナログ回路部とディジタル
回路部として用いても良い。
回路ブロック毎に基板電位の制御を行うとしたが、ある
機能を持つ回路ブロックをアナログ回路部とディジタル
回路部として用いても良い。
【００２１】アナデジ混載において大きな問題となるの
が、ディジタル回路からのクロストークノイズの影響で
ある。基板ノイズの発生源は、ディジタル信号によって
生じる過渡電流による基板電位の変動である。ディジタ
ル部のトランジスタを流れる電流の変化によりＧＮＤの
電位が変化するため、基板電位も変化する。バルクで
は、基板はアナログ部、ディジタル部共通であり、低い
インピーダンスでつながっているので、この基板電位の
変化はアナログ部のトランジスタの基板電位を変動さ
せ、結果的にトランジスタの閾値が変化することにな
る。また、ＳＯＩ基板を用いることにより、各々の素子
が絶縁膜で完全に分離されるため、ディジタル部からア
ナログ部へ飛び込むノイズはかなり抑えることが可能に
なると考えられるが、基板を回り込むノイズの影響など
あり、完全に基板電位の変動を抑えられるとは言えな
い。
が、ディジタル回路からのクロストークノイズの影響で
ある。基板ノイズの発生源は、ディジタル信号によって
生じる過渡電流による基板電位の変動である。ディジタ
ル部のトランジスタを流れる電流の変化によりＧＮＤの
電位が変化するため、基板電位も変化する。バルクで
は、基板はアナログ部、ディジタル部共通であり、低い
インピーダンスでつながっているので、この基板電位の
変化はアナログ部のトランジスタの基板電位を変動さ
せ、結果的にトランジスタの閾値が変化することにな
る。また、ＳＯＩ基板を用いることにより、各々の素子
が絶縁膜で完全に分離されるため、ディジタル部からア
ナログ部へ飛び込むノイズはかなり抑えることが可能に
なると考えられるが、基板を回り込むノイズの影響など
あり、完全に基板電位の変動を抑えられるとは言えな
い。
【００２２】以上のように、第１の実施の形態によれ
ば、回路ブロック毎の基板電位を制御したことにより、
ディジタル回路部の信号によって生じる過渡電流による
基板電位の変動、つまりアナログ回路部に対する基板ノ
イズを抑えることができる。
ば、回路ブロック毎の基板電位を制御したことにより、
ディジタル回路部の信号によって生じる過渡電流による
基板電位の変動、つまりアナログ回路部に対する基板ノ
イズを抑えることができる。
【００２３】本発明の第２の実施の形態を図２により説
明する。図２は、本発明の第２の実施形態における基板
コンタクトの配置とバイアス電源配線を示す平面図であ
る。図２において、２８はある機能ブロック内のＰ型拡
散層であり、２９はＮ型拡散層、３０はＶＤＤ配線、３
１はＶＳＳ配線、３２は支持基板に形成された拡散層と
の基板コンタクトであり、３３はＮＭＯＳ側バイアス発
生器、３４はＰＭＯＳ側バイアス発生器、３５はポリシ
リコンである。その構成は、ＶＤＤ配線３０の下に平面
的に重なる位置にＰＭＯＳ側バイアス発生器３４からの
金属配線を配線し、基板コンタクト３２を配置する。同
様に、ＶＳＳ配線３１の下に平面的に重なる位置にＮＭ
ＯＳ側バイアス発生器３３からの金属配線を配線し、基
板コンタクト３２を配置して基板電位の制御を行うもの
である。
明する。図２は、本発明の第２の実施形態における基板
コンタクトの配置とバイアス電源配線を示す平面図であ
る。図２において、２８はある機能ブロック内のＰ型拡
散層であり、２９はＮ型拡散層、３０はＶＤＤ配線、３
１はＶＳＳ配線、３２は支持基板に形成された拡散層と
の基板コンタクトであり、３３はＮＭＯＳ側バイアス発
生器、３４はＰＭＯＳ側バイアス発生器、３５はポリシ
リコンである。その構成は、ＶＤＤ配線３０の下に平面
的に重なる位置にＰＭＯＳ側バイアス発生器３４からの
金属配線を配線し、基板コンタクト３２を配置する。同
様に、ＶＳＳ配線３１の下に平面的に重なる位置にＮＭ
ＯＳ側バイアス発生器３３からの金属配線を配線し、基
板コンタクト３２を配置して基板電位の制御を行うもの
である。
【００２４】なお、第２の実施の形態では、各バイアス
発生器３３、３４からの配線を金属配線としたが、金属
配線の代りにポリシリコンあるいは拡散層を用いても良
い。
発生器３３、３４からの配線を金属配線としたが、金属
配線の代りにポリシリコンあるいは拡散層を用いても良
い。
【００２５】以上のように基板コンタクト３２とバイア
ス電源配線（３０、３１）を電源配線と平面的に重なる
位置に配線することで、λルールで設計された標準的な
セルを一例とした場合、面積を従来例の８０％程度にす
ることが可能とされている。
ス電源配線（３０、３１）を電源配線と平面的に重なる
位置に配線することで、λルールで設計された標準的な
セルを一例とした場合、面積を従来例の８０％程度にす
ることが可能とされている。
【００２６】
【発明の効果】請求項１記載のＳＯＩ構造ＭＯＳ型半導
体装置によれば、例えば埋め込み酸化膜下の支持基板に
に拡散領域を形成し、埋め込み酸化膜に穴をあけて基板
コンタクト領域を設けて各機能ブロック毎に基板電位の
制御を行う構成を有し、アクティブ時とスタンバイ時の
基板電位の制御を行いアクティブ時には高速動作、スタ
ンバイ時には消費電力の低減をすることができ、かつチ
ップレイアウトにおける面積増加を低減できる。
体装置によれば、例えば埋め込み酸化膜下の支持基板に
に拡散領域を形成し、埋め込み酸化膜に穴をあけて基板
コンタクト領域を設けて各機能ブロック毎に基板電位の
制御を行う構成を有し、アクティブ時とスタンバイ時の
基板電位の制御を行いアクティブ時には高速動作、スタ
ンバイ時には消費電力の低減をすることができ、かつチ
ップレイアウトにおける面積増加を低減できる。
【００２７】請求項２記載のＳＯＩ構造ＭＯＳ型半導体
装置によれば、請求項１と同様な効果のほか、アナデジ
混載のチップにおいてはクロストークノイズを抑えるこ
とができる。
装置によれば、請求項１と同様な効果のほか、アナデジ
混載のチップにおいてはクロストークノイズを抑えるこ
とができる。
【００２８】請求項３記載のＳＯＩ構造ＭＯＳ型半導体
装置によれば、請求項１と同様な効果のほか、レイアウ
トの面積増加をさらに抑えることができる。
装置によれば、請求項１と同様な効果のほか、レイアウ
トの面積増加をさらに抑えることができる。
【図１】本発明の第１の実施の形態におけるＳＯＩ構造
ＭＯＳ型半導体装置の断面図である。
ＭＯＳ型半導体装置の断面図である。
【図２】本発明の第２の実施の形態におけるセルレイア
ウトの平面図である。
ウトの平面図である。
【図３】従来のＳＯＩ構造ＭＯＳ型半導体装置の断面図
である。
である。
【図４】従来のＳＯＩ構造ＭＯＳ型半導体装置における
セルレイアウトの図３の平面図である。
セルレイアウトの図３の平面図である。
１ シリコン基板 ２ 埋め込み酸化膜 ３ 酸化膜 ４ Ｐ型シリコン基体 ５ Ｎ型拡散層 ６ Ｎ型シリコン基体 ７ Ｐ型拡散層 ８ ゲート酸化膜 ９ ポリシリコン １０ ＶＤＤ電源 １１ ＮＭＯＳ側バイアス電源 １２ ＰＭＯＳ側バイアス電源 １３ シリコン基板 １４ 埋め込み酸化膜 １５ 酸化膜 １６ Ｐ型ボディ領域 １７ Ｎ型拡散層 １８ Ｎ型ボディ領域 １９ Ｐ型拡散層 ２０ ゲート酸化膜 ２１ ポリシリコン ２２ ＶＤＤ電極 ２３ ＮＭＯＳ側バイアス電源 ２４ ＰＭＯＳ側バイアス電源 ２５ Ｐ型ウェル領域 ２６ Ｎ型ウェル領域 ２７ 基板コンタクト ２８ Ｐ型拡散層 ２９ Ｎ型拡散層 ３０ ＶＤＤ配線 ３１ ＶＳＳ配線 ３２ 基板コンタクト ３３ ＮＭＯＳ側バイアス発生器 ３４ ＰＭＯＳ側バイアス発生器 ３５ ポリシリコン ３６ Ｐ型拡散層 ３７ Ｎ型拡散層 ３８ ＶＤＤ配線 ３９ ＶＳＳ配線 ４０ ボディ−配線間コンタクト ４１ バイアス配線 ４２ ＰＭＯＳ側バイアス発生器 ４３ ＮＭＯＳ側バイアス発生器 ４４ ポリシリコン
Claims (3)
- 【請求項１】 ＳＯＩ基板上に形成された複数のＰチャ
ネルＭＯＳ型ＦＥＴと複数のＮチャネルＭＯＳ型ＦＥＴ
とバイアス電圧発生回路部を備え、前記複数のＰチャネ
ルＭＯＳ型ＦＥＴのうち少なくとも一部のＰチャネルＭ
ＯＳ型ＦＥＴの下部支持基板にはｎウェルが形成され、
基板コンタクトを通じて前記バイアス電圧発生回路部か
らアクティブ時に電源電圧より低い電圧を供給し、スタ
ンバイ時には前記電源電圧を供給するとともに、前記Ｎ
チャネルＭＯＳ型ＦＥＴのうち少なくとも一部のＮチャ
ネルＭＯＳ型ＦＥＴの下部支持基板にはｐウェルが形成
され、基板コンタクトを通じて前記バイアス電圧発生回
路部からアクティブ時に接地電位より高い電圧を供給
し、スタンバイ時には接地電位とする、ように構成した
ことを特徴とするＳＯＩ構造ＭＯＳ型半導体装置。 - 【請求項２】 ＳＯＩ基板上に形成された複数のＰチャ
ネルＭＯＳ型ＦＥＴと複数のＮチャネルＭＯＳ型ＦＥＴ
を備えるアナログ回路部とディジタル回路部の機能ブロ
ック毎に、バイアス電圧発生回路により基板電位の制御
を行う請求項１記載のＳＯＩ構造ＭＯＳ型半導体装置。 - 【請求項３】 ＳＯＩ基板上に形成された複数のＰチャ
ネルＭＯＳ型ＦＥＴと複数のＮチャネルＭＯＳ型ＦＥＴ
から成る機能ブロックの基板コンタクトは電源配線の下
に配置され、電位制御を行うバイアス電圧発生回路部と
の配線層は金属、ポリシリコンあるいは拡散層で形成さ
れ、前記電源配線に対して平面的に重なる位置に形成さ
れている請求項１記載のＳＯＩ構造ＭＯＳ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35444299A JP2001177098A (ja) | 1999-12-14 | 1999-12-14 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35444299A JP2001177098A (ja) | 1999-12-14 | 1999-12-14 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177098A true JP2001177098A (ja) | 2001-06-29 |
Family
ID=18437602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35444299A Pending JP2001177098A (ja) | 1999-12-14 | 1999-12-14 | Ｓｏｉ構造ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177098A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030077299A (ko) * | 2002-03-26 | 2003-10-01 | 주식회사 하이닉스반도체 | 에스오아이 반도체소자의 제조 방법 |
| US7023054B2 (en) | 2003-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7105451B2 (en) | 2003-09-17 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device |
| WO2009090780A1 (ja) * | 2008-01-15 | 2009-07-23 | Sharp Kabushiki Kaisha | 半導体装置、その製造方法及び表示装置 |
| US9159807B2 (en) | 2010-05-17 | 2015-10-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2018081978A (ja) * | 2016-11-15 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1999
- 1999-12-14 JP JP35444299A patent/JP2001177098A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030077299A (ko) * | 2002-03-26 | 2003-10-01 | 주식회사 하이닉스반도체 | 에스오아이 반도체소자의 제조 방법 |
| US7023054B2 (en) | 2003-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7425746B2 (en) | 2003-06-30 | 2008-09-16 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7638840B2 (en) | 2003-06-30 | 2009-12-29 | Kabushiki Kaisha Toshiba | Semiconductor storage device and semiconductor integrated circuit |
| US7105451B2 (en) | 2003-09-17 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method for manufacturing semiconductor device |
| WO2009090780A1 (ja) * | 2008-01-15 | 2009-07-23 | Sharp Kabushiki Kaisha | 半導体装置、その製造方法及び表示装置 |
| US9159807B2 (en) | 2010-05-17 | 2015-10-13 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| JP2018081978A (ja) * | 2016-11-15 | 2018-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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