JPH0832068A - 半導体装置 - Google Patents
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- JPH0832068A JPH0832068A JP6157614A JP15761494A JPH0832068A JP H0832068 A JPH0832068 A JP H0832068A JP 6157614 A JP6157614 A JP 6157614A JP 15761494 A JP15761494 A JP 15761494A JP H0832068 A JPH0832068 A JP H0832068A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 必要なときにおけるトランジスタの高速動作
と低リーク電流とを実現させることができる半導体装置
を提供することにある。 【構成】 単結晶シリコン基板上にシリコン酸化膜を介
してＳＯＩ層が形成され、ＳＯＩ層にてＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとからなるＣ−ＭＯ
Ｓ回路（インバータ回路３，４，５，６）が形成されて
いる。ＰチャネルＭＯＳＦＥＴに対向したシリコン酸化
膜内にはＰチャネル用バイアス電極が配置され、又、Ｎ
チャネルＭＯＳＦＥＴに対向したシリコン酸化膜内には
Ｎチャネル用バイアス電極が配置されている。バイアス
電圧切替回路２は待機時にはＰチャネルとＮチャネルの
各ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくすべき
電位をＰチャネル及びＮチャネル用バイアス電極に印加
し、動作時にはしきい値電圧の絶対値を小さくすべき電
位をバイアス電極に印加する。
と低リーク電流とを実現させることができる半導体装置
を提供することにある。 【構成】 単結晶シリコン基板上にシリコン酸化膜を介
してＳＯＩ層が形成され、ＳＯＩ層にてＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとからなるＣ−ＭＯ
Ｓ回路（インバータ回路３，４，５，６）が形成されて
いる。ＰチャネルＭＯＳＦＥＴに対向したシリコン酸化
膜内にはＰチャネル用バイアス電極が配置され、又、Ｎ
チャネルＭＯＳＦＥＴに対向したシリコン酸化膜内には
Ｎチャネル用バイアス電極が配置されている。バイアス
電圧切替回路２は待機時にはＰチャネルとＮチャネルの
各ＭＯＳＦＥＴのしきい値電圧の絶対値を大きくすべき
電位をＰチャネル及びＮチャネル用バイアス電極に印加
し、動作時にはしきい値電圧の絶対値を小さくすべき電
位をバイアス電極に印加する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に、特にＳＯＩ構造を採用し、かつ、低い電圧で使用さ
れる携帯機器用等のＤＳＰ、ＣＰＵ等の半導体装置に有
効な技術である。
に、特にＳＯＩ構造を採用し、かつ、低い電圧で使用さ
れる携帯機器用等のＤＳＰ、ＣＰＵ等の半導体装置に有
効な技術である。
【０００２】
【従来の技術】従来、ＣＭＯＳ−ＬＳＩにおいてシステ
ム電源の低電圧化と高速化を両立させる一方法として、
トランジスタのしきい値電圧Ｖｔを低下させる方法をと
ってきたが、この方法ではＬＳＩの待機時におけるリー
ク電流が増加するという問題が生じてきた。
ム電源の低電圧化と高速化を両立させる一方法として、
トランジスタのしきい値電圧Ｖｔを低下させる方法をと
ってきたが、この方法ではＬＳＩの待機時におけるリー
ク電流が増加するという問題が生じてきた。
【０００３】この問題を解決するために、高速だがリー
ク電流の大きい（Ｖｔの低い）トランジスタと低速だが
リーク電流の小さい（Ｖｔの高い）トランジスタの２種
類を併用することでリーク電流の増大を低減してきた
（日経マイクロデバイス１９９４年３月号４４頁〜４８
頁）。
ク電流の大きい（Ｖｔの低い）トランジスタと低速だが
リーク電流の小さい（Ｖｔの高い）トランジスタの２種
類を併用することでリーク電流の増大を低減してきた
（日経マイクロデバイス１９９４年３月号４４頁〜４８
頁）。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法では高速動作が要求されるデバイスのチップに占める
割合が増加すればするほど、待機状態でのリーク電流が
増加してしまう。
法では高速動作が要求されるデバイスのチップに占める
割合が増加すればするほど、待機状態でのリーク電流が
増加してしまう。
【０００５】そこで、この発明の目的は、必要なときに
おけるトランジスタの高速動作と低リーク電流とを実現
させることができる半導体装置を提供することにある。
おけるトランジスタの高速動作と低リーク電流とを実現
させることができる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の記載の発明
は、半導体基板上に絶縁体層を介して単結晶半導体層か
らなるＭＯＳＦＥＴを備えた半導体装置において、少な
くとも前記ＭＯＳＦＥＴのチャネル領域に対向した前記
絶縁体層内に配置された電極と、待機時には前記ＭＯＳ
ＦＥＴのしきい値電圧の絶対値を大きくすべき電位を前
記電極に印加し、動作時には同しきい値電圧の絶対値を
小さくすべき電位を前記電極に印加するバイアス電圧切
替手段とを備えた半導体装置をその要旨とする。
は、半導体基板上に絶縁体層を介して単結晶半導体層か
らなるＭＯＳＦＥＴを備えた半導体装置において、少な
くとも前記ＭＯＳＦＥＴのチャネル領域に対向した前記
絶縁体層内に配置された電極と、待機時には前記ＭＯＳ
ＦＥＴのしきい値電圧の絶対値を大きくすべき電位を前
記電極に印加し、動作時には同しきい値電圧の絶対値を
小さくすべき電位を前記電極に印加するバイアス電圧切
替手段とを備えた半導体装置をその要旨とする。
【０００７】請求項２の記載の発明は、半導体基板上に
絶縁体層を介して単結晶半導体層が複数形成され、該単
結晶半導体層にてＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴよりなるＣ−ＭＯＳ回路を構成してなる半
導体装置において、少なくとも前記ＰチャネルＭＯＳＦ
ＥＴのチャネル領域に対向した前記絶縁体層内に配置さ
れた第１の電極と、少なくとも前記ＮチャネルＭＯＳＦ
ＥＴのチャネル領域に対向した前記絶縁体層内に配置さ
れた第２の電極と、待機時には前記各ＭＯＳＦＥＴのし
きい値電圧の絶対値を大きくすべき電位を前記第１およ
び第２の電極に印加し、動作時には同しきい値電圧の絶
対値を小さくすべき電位を前記第１および第２の電極に
印加するバイアス電圧切替手段とを備えた半導体装置を
その要旨とする。
絶縁体層を介して単結晶半導体層が複数形成され、該単
結晶半導体層にてＰチャネルＭＯＳＦＥＴとＮチャネル
ＭＯＳＦＥＴよりなるＣ−ＭＯＳ回路を構成してなる半
導体装置において、少なくとも前記ＰチャネルＭＯＳＦ
ＥＴのチャネル領域に対向した前記絶縁体層内に配置さ
れた第１の電極と、少なくとも前記ＮチャネルＭＯＳＦ
ＥＴのチャネル領域に対向した前記絶縁体層内に配置さ
れた第２の電極と、待機時には前記各ＭＯＳＦＥＴのし
きい値電圧の絶対値を大きくすべき電位を前記第１およ
び第２の電極に印加し、動作時には同しきい値電圧の絶
対値を小さくすべき電位を前記第１および第２の電極に
印加するバイアス電圧切替手段とを備えた半導体装置を
その要旨とする。
【０００８】請求項３の記載の発明は、請求項１または
請求項２に記載の発明における前記バイアス電圧切替手
段をインバータ回路にて構成した半導体装置をその要旨
とする。
請求項２に記載の発明における前記バイアス電圧切替手
段をインバータ回路にて構成した半導体装置をその要旨
とする。
【０００９】
【作用】請求項１に記載の発明によれば、少なくともＭ
ＯＳＦＥＴのチャネル領域に対向した絶縁体層内に電極
が配置される。そして、バイアス電圧切替手段は、待機
時にはＭＯＳＦＥＴのしきい値電圧の絶対値を大きくす
べき電位を電極に印加し、動作時にはＭＯＳＦＥＴのし
きい値電圧の絶対値を小さくすべき電位を電極に印加す
る。その結果、待機時にはしきい値電圧の絶対値を大き
くして低速動作であるがリーク電流を小さくすることが
可能となる。又、動作時にはしきい値電圧の絶対値を小
さくしてリーク電流は大きいが高速動作が可能となる。
ＯＳＦＥＴのチャネル領域に対向した絶縁体層内に電極
が配置される。そして、バイアス電圧切替手段は、待機
時にはＭＯＳＦＥＴのしきい値電圧の絶対値を大きくす
べき電位を電極に印加し、動作時にはＭＯＳＦＥＴのし
きい値電圧の絶対値を小さくすべき電位を電極に印加す
る。その結果、待機時にはしきい値電圧の絶対値を大き
くして低速動作であるがリーク電流を小さくすることが
可能となる。又、動作時にはしきい値電圧の絶対値を小
さくしてリーク電流は大きいが高速動作が可能となる。
【００１０】請求項２に記載の発明によれば、少なくと
もＰチャネルＭＯＳＦＥＴのチャネル領域に対向した絶
縁体層内に第１の電極が配置される。又、少なくともＮ
チャネルＭＯＳＦＥＴのチャネル領域に対向した絶縁体
層内に第２の電極が配置される。そして、バイアス電圧
切替手段は、待機時には各ＭＯＳＦＥＴのしきい値電圧
の絶対値を大きくすべき電位を第１および第２の電極に
印加し、動作時には各ＭＯＳＦＥＴのしきい値電圧の絶
対値を小さくすべき電位を第１および第２の電極に印加
する。その結果、待機時にはしきい値電圧の絶対値を大
きくして低速動作であるがリーク電流を小さくすること
が可能となる。又、動作時にはしきい値電圧の絶対値を
小さくしてリーク電流は大きいが高速動作が可能とな
る。
もＰチャネルＭＯＳＦＥＴのチャネル領域に対向した絶
縁体層内に第１の電極が配置される。又、少なくともＮ
チャネルＭＯＳＦＥＴのチャネル領域に対向した絶縁体
層内に第２の電極が配置される。そして、バイアス電圧
切替手段は、待機時には各ＭＯＳＦＥＴのしきい値電圧
の絶対値を大きくすべき電位を第１および第２の電極に
印加し、動作時には各ＭＯＳＦＥＴのしきい値電圧の絶
対値を小さくすべき電位を第１および第２の電極に印加
する。その結果、待機時にはしきい値電圧の絶対値を大
きくして低速動作であるがリーク電流を小さくすること
が可能となる。又、動作時にはしきい値電圧の絶対値を
小さくしてリーク電流は大きいが高速動作が可能とな
る。
【００１１】請求項３の記載の発明は、請求項１または
請求項２に記載の発明の作用に加え、バイアス電圧切替
手段としてインバータ回路を使用することにより、制御
信号により異なる二種類の電位を選択的に出力する。
請求項２に記載の発明の作用に加え、バイアス電圧切替
手段としてインバータ回路を使用することにより、制御
信号により異なる二種類の電位を選択的に出力する。
【００１２】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１には、本実施例の半導体装置の
電気的構成図を示す。本半導体装置は、ＬＳＩ１とバイ
アス電圧切替手段としてのバイアス電圧切替回路２から
構成されている。ＬＳＩ１は、４つのインバータ回路
３，４，５，６よりなり、各インバータ回路３〜６が直
列に接続されている。
に従って説明する。図１には、本実施例の半導体装置の
電気的構成図を示す。本半導体装置は、ＬＳＩ１とバイ
アス電圧切替手段としてのバイアス電圧切替回路２から
構成されている。ＬＳＩ１は、４つのインバータ回路
３，４，５，６よりなり、各インバータ回路３〜６が直
列に接続されている。
【００１３】ＬＳＩ１の各インバータ回路３，４，５，
６は、図２に示すように、Ｃ−ＭＯＳ回路により構成さ
れている。つまり、インバータ回路３はＰチャネルＭＯ
ＳＦＥＴ７とＮチャネルＭＯＳＦＥＴ８からなり、イン
バータ回路４はＰチャネルＭＯＳＦＥＴ９とＮチャネル
ＭＯＳＦＥＴ１０からなる。又、インバータ回路５はＰ
チャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１
２からなり、インバータ回路６はＰチャネルＭＯＳＦＥ
Ｔ１３とＮチャネルＭＯＳＦＥＴ１４からなる。
６は、図２に示すように、Ｃ−ＭＯＳ回路により構成さ
れている。つまり、インバータ回路３はＰチャネルＭＯ
ＳＦＥＴ７とＮチャネルＭＯＳＦＥＴ８からなり、イン
バータ回路４はＰチャネルＭＯＳＦＥＴ９とＮチャネル
ＭＯＳＦＥＴ１０からなる。又、インバータ回路５はＰ
チャネルＭＯＳＦＥＴ１１とＮチャネルＭＯＳＦＥＴ１
２からなり、インバータ回路６はＰチャネルＭＯＳＦＥ
Ｔ１３とＮチャネルＭＯＳＦＥＴ１４からなる。
【００１４】インバータ回路３，４，５，６のＰチャネ
ルＭＯＳＦＥＴ７，９，１１，１３のそれぞれのソース
端子には電源電圧ＶDD（３ボルト）が印加されている。
又、インバータ回路３，４，５，６のＮチャネルＭＯＳ
ＦＥＴ８，１０，１２，１４のそれぞれのソース端子に
はグランド電位（０ボルト）が印加されている。さら
に、インバータ回路３におけるＰチャネルおよびＮチャ
ネルＭＯＳＦＥＴ７，８のゲート端子には入力信号が入
力されるとともに、インバータ回路６におけるＰチャネ
ルおよびＮチャネルＭＯＳＦＥＴ１３，１４のドレイン
端子には出力信号が出力されるようになっている。
ルＭＯＳＦＥＴ７，９，１１，１３のそれぞれのソース
端子には電源電圧ＶDD（３ボルト）が印加されている。
又、インバータ回路３，４，５，６のＮチャネルＭＯＳ
ＦＥＴ８，１０，１２，１４のそれぞれのソース端子に
はグランド電位（０ボルト）が印加されている。さら
に、インバータ回路３におけるＰチャネルおよびＮチャ
ネルＭＯＳＦＥＴ７，８のゲート端子には入力信号が入
力されるとともに、インバータ回路６におけるＰチャネ
ルおよびＮチャネルＭＯＳＦＥＴ１３，１４のドレイン
端子には出力信号が出力されるようになっている。
【００１５】図３には本半導体装置の平面図を示すとと
もに、図４には図３のＡ−Ａ断面図を、図５には図３の
Ｂ−Ｂ断面図を示す。図３〜５において、半導体基板と
しての単結晶シリコン基板１５の上にはポリシリコン膜
１６を介して絶縁体層としてのシリコン酸化膜１７が形
成されている。このシリコン酸化膜１７の表面に、単結
晶半導体層としての薄膜の単結晶シリコン層（以下、薄
膜ＳＯＩ層という）１８，１９，２０，２１，２２，２
３，２４，２５が形成されている。各薄膜ＳＯＩ層１８
〜２５にはゲート酸化膜２６を介してポリシリコンゲー
ト電極２７が形成されている。そして、薄膜ＳＯＩ層１
８〜２１にてＰチャネルＭＯＳＦＥＴ７，９，１１，１
３が、又、薄膜ＳＯＩ層２２〜２５にてＮチャネルＭＯ
ＳＦＥＴ８，１０，１２，１４が形成されている。この
ようにして、ＬＳＩ１を構成するＰチャネルとＮチャネ
ルの薄膜ＳＯＩＭＯＳＦＥＴが形成されている。ここ
で、各ＭＯＳＦＥＴはチャネル領域の最大空乏層幅より
もＳＯＩ層１８〜２５の厚さが薄くチャネル形成時にＳ
ＯＩ層１８〜２５が完全に空乏化するようになってい
る。
もに、図４には図３のＡ−Ａ断面図を、図５には図３の
Ｂ−Ｂ断面図を示す。図３〜５において、半導体基板と
しての単結晶シリコン基板１５の上にはポリシリコン膜
１６を介して絶縁体層としてのシリコン酸化膜１７が形
成されている。このシリコン酸化膜１７の表面に、単結
晶半導体層としての薄膜の単結晶シリコン層（以下、薄
膜ＳＯＩ層という）１８，１９，２０，２１，２２，２
３，２４，２５が形成されている。各薄膜ＳＯＩ層１８
〜２５にはゲート酸化膜２６を介してポリシリコンゲー
ト電極２７が形成されている。そして、薄膜ＳＯＩ層１
８〜２１にてＰチャネルＭＯＳＦＥＴ７，９，１１，１
３が、又、薄膜ＳＯＩ層２２〜２５にてＮチャネルＭＯ
ＳＦＥＴ８，１０，１２，１４が形成されている。この
ようにして、ＬＳＩ１を構成するＰチャネルとＮチャネ
ルの薄膜ＳＯＩＭＯＳＦＥＴが形成されている。ここ
で、各ＭＯＳＦＥＴはチャネル領域の最大空乏層幅より
もＳＯＩ層１８〜２５の厚さが薄くチャネル形成時にＳ
ＯＩ層１８〜２５が完全に空乏化するようになってい
る。
【００１６】又、シリコン酸化膜１７には、ポリシリコ
ンよりなる第１の電極としてのＰチャネル用バイアス電
極２８と、ポリシリコンよりなる第２の電極としてのＮ
チャネル用バイアス電極２９とが埋設されている。Ｐチ
ャネル用バイアス電極２８はＰチャネルＭＯＳＦＥＴを
構成する各薄膜ＳＯＩ層１８〜２１の下方に延びてい
る。より詳しくは、図４に示すように、Ｐチャネル用バ
イアス電極２８は各ＰチャネルＭＯＳＦＥＴのチャネル
領域の下方においてより接近するように配置されてい
る。又、Ｎチャネル用バイアス電極２９はＮチャネルＭ
ＯＳＦＥＴを構成する各薄膜ＳＯＩ層２２〜２５の下方
に延びている。より詳しくは、図５に示すように、Ｎチ
ャネル用バイアス電極２９は各ＮチャネルＭＯＳＦＥＴ
のチャネル領域の下方においてより接近するように配置
されている。
ンよりなる第１の電極としてのＰチャネル用バイアス電
極２８と、ポリシリコンよりなる第２の電極としてのＮ
チャネル用バイアス電極２９とが埋設されている。Ｐチ
ャネル用バイアス電極２８はＰチャネルＭＯＳＦＥＴを
構成する各薄膜ＳＯＩ層１８〜２１の下方に延びてい
る。より詳しくは、図４に示すように、Ｐチャネル用バ
イアス電極２８は各ＰチャネルＭＯＳＦＥＴのチャネル
領域の下方においてより接近するように配置されてい
る。又、Ｎチャネル用バイアス電極２９はＮチャネルＭ
ＯＳＦＥＴを構成する各薄膜ＳＯＩ層２２〜２５の下方
に延びている。より詳しくは、図５に示すように、Ｎチ
ャネル用バイアス電極２９は各ＮチャネルＭＯＳＦＥＴ
のチャネル領域の下方においてより接近するように配置
されている。
【００１７】Ｐチャネル用バイアス電極２８は、シリコ
ン酸化膜１７の表面に形成された薄膜の単結晶シリコン
層（薄膜ＳＯＩ層）３０を介してＰチャネル用バイアス
線３１と接続されている。同様に、Ｎチャネル用バイア
ス電極２９は、シリコン酸化膜１７の表面に形成された
薄膜の単結晶シリコン層（薄膜ＳＯＩ層）３２を介して
Ｎチャネル用バイアス線３３と接続されている。この薄
膜ＳＯＩ層３０，３２は、不純物が高濃度にドープさ
れ、オーミックコンタクトをとるためのものである。
又、図４，５においてシリコン酸化膜１７の表面は、Ｂ
ＰＳＧ膜３６で覆われている。
ン酸化膜１７の表面に形成された薄膜の単結晶シリコン
層（薄膜ＳＯＩ層）３０を介してＰチャネル用バイアス
線３１と接続されている。同様に、Ｎチャネル用バイア
ス電極２９は、シリコン酸化膜１７の表面に形成された
薄膜の単結晶シリコン層（薄膜ＳＯＩ層）３２を介して
Ｎチャネル用バイアス線３３と接続されている。この薄
膜ＳＯＩ層３０，３２は、不純物が高濃度にドープさ
れ、オーミックコンタクトをとるためのものである。
又、図４，５においてシリコン酸化膜１７の表面は、Ｂ
ＰＳＧ膜３６で覆われている。
【００１８】このように、ＬＳＩ１の各ＰチャネルＭＯ
ＳＦＥＴのＰチャネル用バイアス電極２８と、ＬＳＩ１
のＮチャネルＭＯＳＦＥＴのＮチャネル用バイアス電極
２９とは、それぞれ独立に設けられ、図２に示すように
Ｐチャネル用バイアス線３１とＮチャネル用バックバイ
アス線３３にて、各ＦＥＴのバックゲートバイアス電圧
を変更できるようになっている。
ＳＦＥＴのＰチャネル用バイアス電極２８と、ＬＳＩ１
のＮチャネルＭＯＳＦＥＴのＮチャネル用バイアス電極
２９とは、それぞれ独立に設けられ、図２に示すように
Ｐチャネル用バイアス線３１とＮチャネル用バックバイ
アス線３３にて、各ＦＥＴのバックゲートバイアス電圧
を変更できるようになっている。
【００１９】図１において、バイアス電圧切替回路２は
直列に接続された２つのインバータ回路３４，３５で構
成され、各インバータ回路３４，３５はそれぞれＣ−Ｍ
ＯＳ回路よりなる。このバイアス電圧切替回路２も前述
した図４，５のシリコン酸化膜１７の表面部に配置した
ＳＯＩ層にて形成されている。バイアス電圧切替回路２
のインバータ回路３４の入力端子には制御信号端子Ｐが
接続され、インバータ回路３４の出力端子にはＰチャネ
ル用バイアス線３１が接続され、インバータ回路３５の
出力端子にはＮチャネル用バイアス線３３が接続されて
いる。制御信号端子Ｐには、論理ＨｉあるいはＬｏｗレ
ベルの制御信号が入力される。そして、制御信号により
Ｐチャネル用バイアス線３１とＮチャネル用バイアス線
３３の電位を、電源電圧ＶDD（３ボルト）とグランド電
位（０ボルト）に切り換えるようになっている。つま
り、Ｌｏｗレベルの制御信号が入力されると、Ｐチャネ
ル用バイアス線３１を電源電圧ＶDD（３ボルト）にし、
Ｎチャネル用バイアス線３３をグランド電位（０ボル
ト）にする。又、Ｈｉレベルの制御信号が入力される
と、Ｐチャネル用バイアス線３１をグランド電位（０ボ
ルト）にし、Ｎチャネル用バイアス線３３を電源電圧Ｖ
DD（３ボルト）にする。
直列に接続された２つのインバータ回路３４，３５で構
成され、各インバータ回路３４，３５はそれぞれＣ−Ｍ
ＯＳ回路よりなる。このバイアス電圧切替回路２も前述
した図４，５のシリコン酸化膜１７の表面部に配置した
ＳＯＩ層にて形成されている。バイアス電圧切替回路２
のインバータ回路３４の入力端子には制御信号端子Ｐが
接続され、インバータ回路３４の出力端子にはＰチャネ
ル用バイアス線３１が接続され、インバータ回路３５の
出力端子にはＮチャネル用バイアス線３３が接続されて
いる。制御信号端子Ｐには、論理ＨｉあるいはＬｏｗレ
ベルの制御信号が入力される。そして、制御信号により
Ｐチャネル用バイアス線３１とＮチャネル用バイアス線
３３の電位を、電源電圧ＶDD（３ボルト）とグランド電
位（０ボルト）に切り換えるようになっている。つま
り、Ｌｏｗレベルの制御信号が入力されると、Ｐチャネ
ル用バイアス線３１を電源電圧ＶDD（３ボルト）にし、
Ｎチャネル用バイアス線３３をグランド電位（０ボル
ト）にする。又、Ｈｉレベルの制御信号が入力される
と、Ｐチャネル用バイアス線３１をグランド電位（０ボ
ルト）にし、Ｎチャネル用バイアス線３３を電源電圧Ｖ
DD（３ボルト）にする。
【００２０】ここで、しきい値電圧Ｖｔとリーク電流お
よび動作速度の関係を説明する。リーク電流（サブシュ
レッショルド電流）はしきい値電圧Ｖｔの絶対値が大き
くなると減少し、小さくなると増加する特性を示す。一
方、動作速度はしきい値電圧の絶対値が大きくと遅くな
り、小さくなると速くなる特性を示す。従って、リーク
電流と動作速度は通常相反する。
よび動作速度の関係を説明する。リーク電流（サブシュ
レッショルド電流）はしきい値電圧Ｖｔの絶対値が大き
くなると減少し、小さくなると増加する特性を示す。一
方、動作速度はしきい値電圧の絶対値が大きくと遅くな
り、小さくなると速くなる特性を示す。従って、リーク
電流と動作速度は通常相反する。
【００２１】次に、このように構成した半導体装置の作
用を説明する。まず、ＬＳＩ１の待機時においては、バ
イアス電圧切替回路２の制御信号端子ＰにＬｏｗレベル
信号が入力される。すると、Ｐチャネル用バイアス線３
１が電源電圧ＶDD（３ボルト）となり、Ｐチャネル用バ
イアス電極２８も電源電圧ＶDD（３ボルト）となる。
又、Ｎチャネル用バイアス線３３がグランド電位（０ボ
ルト）となり、Ｎチャネル用バイアス電極２９もグラン
ド電位（０ボルト）となる。この各バイアス線３１，３
３を通しての各バイアス電極２８，２９の電位により、
ＬＳＩ１の各ＦＥＴのしきい値電圧はそれぞれ、図６に
従い以下のように決定される。
用を説明する。まず、ＬＳＩ１の待機時においては、バ
イアス電圧切替回路２の制御信号端子ＰにＬｏｗレベル
信号が入力される。すると、Ｐチャネル用バイアス線３
１が電源電圧ＶDD（３ボルト）となり、Ｐチャネル用バ
イアス電極２８も電源電圧ＶDD（３ボルト）となる。
又、Ｎチャネル用バイアス線３３がグランド電位（０ボ
ルト）となり、Ｎチャネル用バイアス電極２９もグラン
ド電位（０ボルト）となる。この各バイアス線３１，３
３を通しての各バイアス電極２８，２９の電位により、
ＬＳＩ１の各ＦＥＴのしきい値電圧はそれぞれ、図６に
従い以下のように決定される。
【００２２】ＮチャネルＭＯＳＦＥＴ８，１０，１２，
１４のバックバイアスは０ボルトであるので、しきい値
電圧は０．６ボルトに、ＰチャネルＭＯＳＦＥＴ７，
９，１１，１３のバックバイアスは３ボルトであるが、
ソース電位（３ボルト）からみると０ボルトに印加され
ていることになり、しきい値電圧は−０．６ボルトにな
る。従って、各ＭＯＳＦＥＴのしきい値電圧の絶対値が
大きいので、低速動作ではあるがリーク電流の小さい回
路を構成する。
１４のバックバイアスは０ボルトであるので、しきい値
電圧は０．６ボルトに、ＰチャネルＭＯＳＦＥＴ７，
９，１１，１３のバックバイアスは３ボルトであるが、
ソース電位（３ボルト）からみると０ボルトに印加され
ていることになり、しきい値電圧は−０．６ボルトにな
る。従って、各ＭＯＳＦＥＴのしきい値電圧の絶対値が
大きいので、低速動作ではあるがリーク電流の小さい回
路を構成する。
【００２３】一方、ＬＳＩ１の動作時においては、バイ
アス電圧切替回路２の制御信号端子ＰにＨｉレベル信号
が入力される。すると、Ｐチャネル用バイアス線３１が
グランド電位（０ボルト）になり、Ｐチャネル用バイア
ス電極２８もグランド電位（０ボルト）になる。又、Ｎ
チャネル用バックバイアス線３３が電源電圧ＶDD（３ボ
ルト）になり、Ｎチャネル用バイアス電極２９も電源電
圧ＶDD（３ボルト）になる。この各バイアス線３１，３
３を通しての各バイアス電極２８，２９の電位により、
ＬＳＩ１の各ＦＥＴのしきい値電圧は、図６に従い次の
ように決定される。ＮチャネルＭＯＳＦＥＴ８，１０，
１２，１４のバックバイアスは３ボルトであるので、し
きい値電圧は０．２ボルトに、又、ＰチャネルＭＯＳＦ
ＥＴ７，９，１１，１３のバックバイアスは０ボルトで
あるが、ソース電位（３ボルト）からみると−３ボルト
に印加されたと同等になり、しきい値電圧は−０．２ボ
ルトになる。従って、各ＭＯＳＦＥＴのしきい値電圧の
絶対値が小さいので、リーク電流は大きいが高速動作が
可能な回路を構成する。
アス電圧切替回路２の制御信号端子ＰにＨｉレベル信号
が入力される。すると、Ｐチャネル用バイアス線３１が
グランド電位（０ボルト）になり、Ｐチャネル用バイア
ス電極２８もグランド電位（０ボルト）になる。又、Ｎ
チャネル用バックバイアス線３３が電源電圧ＶDD（３ボ
ルト）になり、Ｎチャネル用バイアス電極２９も電源電
圧ＶDD（３ボルト）になる。この各バイアス線３１，３
３を通しての各バイアス電極２８，２９の電位により、
ＬＳＩ１の各ＦＥＴのしきい値電圧は、図６に従い次の
ように決定される。ＮチャネルＭＯＳＦＥＴ８，１０，
１２，１４のバックバイアスは３ボルトであるので、し
きい値電圧は０．２ボルトに、又、ＰチャネルＭＯＳＦ
ＥＴ７，９，１１，１３のバックバイアスは０ボルトで
あるが、ソース電位（３ボルト）からみると−３ボルト
に印加されたと同等になり、しきい値電圧は−０．２ボ
ルトになる。従って、各ＭＯＳＦＥＴのしきい値電圧の
絶対値が小さいので、リーク電流は大きいが高速動作が
可能な回路を構成する。
【００２４】このように本実施例では、単結晶シリコン
基板１５（半導体基板）上にシリコン酸化膜１７（絶縁
体層）を介してＳＯＩ層１８〜２５（単結晶半導体層）
が複数形成され、ＳＯＩ層１８〜２５にてＰチャネルＭ
ＯＳＦＥＴ７，９，１１，１３とＮチャネルＭＯＳＦＥ
Ｔ８，１０，１２，１４よりなるＣ−ＭＯＳ回路（３〜
６）を構成してなる半導体装置において、少なくともＰ
チャネルＭＯＳＦＥＴ７，９，１１，１３のチャネル領
域に対向したシリコン酸化膜１７内に配置されたＰチャ
ネル用バイアス電極２８（第１の電極）と、少なくとも
ＮチャネルＭＯＳＦＥＴ８，１０，１２，１４のチャネ
ル領域に対向したシリコン酸化膜１７内に配置されたＮ
チャネル用バイアス電極２９（第２の電極）と、待機時
には各ＭＯＳＦＥＴ７〜１４のしきい値電圧の絶対値を
大きくすべき電位をＰチャネル用バイアス電極２８およ
びＮチャネル用バイアス電極２９に印加し、動作時には
同しきい値電圧の絶対値を小さくすべき電位をＰチャネ
ル用バイアス電極２８およびＮチャネル用バイアス電極
２９に印加するバイアス電圧切替回路２（バイアス電圧
切替手段）とを備えた。よって、ＬＳＩ１の待機時には
しきい値電圧の絶対値を大きくして低速動作であるがリ
ーク電流を小さくすることが可能となる。又、ＬＳＩ１
の動作時にはしきい値電圧の絶対値を小さくしてリーク
電流は大きいが高速動作が可能となる。
基板１５（半導体基板）上にシリコン酸化膜１７（絶縁
体層）を介してＳＯＩ層１８〜２５（単結晶半導体層）
が複数形成され、ＳＯＩ層１８〜２５にてＰチャネルＭ
ＯＳＦＥＴ７，９，１１，１３とＮチャネルＭＯＳＦＥ
Ｔ８，１０，１２，１４よりなるＣ−ＭＯＳ回路（３〜
６）を構成してなる半導体装置において、少なくともＰ
チャネルＭＯＳＦＥＴ７，９，１１，１３のチャネル領
域に対向したシリコン酸化膜１７内に配置されたＰチャ
ネル用バイアス電極２８（第１の電極）と、少なくとも
ＮチャネルＭＯＳＦＥＴ８，１０，１２，１４のチャネ
ル領域に対向したシリコン酸化膜１７内に配置されたＮ
チャネル用バイアス電極２９（第２の電極）と、待機時
には各ＭＯＳＦＥＴ７〜１４のしきい値電圧の絶対値を
大きくすべき電位をＰチャネル用バイアス電極２８およ
びＮチャネル用バイアス電極２９に印加し、動作時には
同しきい値電圧の絶対値を小さくすべき電位をＰチャネ
ル用バイアス電極２８およびＮチャネル用バイアス電極
２９に印加するバイアス電圧切替回路２（バイアス電圧
切替手段）とを備えた。よって、ＬＳＩ１の待機時には
しきい値電圧の絶対値を大きくして低速動作であるがリ
ーク電流を小さくすることが可能となる。又、ＬＳＩ１
の動作時にはしきい値電圧の絶対値を小さくしてリーク
電流は大きいが高速動作が可能となる。
【００２５】又、バイアス電圧切替回路２（バイアス電
圧切替手段）をインバータ回路３４，３５にて構成し
た。よって、簡単な構成にて、制御信号により異なる二
種類の電位を選択的に出力して、同一導電型のトランジ
スタのしきい値電圧を自在に変えることができる。
圧切替手段）をインバータ回路３４，３５にて構成し
た。よって、簡単な構成にて、制御信号により異なる二
種類の電位を選択的に出力して、同一導電型のトランジ
スタのしきい値電圧を自在に変えることができる。
【００２６】尚、この発明は上記実施例に限定されるも
のではなく、例えば、前記実施例ではＭＯＳＦＥＴ７〜
１４の全領域の下方に電極２８，２９を設けたが、少な
くともＭＯＳＦＥＴ７〜１４のチャネル領域に対向した
シリコン酸化膜１７内に電極を配置すればよい。
のではなく、例えば、前記実施例ではＭＯＳＦＥＴ７〜
１４の全領域の下方に電極２８，２９を設けたが、少な
くともＭＯＳＦＥＴ７〜１４のチャネル領域に対向した
シリコン酸化膜１７内に電極を配置すればよい。
【００２７】さらに、上記実施例ではインバータ回路３
〜６にてＬＳＩ１を構成したが、ＣＰＵ、ＤＳＰ、ゲー
トアレイ、ＲＯＭ、ＲＡＭ等の大規模回路にも適用でき
る。
〜６にてＬＳＩ１を構成したが、ＣＰＵ、ＤＳＰ、ゲー
トアレイ、ＲＯＭ、ＲＡＭ等の大規模回路にも適用でき
る。
【００２８】
【発明の効果】以上詳述したように請求項１，２に記載
の発明によれば、必要なときにおけるトランジスタの高
速動作と低リーク電流とを実現させることができる優れ
た効果を発揮する。
の発明によれば、必要なときにおけるトランジスタの高
速動作と低リーク電流とを実現させることができる優れ
た効果を発揮する。
【００２９】請求項３に記載の発明によれば、請求項
１，２に記載の発明の効果に加え、簡単な構成にて二種
類の電位を選択的に出力することができる。
１，２に記載の発明の効果に加え、簡単な構成にて二種
類の電位を選択的に出力することができる。
【図１】実施例の半導体装置の電気的構成図である。
【図２】ＬＳＩの電気的構成図である。
【図３】実施例の半導体装置の平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】図３のＢ−Ｂ断面図である。
【図６】基板バイアス電圧としきい値電圧との関係を示
す特性図である。
す特性図である。
２…バイアス電圧切替手段としてのバイアス電圧切替回
路、３〜６…インバータ回路、７，９，１１，１３…Ｐ
チャネルＭＯＳＦＥＴ、８，１０，１２，１４…Ｎチャ
ネルＭＯＳＦＥＴ、１５…半導体基板としての単結晶シ
リコン基板、１７…絶縁体層としてのシリコン酸化膜、
１８〜２５…単結晶半導体層としての薄膜ＳＯＩ層、２
８…第１の電極としてのＰチャネル用バイアス電極、２
９…第２の電極としてのＮチャネル用バイアス電極、３
４…インバータ回路、３５…インバータ回路
路、３〜６…インバータ回路、７，９，１１，１３…Ｐ
チャネルＭＯＳＦＥＴ、８，１０，１２，１４…Ｎチャ
ネルＭＯＳＦＥＴ、１５…半導体基板としての単結晶シ
リコン基板、１７…絶縁体層としてのシリコン酸化膜、
１８〜２５…単結晶半導体層としての薄膜ＳＯＩ層、２
８…第１の電極としてのＰチャネル用バイアス電極、２
９…第２の電極としてのＮチャネル用バイアス電極、３
４…インバータ回路、３５…インバータ回路
Claims (3)
- 【請求項１】 半導体基板上に絶縁体層を介して単結晶
半導体層からなるＭＯＳＦＥＴを備えた半導体装置にお
いて、 少なくとも前記ＭＯＳＦＥＴのチャネル領域に対向した
前記絶縁体層内に配置された電極と、 待機時には前記ＭＯＳＦＥＴのしきい値電圧の絶対値を
大きくすべき電位を前記電極に印加し、動作時には同し
きい値電圧の絶対値を小さくすべき電位を前記電極に印
加するバイアス電圧切替手段とを備えたことを特徴とす
る半導体装置。 - 【請求項２】 半導体基板上に絶縁体層を介して単結晶
半導体層が複数形成され、該単結晶半導体層にてＰチャ
ネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴよりなるＣ
−ＭＯＳ回路を構成してなる半導体装置において、 少なくとも前記ＰチャネルＭＯＳＦＥＴのチャネル領域
に対向した前記絶縁体層内に配置された第１の電極と、 少なくとも前記ＮチャネルＭＯＳＦＥＴのチャネル領域
に対向した前記絶縁体層内に配置された第２の電極と、 待機時には前記各ＭＯＳＦＥＴのしきい値電圧の絶対値
を大きくすべき電位を前記第１および第２の電極に印加
し、動作時には同しきい値電圧の絶対値を小さくすべき
電位を前記第１および第２の電極に印加するバイアス電
圧切替手段とを備えたことを特徴とする半導体装置。 - 【請求項３】 前記バイアス電圧切替手段はインバータ
回路にて構成したことを特徴とする請求項１または２に
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157614A JPH0832068A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
| US08/499,472 US5914515A (en) | 1994-07-08 | 1995-07-07 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6157614A JPH0832068A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832068A true JPH0832068A (ja) | 1996-02-02 |
Family
ID=15653584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6157614A Pending JPH0832068A (ja) | 1994-07-08 | 1994-07-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5914515A (ja) |
| JP (1) | JPH0832068A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1012971A1 (en) * | 1997-06-20 | 2000-06-28 | Intel Corporation | Forward body bias transistor circuits |
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
| US6261969B1 (en) * | 1996-03-18 | 2001-07-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor apparatus and apparatus thereof |
| JP2004179267A (ja) * | 2002-11-25 | 2004-06-24 | Sharp Corp | 半導体集積回路装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6498371B1 (en) | 2001-07-31 | 2002-12-24 | Advanced Micro Devices, Inc. | Body-tied-to-body SOI CMOS inverter circuit |
| GB2520740A (en) | 2013-11-29 | 2015-06-03 | St Microelectronics Res & Dev | Low power die |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3356858A (en) * | 1963-06-18 | 1967-12-05 | Fairchild Camera Instr Co | Low stand-by power complementary field effect circuitry |
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| JPH02294076A (ja) * | 1989-05-08 | 1990-12-05 | Hitachi Ltd | 半導体集積回路装置 |
| JP3105512B2 (ja) * | 1989-08-25 | 2000-11-06 | 日本電気株式会社 | Ｍｏｓ型半導体集積回路 |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH04125960A (ja) * | 1990-09-18 | 1992-04-27 | Nec Corp | 半導体装置 |
| JP3184265B2 (ja) * | 1991-10-17 | 2001-07-09 | 株式会社日立製作所 | 半導体集積回路装置およびその制御方法 |
| JPH0621443A (ja) * | 1992-04-17 | 1994-01-28 | Nec Corp | 半導体集積回路 |
| US5602551A (en) * | 1993-10-06 | 1997-02-11 | Nippondenso Co., Ltd. | Analog-to-digital converter with silicon-on-insulator structure |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
-
1994
- 1994-07-08 JP JP6157614A patent/JPH0832068A/ja active Pending
-
1995
- 1995-07-07 US US08/499,472 patent/US5914515A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6261969B1 (en) * | 1996-03-18 | 2001-07-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor apparatus and apparatus thereof |
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
| EP1012971A1 (en) * | 1997-06-20 | 2000-06-28 | Intel Corporation | Forward body bias transistor circuits |
| EP1012971A4 (en) * | 1997-06-20 | 2000-09-20 | Intel Corp | DIRECT POLARIZED BODY TRANSISTOR CIRCUITS |
| JP2004179267A (ja) * | 2002-11-25 | 2004-06-24 | Sharp Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5914515A (en) | 1999-06-22 |
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