JPH02294076A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02294076A JPH02294076A JP1115394A JP11539489A JPH02294076A JP H02294076 A JPH02294076 A JP H02294076A JP 1115394 A JP1115394 A JP 1115394A JP 11539489 A JP11539489 A JP 11539489A JP H02294076 A JPH02294076 A JP H02294076A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し，特に、Ｓ Ｏ
Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉ ｎｓｕｌａｔｏｒ）
構造を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
Ｉ （Ｓｉｌｉｃｏｎ Ｏｎ Ｉ ｎｓｕｌａｔｏｒ）
構造を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
半導体集積回路装置に高集積化されるＭＯＳＦＥＴにＳ
ＯＩ構造を採用する研究が行われている。
ＯＩ構造を採用する研究が行われている。
このＭＯＳＦＥＴは基板上の単結晶珪素膜（Ｓ○■層）
に横型にソース領域，チャネル形成領域、ドレイン領域
の夫々を順次配置して構成される。
に横型にソース領域，チャネル形成領域、ドレイン領域
の夫々を順次配置して構成される。
前記基板は絶縁性基板、又は半導体基板（Ｓｉ基板）上
に絶縁膜を設けた基板が使用される。前記チャネル形成
領域上にはゲート絶縁膜を介在させてゲート電極が配置
される。
に絶縁膜を設けた基板が使用される。前記チャネル形成
領域上にはゲート絶縁膜を介在させてゲート電極が配置
される。
このＳＯＩ構造を採用するＭＯＳＦＥＴはｆ記の利点を
有する。
有する。
（１）前記ＭＯＳＦＥＴのソース領域、ドレイン領域の
夫々のｐｎ接合部に付加される寄生容量や配線に付加さ
れる寄生容量が低減される。この寄生容量の低減は半導
体集積回路装置の動作速度の高速化を図ることができる
． （２）ＳＲＡＭ．ＤＲＡＭ等のメモリセルの情報蓄積部
或はその一部としてＭＯＳＦＥＴを使用する場合、ＳＯ
Ｉ構造のＭＯＳＦＥＴは耐α線ソフトエラー耐圧を高め
ることができる。
夫々のｐｎ接合部に付加される寄生容量や配線に付加さ
れる寄生容量が低減される。この寄生容量の低減は半導
体集積回路装置の動作速度の高速化を図ることができる
． （２）ＳＲＡＭ．ＤＲＡＭ等のメモリセルの情報蓄積部
或はその一部としてＭＯＳＦＥＴを使用する場合、ＳＯ
Ｉ構造のＭＯＳＦＥＴは耐α線ソフトエラー耐圧を高め
ることができる。
（３）ＳＯＩ構造の相補型ＭＯＳＦＥＴ （ＣＭＯＳ）
は、寄生サイリスタ構造が形成されないので，ラッチア
ップの発生を防止できる． ＳＯＩ構造を採用するＭＯＳＦＥＴは、単結晶珪素膜の
チャネル形成領域の部分がソース領域及びドレイン領域
で周囲を囲まれ、しかも基板と絶縁分離される．このた
め、前記単結晶珪素膜のチャネル形成領域部分への電源
供給は難しい。この単結晶珪素膜のチャネル形成領域部
分がフローティング電位の場合、ＭＯＳＦＥＴはゲート
電圧一ドレイン電流（Ｖ，ｌ−ＩＤ）特性にＫＩＮＫ特
性を生じ、しきい値電圧が変動する事実が報告されてい
る（Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎ ｖｏ
１．ｌ８，ｐｐ．３０４−３１４．１９７５）．このし
きい値電圧の変動は、ｎチャネルＭＯＳＦＥＴの場合、
単結晶珪素膜のチャネル形成領域部分に正孔が蓄積され
ることに起因する。
は、寄生サイリスタ構造が形成されないので，ラッチア
ップの発生を防止できる． ＳＯＩ構造を採用するＭＯＳＦＥＴは、単結晶珪素膜の
チャネル形成領域の部分がソース領域及びドレイン領域
で周囲を囲まれ、しかも基板と絶縁分離される．このた
め、前記単結晶珪素膜のチャネル形成領域部分への電源
供給は難しい。この単結晶珪素膜のチャネル形成領域部
分がフローティング電位の場合、ＭＯＳＦＥＴはゲート
電圧一ドレイン電流（Ｖ，ｌ−ＩＤ）特性にＫＩＮＫ特
性を生じ、しきい値電圧が変動する事実が報告されてい
る（Ｓｏｌｉｄ Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎ ｖｏ
１．ｌ８，ｐｐ．３０４−３１４．１９７５）．このし
きい値電圧の変動は、ｎチャネルＭＯＳＦＥＴの場合、
単結晶珪素膜のチャネル形成領域部分に正孔が蓄積され
ることに起因する。
このような問題点を解決する２つの技術が提案されてい
る（（ １ ）ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏ１、３５
，ｎｏ．８，ｐｐ． １３９１−１３９３． １９８８
． （ ２ ）ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ，
ｉｃｅｓ Ｌｅｔｔｅｒｓ，ｖｏ１、９，ｎｏ，１０，
ｐｐ．５４５−５４７， １９８８，）。
る（（ １ ）ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ
ｏｎ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖｏ１、３５
，ｎｏ．８，ｐｐ． １３９１−１３９３． １９８８
． （ ２ ）ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ，
ｉｃｅｓ Ｌｅｔｔｅｒｓ，ｖｏ１、９，ｎｏ，１０，
ｐｐ．５４５−５４７， １９８８，）。
提案された前者（１）の技術は第１４図（要部断面図）
に示すように絶縁性基板１上のｐ型単結晶珪素膜２にｎ
チャネルＭＯＳＦＥＴが構成される。
に示すように絶縁性基板１上のｐ型単結晶珪素膜２にｎ
チャネルＭＯＳＦＥＴが構成される。
このｎチャネルＭＯＳＦＥＴはｐ型単結晶珪素膜２のチ
ャネル形成領域上にゲート絶縁膜３、ゲート電極４の夫
々を順次積層する。ソース領域５Ｓ，ドレイン領域５Ｄ
の夫々（ともにｎ型半導体領域）はゲート電極４の両側
においてｐ型単結晶珪素膜２の主面部に設けられる。同
第１４図においては図示しないが、ソース領域５Ｓはゲ
ート幅方向にｐ型半導体領域６を介在させて相互に配置
されろ。
ャネル形成領域上にゲート絶縁膜３、ゲート電極４の夫
々を順次積層する。ソース領域５Ｓ，ドレイン領域５Ｄ
の夫々（ともにｎ型半導体領域）はゲート電極４の両側
においてｐ型単結晶珪素膜２の主面部に設けられる。同
第１４図においては図示しないが、ソース領域５Ｓはゲ
ート幅方向にｐ型半導体領域６を介在させて相互に配置
されろ。
このｐ型半導体領域６はｐ型単結晶珪素膜２と接続され
る。つまり、第１４図に示すＳＯＩ構造を採用するＭＯ
ＳＦＥＴは前記ｐ型半導体領域６を介在させてｐ型単結
晶珪素膜２のチャネル形成領域部分の電位を固定するこ
とができる。
る。つまり、第１４図に示すＳＯＩ構造を採用するＭＯ
ＳＦＥＴは前記ｐ型半導体領域６を介在させてｐ型単結
晶珪素膜２のチャネル形成領域部分の電位を固定するこ
とができる。
提案された後者（２）の技術は第１５図（要部断面図）
に示すように絶縁性基板１上の単結晶珪素膜２にｎチャ
ネルＭＯＳＦＥＴが構成される．このｎチャネルＭＯＳ
ＦＥＴは単結晶珪素膜２のチャネル形成領域上にゲート
絶縁膜３、ゲート電極４の夫々を順次積層する．ソース
領域６８．ドレイン領域５Ｄの夫々（ともにｎ型半導体
領域）はゲート電極４の両側において単結晶珪素膜２に
設けられる．同第１５図に示すように，前記単結晶珪素
膜２はゲート電圧印加時にすべての領域が空乏化される
薄い膜厚で形成される．例えば、単結晶珪素膜２はｌｏ
ｏ［ｎｍｌ以下の薄い膜厚で形成される．つまり，第１
５図に示すＳＯＩ構造を採用するＭＯＳＦＥＴは、単結
晶珪素膜２のチャネル形成領域部分をすべて空乏化し、
フローティング領域をなくすことができる． 〔発明が解決しようとする課題〕 本発明者は、前述のＳＯＩ構造のＭＯＳＦＥＴについて
、次の問題点が生じることを見出した。
に示すように絶縁性基板１上の単結晶珪素膜２にｎチャ
ネルＭＯＳＦＥＴが構成される．このｎチャネルＭＯＳ
ＦＥＴは単結晶珪素膜２のチャネル形成領域上にゲート
絶縁膜３、ゲート電極４の夫々を順次積層する．ソース
領域６８．ドレイン領域５Ｄの夫々（ともにｎ型半導体
領域）はゲート電極４の両側において単結晶珪素膜２に
設けられる．同第１５図に示すように，前記単結晶珪素
膜２はゲート電圧印加時にすべての領域が空乏化される
薄い膜厚で形成される．例えば、単結晶珪素膜２はｌｏ
ｏ［ｎｍｌ以下の薄い膜厚で形成される．つまり，第１
５図に示すＳＯＩ構造を採用するＭＯＳＦＥＴは、単結
晶珪素膜２のチャネル形成領域部分をすべて空乏化し、
フローティング領域をなくすことができる． 〔発明が解決しようとする課題〕 本発明者は、前述のＳＯＩ構造のＭＯＳＦＥＴについて
、次の問題点が生じることを見出した。
前記提案された前者（１）の技術において，ＳＯ工構造
を採用するＭＯＳＦＥＴは、ソース領域５Ｓの形成領域
の一部にｐ型半導体領域６を形成しているので，実効的
なゲート幅寸法が小さくなる。
を採用するＭＯＳＦＥＴは、ソース領域５Ｓの形成領域
の一部にｐ型半導体領域６を形成しているので，実効的
なゲート幅寸法が小さくなる。
このため、ＳＯＩ構造を採用するＭＯＳＦＥＴは，ソー
ス領域−ドレイン領域間電流量が低下し、電流駆動能力
が低下するという問題があった．また，前記提案された
後者（２）の技術において，ＳＯＩ構造を採用するＭＯ
ＳＦＥＴは、単結晶珪素膜２の膜厚が薄くなるので，し
きい値電圧が低下する．このため、ＳＯＩ構造を採用す
るＭＯＳＦＥＴはしきい値電圧をエンハンスメント型に
設定することが難しいという問題があった。
ス領域−ドレイン領域間電流量が低下し、電流駆動能力
が低下するという問題があった．また，前記提案された
後者（２）の技術において，ＳＯＩ構造を採用するＭＯ
ＳＦＥＴは、単結晶珪素膜２の膜厚が薄くなるので，し
きい値電圧が低下する．このため、ＳＯＩ構造を採用す
るＭＯＳＦＥＴはしきい値電圧をエンハンスメント型に
設定することが難しいという問題があった。
また、前記単結晶珪素膜２の薄膜化は、ソース領域５Ｓ
、ドレイン領域５Ｄの夫々の膜厚も薄くするので、ソー
ス領域５Ｓ，ドレイン領域５Ｄの夫々の抵抗値が増大す
る。このため、ＳＯＩ構造を採用するＭＯＳＦＥＴは電
流駆動能力が低下するという問題があった． 本発明の目的は、ＳＯＩ構造を採用するＭＩＳＦＥＴを
有する半導体集積回路装置において、前記ＳＯＩ構造を
採用するＭＩＳＦＥＴのしきい値電圧の制御性を向上す
ると共に，しきい値電圧をエン八ンスメント型に設定す
ることが可能な技．術を提供することにある． 本発明の他の目的は、前記目的を達成すると共に、前記
ＳＯＩ構造を採用するＭＩＳＦＥＴの電流駆動能力を向
上することが可能な技術を提供することにある． 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う． （課題を解決するための手段） 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである． （１）ＳＯＩ構造のＭＩＳＦＥＴを有する半導体集積回
路装置において、基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記基板の前記チ
ャネル形成領域に対向する位置に前記ＭＩＳＦＥＴのし
きい値電圧と反対極性の電位が印加された対向電極を構
成する。
、ドレイン領域５Ｄの夫々の膜厚も薄くするので、ソー
ス領域５Ｓ，ドレイン領域５Ｄの夫々の抵抗値が増大す
る。このため、ＳＯＩ構造を採用するＭＯＳＦＥＴは電
流駆動能力が低下するという問題があった． 本発明の目的は、ＳＯＩ構造を採用するＭＩＳＦＥＴを
有する半導体集積回路装置において、前記ＳＯＩ構造を
採用するＭＩＳＦＥＴのしきい値電圧の制御性を向上す
ると共に，しきい値電圧をエン八ンスメント型に設定す
ることが可能な技．術を提供することにある． 本発明の他の目的は、前記目的を達成すると共に、前記
ＳＯＩ構造を採用するＭＩＳＦＥＴの電流駆動能力を向
上することが可能な技術を提供することにある． 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う． （課題を解決するための手段） 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである． （１）ＳＯＩ構造のＭＩＳＦＥＴを有する半導体集積回
路装置において、基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記基板の前記チ
ャネル形成領域に対向する位置に前記ＭＩＳＦＥＴのし
きい値電圧と反対極性の電位が印加された対向電極を構
成する。
（２）前記手段（１）の対向電極を、前記ＭＩＳＦＥＴ
のチャネル導電型と反対導電型の珪素膜又は半導体領域
で構成する． （３）前記手段（１）、（２）の夫々のＭＩＳＦＥＴの
ゲート電極をそのチャネル導電型と反対導電型の珪素膜
で構成する． （４）ＳＯＩ構造のＭＩＳＦＥＴを有する半導体集積回
路装置において，基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し，前記ＭＩＳＦＥＴ
のゲート電極をそのチャネル導電型と反対導電型の珪素
膜で構成する。
のチャネル導電型と反対導電型の珪素膜又は半導体領域
で構成する． （３）前記手段（１）、（２）の夫々のＭＩＳＦＥＴの
ゲート電極をそのチャネル導電型と反対導電型の珪素膜
で構成する． （４）ＳＯＩ構造のＭＩＳＦＥＴを有する半導体集積回
路装置において，基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し，前記ＭＩＳＦＥＴ
のゲート電極をそのチャネル導電型と反対導電型の珪素
膜で構成する。
（５）ＳＯＩ構造のＭＩＳＦＥＴを有する半導体集積面
路装置において，基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記基板の前記チ
ャネル形成領域に対向する位置に、前記ＭＩＳＦＥＴの
チャネル導電型と反対導電型の珪素膜又は半導体領域を
構成する。
路装置において，基板上の珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記基板の前記チ
ャネル形成領域に対向する位置に、前記ＭＩＳＦＥＴの
チャネル導電型と反対導電型の珪素膜又は半導体領域を
構成する。
（６）前記手段（１）乃至（５）の珪素膜のＭＩＳＦＥ
Ｔのソース領域、ドレイン領域の夫々の膜厚をチャネル
形成領域に比べて厚い膜厚で構成する． 〔作 用〕 上述した手段（１）によれば、前記珪素膜のＭＩＳＦＥ
Ｔのチャネル形成領域をすべて空乏化し，フローティン
グ領域をなくすことができるので、前記ＭＩＳＦＥＴの
しきい値電圧の変動を低減し，このしきい値電圧の制御
性を高めることができると共に、前記対向電極に印加さ
れる反対極性の電位で前記ＭＩＳＦＥＴのしきい値電圧
を正方向にシフト（ｎチャネルＭＩＳＦＥＴでは正方向
にシフト、ｐチャネルＭＩＳＦＥＴでは負方向にシフト
．以下、同様）することができるので、このしきい値電
圧をエンハンスメント化することができる。
Ｔのソース領域、ドレイン領域の夫々の膜厚をチャネル
形成領域に比べて厚い膜厚で構成する． 〔作 用〕 上述した手段（１）によれば、前記珪素膜のＭＩＳＦＥ
Ｔのチャネル形成領域をすべて空乏化し，フローティン
グ領域をなくすことができるので、前記ＭＩＳＦＥＴの
しきい値電圧の変動を低減し，このしきい値電圧の制御
性を高めることができると共に、前記対向電極に印加さ
れる反対極性の電位で前記ＭＩＳＦＥＴのしきい値電圧
を正方向にシフト（ｎチャネルＭＩＳＦＥＴでは正方向
にシフト、ｐチャネルＭＩＳＦＥＴでは負方向にシフト
．以下、同様）することができるので、このしきい値電
圧をエンハンスメント化することができる。
また、前記珪素膜のＭＩＳＦＥＴのチャネル形成領域部
分に電位を供給する半導体領域を廃止することができる
ので、ゲート幅方向の寸法を増加し，ＭＩＳＦＥＴの電
流駆動能力を向上することができる。
分に電位を供給する半導体領域を廃止することができる
ので、ゲート幅方向の寸法を増加し，ＭＩＳＦＥＴの電
流駆動能力を向上することができる。
上述した手段（２）によれば、前記珪素膜のＭＩＳＦＥ
Ｔのチャネル形成領域と前記対向電極との間の仕事関数
差によりしきい値電圧を正方向にシフトすることができ
るので，このしきい値電圧をよりエンハンスメント化す
ることができる。
Ｔのチャネル形成領域と前記対向電極との間の仕事関数
差によりしきい値電圧を正方向にシフトすることができ
るので，このしきい値電圧をよりエンハンスメント化す
ることができる。
上述した手段（３）によれば，前記珪素膜のＭＩ ＳＦ
ＥＴのチャネル形成領域と前記ゲート電極との間の仕事
関数差によりしきい値電圧を正方向にシフトすることが
できるので、このしきい値電圧をよりエンハンスメント
化することができる。
ＥＴのチャネル形成領域と前記ゲート電極との間の仕事
関数差によりしきい値電圧を正方向にシフトすることが
できるので、このしきい値電圧をよりエンハンスメント
化することができる。
上述した手段（４）によれば、前記珪素膜のＭＩ ＳＦ
ＥＴのチャネル形成領域をすべて空乏化し、フローティ
ング領域をなくすことができるので、前記ＭＩＳＦＥＴ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記珪素膜のＭＩＳ
ＦＥＴのチャネル形成領域と前記ゲート電極との間の仕
事関数差によりしきい値電圧を正方向にシフトすること
ができるので、このしきい値電圧をエンハンスメント化
することができる。
ＥＴのチャネル形成領域をすべて空乏化し、フローティ
ング領域をなくすことができるので、前記ＭＩＳＦＥＴ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記珪素膜のＭＩＳ
ＦＥＴのチャネル形成領域と前記ゲート電極との間の仕
事関数差によりしきい値電圧を正方向にシフトすること
ができるので、このしきい値電圧をエンハンスメント化
することができる。
上述した手段（５）によれば、前記珪素膜のＭＩ ＳＦ
ＥＴのチャネル形成領域をすべて空乏化し，フローティ
ング領域をなくすことができるので、前記ＭＩＳＦＥＴ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記珪素膜のＭＩＳ
ＦＥＴのチャネル形成領域とそれと対向する珪素膜又は
半導体領域との間の仕事関数差によりしきい値電圧を正
方向にシフトすることができるので、このしきい値電圧
をエンハンスメント化することができる。
ＥＴのチャネル形成領域をすべて空乏化し，フローティ
ング領域をなくすことができるので、前記ＭＩＳＦＥＴ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記珪素膜のＭＩＳ
ＦＥＴのチャネル形成領域とそれと対向する珪素膜又は
半導体領域との間の仕事関数差によりしきい値電圧を正
方向にシフトすることができるので、このしきい値電圧
をエンハンスメント化することができる。
上述した手段（６）によれば、前記ＭＩＳＦＥＴのソー
ス領域、ドレイン領域の夫々の抵抗値を低減することが
できるので、ソース領域一ドレイン領域間電流量を増加
し，前記ＭＩＳＦＥＴの電流駆動能力を向上することが
できる。
ス領域、ドレイン領域の夫々の抵抗値を低減することが
できるので、ソース領域一ドレイン領域間電流量を増加
し，前記ＭＩＳＦＥＴの電流駆動能力を向上することが
できる。
以下，本発明の構成について、ＳＯＩ構造を採用する相
補型Ｍ Ｉ Ｓ ＦＥＴを有する半導体集積回路装置に
本発明を適用した一実施例とともに説明する． なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け，その操り返しの説明は
省略する。
補型Ｍ Ｉ Ｓ ＦＥＴを有する半導体集積回路装置に
本発明を適用した一実施例とともに説明する． なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け，その操り返しの説明は
省略する。
（実施例■）
本発明の実施例Ｉである半導体集積回路装置に集積化さ
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１図
（要部断面図）で示す。
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１図
（要部断面図）で示す。
第１図に示すように、ＳＯＩ構造を採用する相補型ＭＩ
ＳＦＥＴはｎ型半導体基板１０の主面上に絶縁膜１１を
介在させて設けられた単結晶珪素膜１２に構成される。
ＳＦＥＴはｎ型半導体基板１０の主面上に絶縁膜１１を
介在させて設けられた単結晶珪素膜１２に構成される。
この単結晶珪素膜１２は所謂ＳＯＩ層として使用される
８ 前記相補型ＭＩＳＦＥＴのうちのｎチャネルＭＩＳＦＥ
ＴＱｎは、前記絶縁膜１１で周囲を規定された領域内に
おいて配置され、他の素子と電気的に分離される．この
ｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領
域１２Ａ、ゲート絶縁膜１３、ゲート電極１４、ソース
領域及びドレイン領域である一対のｎ型半導体領域１２
Ｂ及び一対のｄ型半導体領域１２Ｇで構成される．また
、このｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのチ
ャネル形成領域１２Ａを中心に前記ゲート電極１４と対
向する位置において，ｎ型半導体基板１０の主面部には
ｐ゜型半導体領域１０Ａが設けられる．つまり、〆型半
導体領域１０Ａは、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎのチャネル形成領域１２Ａ下に絶縁膜１１を介
在させて設けられ，対向電極として使用される． 前記単結晶珪素膜ｌ２の少なくともチャネル形成領域１
２Ａは、しきい値電圧と実質的に等しいゲート電圧がゲ
ート電極１４に印加されたときに、すべて空乏化される
薄い膜厚で形成される。チャネル形成領域１２Ａは例え
ば５０〜１００［ｎｍ］程度の薄い膜厚で形成される．
チャネル形成領域１２Ａは，すべて空乏化された場合，
フローテイング領域が存在しなくなるので，経時的な正
孔の蓄積がなくなる．つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｎは、ゲート電圧−ドレイン電流特性においてＫＩＮ
Ｋ特性の発生を低減し、しきい値電圧の変動を低減する
ことができる． 前記ゲート絶縁膜１３は単結晶珪素膜１２のチャネル形
成領域１２Ａの表面上に設けられる．このゲート絶縁膜
１３は例えば前記チャネル形成領域１２Ａの表面を酸化
して形成した酸化珪素膜で形成される。
８ 前記相補型ＭＩＳＦＥＴのうちのｎチャネルＭＩＳＦＥ
ＴＱｎは、前記絶縁膜１１で周囲を規定された領域内に
おいて配置され、他の素子と電気的に分離される．この
ｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領
域１２Ａ、ゲート絶縁膜１３、ゲート電極１４、ソース
領域及びドレイン領域である一対のｎ型半導体領域１２
Ｂ及び一対のｄ型半導体領域１２Ｇで構成される．また
、このｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎのチ
ャネル形成領域１２Ａを中心に前記ゲート電極１４と対
向する位置において，ｎ型半導体基板１０の主面部には
ｐ゜型半導体領域１０Ａが設けられる．つまり、〆型半
導体領域１０Ａは、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎのチャネル形成領域１２Ａ下に絶縁膜１１を介
在させて設けられ，対向電極として使用される． 前記単結晶珪素膜ｌ２の少なくともチャネル形成領域１
２Ａは、しきい値電圧と実質的に等しいゲート電圧がゲ
ート電極１４に印加されたときに、すべて空乏化される
薄い膜厚で形成される。チャネル形成領域１２Ａは例え
ば５０〜１００［ｎｍ］程度の薄い膜厚で形成される．
チャネル形成領域１２Ａは，すべて空乏化された場合，
フローテイング領域が存在しなくなるので，経時的な正
孔の蓄積がなくなる．つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｎは、ゲート電圧−ドレイン電流特性においてＫＩＮ
Ｋ特性の発生を低減し、しきい値電圧の変動を低減する
ことができる． 前記ゲート絶縁膜１３は単結晶珪素膜１２のチャネル形
成領域１２Ａの表面上に設けられる．このゲート絶縁膜
１３は例えば前記チャネル形成領域１２Ａの表面を酸化
して形成した酸化珪素膜で形成される。
ゲート電極１４は前記単結晶珪素膜１２のチャネル形成
領域１２Ａ上にゲート絶縁膜１３を介在させて設けられ
ている．ゲート電極１４は例えばＣＶＤ法で堆積した多
結晶珪素膜で形成され，この多結晶珪素膜には抵抗値を
低減するｎ型不純物が導入される． 前記ソース領域、ドレイン領域の夫々である低不純物濃
度のｎ型半導体領域１２Ｂは、単結晶珪素膜１２のチャ
ネル形成領域１２Ａと高不純物濃度のｎ゜型半導体領域
１２Ｃとの間に設けられる．このｎ型半導体領域１２Ｂ
は所謂Ｌ Ｄ Ｄ （ Ｌｉｇｈｔｌｙ旦ｏｐｅｄＤｒ
ａｉｎ）構造のｎチャネルＭＩＳＦＥＴＱｎを構成する
．ｎ型半導体領域１２Ｂはゲート電極１４の両側にそれ
に対して自己整合で形成されるａｒ１″型半導体領域１
２Ｃは、ゲート電極１４の両側にその側壁に形成された
サイドウォールスベーサ１５に対して自己整合で形成さ
れる．ｄ型半導体領域１２Ｃはその表面上に形成された
電極１６に接続される．電極１６は例えばＣＶＤ法で堆
積された多結晶珪素膜で形成され、この多結晶珪素膜に
はｎ型不純物が導入される。前記ｄ型半導体領域１２Ｃ
は、この方法に限定されないが、電極１６である多結晶
珪素膜に導入されたｎ型不純物を単結晶珪素膜１２に拡
散することにより形成される． 前記電極１６には眉間絶縁膜１８に形成された接続孔１
９を通して配線２０が接続される．配線２０は例えばア
ルミニウム合金膜で形成される．アルミニウム合金膜は
Ｃｕ．又はＣｕ及びＳｉが添加されたアルミニウム膜で
ある。Ｃｕはエレクトロマイグレーション耐圧を高める
作用がある．Ｓｉはアロイスバイク現象を防止する作用
がある。
領域１２Ａ上にゲート絶縁膜１３を介在させて設けられ
ている．ゲート電極１４は例えばＣＶＤ法で堆積した多
結晶珪素膜で形成され，この多結晶珪素膜には抵抗値を
低減するｎ型不純物が導入される． 前記ソース領域、ドレイン領域の夫々である低不純物濃
度のｎ型半導体領域１２Ｂは、単結晶珪素膜１２のチャ
ネル形成領域１２Ａと高不純物濃度のｎ゜型半導体領域
１２Ｃとの間に設けられる．このｎ型半導体領域１２Ｂ
は所謂Ｌ Ｄ Ｄ （ Ｌｉｇｈｔｌｙ旦ｏｐｅｄＤｒ
ａｉｎ）構造のｎチャネルＭＩＳＦＥＴＱｎを構成する
．ｎ型半導体領域１２Ｂはゲート電極１４の両側にそれ
に対して自己整合で形成されるａｒ１″型半導体領域１
２Ｃは、ゲート電極１４の両側にその側壁に形成された
サイドウォールスベーサ１５に対して自己整合で形成さ
れる．ｄ型半導体領域１２Ｃはその表面上に形成された
電極１６に接続される．電極１６は例えばＣＶＤ法で堆
積された多結晶珪素膜で形成され、この多結晶珪素膜に
はｎ型不純物が導入される。前記ｄ型半導体領域１２Ｃ
は、この方法に限定されないが、電極１６である多結晶
珪素膜に導入されたｎ型不純物を単結晶珪素膜１２に拡
散することにより形成される． 前記電極１６には眉間絶縁膜１８に形成された接続孔１
９を通して配線２０が接続される．配線２０は例えばア
ルミニウム合金膜で形成される．アルミニウム合金膜は
Ｃｕ．又はＣｕ及びＳｉが添加されたアルミニウム膜で
ある。Ｃｕはエレクトロマイグレーション耐圧を高める
作用がある．Ｓｉはアロイスバイク現象を防止する作用
がある。
前記対向電極であるｐ゛型半導体領域１０Ａには層間絶
縁膜１８、絶縁膜１１の夫々に形成された接続孔１９を
通して配線２０が接続される．この配線２０は前記対向
電極に基板の表面側から電位を供給する。
縁膜１８、絶縁膜１１の夫々に形成された接続孔１９を
通して配線２０が接続される．この配線２０は前記対向
電極に基板の表面側から電位を供給する。
対向電極には前記配線２０を介在させて、０以下の負電
位例えば−５［ｖ］が印加される．この対向電極に印加
される負電位は，後述するが、ｎチャネルＭＩＳＦＥＴ
Ｑｎのしきい値電圧を正方向（しきい値電圧を上昇させ
る方向、以下同様）にシフトする作用がある． 前記相補型ＭＩＳＦＥＴのうちのｐチャネルＭＩＳＦＥ
ＴＱｐは，前記絶縁膜１１で周囲を規定された領域内に
おいて配置され、他の素子と電気的に分離される．この
ｐチャネルＭＩＳＦＥＴＱＰは、主に、チャネル形成領
域１２Ａ，ゲート絶縁膜１３，ゲート電極１４、ソース
領域及びドレイン領域である一対のｐ．型半導体領域１
２Ｄ及び一対のｐ゜型半導体領域１２Ｅで構成される．
また、このｐチャネルＭＩＳＦＥＴＱＰのチャネル形成
領域１２Ａを中心に前記ゲート電極１４と対向する位置
においてはｎ型半導体基板１０が設けられる。ｎ型半導
体基板１０は、ｐチャネルＭＩＳＦＥＴＱｐのチャネル
形成領域１２Ａ下に絶縁膜ｌ１を介在させて設けられ、
対向電極として使用される。
位例えば−５［ｖ］が印加される．この対向電極に印加
される負電位は，後述するが、ｎチャネルＭＩＳＦＥＴ
Ｑｎのしきい値電圧を正方向（しきい値電圧を上昇させ
る方向、以下同様）にシフトする作用がある． 前記相補型ＭＩＳＦＥＴのうちのｐチャネルＭＩＳＦＥ
ＴＱｐは，前記絶縁膜１１で周囲を規定された領域内に
おいて配置され、他の素子と電気的に分離される．この
ｐチャネルＭＩＳＦＥＴＱＰは、主に、チャネル形成領
域１２Ａ，ゲート絶縁膜１３，ゲート電極１４、ソース
領域及びドレイン領域である一対のｐ．型半導体領域１
２Ｄ及び一対のｐ゜型半導体領域１２Ｅで構成される．
また、このｐチャネルＭＩＳＦＥＴＱＰのチャネル形成
領域１２Ａを中心に前記ゲート電極１４と対向する位置
においてはｎ型半導体基板１０が設けられる。ｎ型半導
体基板１０は、ｐチャネルＭＩＳＦＥＴＱｐのチャネル
形成領域１２Ａ下に絶縁膜ｌ１を介在させて設けられ、
対向電極として使用される。
前記チャネル形成領域１２ＡはｎチャネルＭＩＳＦＥＴ
Ｑｎと同様にすべて空乏化される薄い膜厚で形成される
．ゲート電極１４は例えばｎ型不純物が導入された多結
晶珪素膜で形成される。前記ソース領域、ドレイン領域
の夫々である低不純物濃度のｐ型半導体領域１２Ｄは単
結晶珪素膜１２のチャネル形成領域１２Ａと高不純物濃
度のｐ゛型半導体領域１２Ｅとの間に設けられる。この
ｐ型半導体領域１２Ｄは所謂ＬＤＤ構造のｐチャネルＭ
Ｉ Ｓ Ｆ Ｅ ’１’Ｑｐを構成する。ｐ型半導体
領域１２Ｄ．ｐ’型半導体領域１２Ｅの夫々はゲート電
極１４の両側にそれに対して自己整合で形成される．ｐ
゛型半導体領域１２Ｅには電極１７が接続される．電極
１７は例えばＣｖＤ法で堆積させた多結晶珪素膜で形成
され、この多結晶珪素膜にはｐ型不純物が導入される．
前記ｐ゛型半導体領域１２Ｅは電極１７である多結晶珪
素膜に導入されたｐ型不純物を単結晶珪素膜１２に拡散
することにより形成される。
Ｑｎと同様にすべて空乏化される薄い膜厚で形成される
．ゲート電極１４は例えばｎ型不純物が導入された多結
晶珪素膜で形成される。前記ソース領域、ドレイン領域
の夫々である低不純物濃度のｐ型半導体領域１２Ｄは単
結晶珪素膜１２のチャネル形成領域１２Ａと高不純物濃
度のｐ゛型半導体領域１２Ｅとの間に設けられる。この
ｐ型半導体領域１２Ｄは所謂ＬＤＤ構造のｐチャネルＭ
Ｉ Ｓ Ｆ Ｅ ’１’Ｑｐを構成する。ｐ型半導体
領域１２Ｄ．ｐ’型半導体領域１２Ｅの夫々はゲート電
極１４の両側にそれに対して自己整合で形成される．ｐ
゛型半導体領域１２Ｅには電極１７が接続される．電極
１７は例えばＣｖＤ法で堆積させた多結晶珪素膜で形成
され、この多結晶珪素膜にはｐ型不純物が導入される．
前記ｐ゛型半導体領域１２Ｅは電極１７である多結晶珪
素膜に導入されたｐ型不純物を単結晶珪素膜１２に拡散
することにより形成される。
前記対向電極であるｎ型半導体基抜１０には前記ｐ゜型
半導体領域１０Ａと同様に基板の表面側から又は基板の
裏面から電位が供給される。この対向電極には前記ｐ゜
型半導体領域１０Ａに印加される電位に比べて高い電位
である正電位例えば５［ｖ］が印加される。正電位はｐ
チャネルＭＩＳＦＥＴＱＰのしきい値電圧を正方向（実
際には負方向であるが、しきい値電圧を上昇させる方向
において正方向である）にシフトする作用がある６ 前述の相補型ＭＩＳＦＥＴのしきい値電圧はエンハンス
メント型に設定される。まず、ｎチャネルＭＩＳＦＥＴ
Ｑｎのポテンシャル及び電荷分布状態を第２図（ポテン
シャル及び電荷分布図）で示す。
半導体領域１０Ａと同様に基板の表面側から又は基板の
裏面から電位が供給される。この対向電極には前記ｐ゜
型半導体領域１０Ａに印加される電位に比べて高い電位
である正電位例えば５［ｖ］が印加される。正電位はｐ
チャネルＭＩＳＦＥＴＱＰのしきい値電圧を正方向（実
際には負方向であるが、しきい値電圧を上昇させる方向
において正方向である）にシフトする作用がある６ 前述の相補型ＭＩＳＦＥＴのしきい値電圧はエンハンス
メント型に設定される。まず、ｎチャネルＭＩＳＦＥＴ
Ｑｎのポテンシャル及び電荷分布状態を第２図（ポテン
シャル及び電荷分布図）で示す。
前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域１
２Ａ下には対向電極（ｐ”型半導体領域１０Ａ）が設け
られるので，ゲート絶縁膜１３に加わる電圧Ｖｓｉｏ２
１は第２図に示すように次式く１〉で表わされる． （Ｑａ＊＋ｑＮｄ） ・・・く１〉 絶縁膜１３に加わるポテンシャル差は次式く４〉で表わ
される。また、対向電極側の絶縁膜１１に加わるポテン
シャル差は次式〈５〉で表わされる。
２Ａ下には対向電極（ｐ”型半導体領域１０Ａ）が設け
られるので，ゲート絶縁膜１３に加わる電圧Ｖｓｉｏ２
１は第２図に示すように次式く１〉で表わされる． （Ｑａ＊＋ｑＮｄ） ・・・く１〉 絶縁膜１３に加わるポテンシャル差は次式く４〉で表わ
される。また、対向電極側の絶縁膜１１に加わるポテン
シャル差は次式〈５〉で表わされる。
（ｖｔｈ−ｖｒａ、）−２φｐ＝−−（Ｑｍａ＋ｑＮｄ
） −＜４＞Ｃ． 同様に、単結晶珪素膜１２のチャネル形成領域１２Ａに
加わる電圧Ｖｓｉ、対向電極側の絶縁膜１１に加わる電
圧Ｖｓｉｏ２２の夫々は次式＜２＞．＜３＞の夫々で表
わされる． ここで、基板効果定数Ｋは次式く７〉で表わされる。
） −＜４＞Ｃ． 同様に、単結晶珪素膜１２のチャネル形成領域１２Ａに
加わる電圧Ｖｓｉ、対向電極側の絶縁膜１１に加わる電
圧Ｖｓｉｏ２２の夫々は次式＜２＞．＜３＞の夫々で表
わされる． ここで、基板効果定数Ｋは次式く７〉で表わされる。
前記く１〉乃至く３〉式に基づき、前記ゲートｔＯス１
ｔ ｏｘ２
ε。１εＳ１
Ｃｓｉ ＝
ｄ
前記チャネル形成領域１２Ａはしきい値電圧ｖｔｈと実
質的に等しいゲート電圧をゲート電極１４に印加したと
き（Ｖ＊ ＝Ｖｔｈ）にすべて空乏化される薄膜で形成
されるので、単結晶珪素膜１２のチャネル形成領域１２
Ａの膜厚ｄはなくなる（ｄ−＞Ｏ）．Ｌたがって、前記
基板効果定数Ｋは前記〈７〉式から次式〈８〉に書きな
おすことができる．Ｃｏｘ１ この〈８〉式を前記〈６〉式に代入することにより，し
きい値電圧ｖｔｈは次式く９〉に示すように近似される
． Ｖｔｈ４２＄ｒ（１＋Ｋ）＋Ｖｒｍｘ Ｋ（Ｖａａ
Ｖｙａｉ） ”’＜９＞通常、ゲート電極１４をｎ
型不純物が導入された多結晶珪素膜で形成した場合，仕
事関数差ＶＦＩＩ、は−０．８［Ｖ］． フエルミレベ
ルφ２は０．３［Ｖ］である．つまり、対向電極（ｐ”
型半導体領域１０Ａ）により負電位を印加することによ
り、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは前記
く９〉式の右辺第３項の−Ｋ（Ｖ．。−Ｖ，．．）の寄
与が生じるので、しきい値電圧ｖｔｈは正方向（ｖｔｈ
＞Ｏ）にシフトされエンハンスメント型に設定される． 明細書の末尾に掲載した第１表は基板効果定数Ｋの一例
の実測値を示す。第１表に示すように，ｎチャネルＭＩ
ＳＦＥＴＱｎにおいて，単結晶珪素膜１２のチャネル形
成領域１２Ａの薄膜化，絶縁膜１１の薄膜化は基板効果
定数Ｋの値を大きくする。
質的に等しいゲート電圧をゲート電極１４に印加したと
き（Ｖ＊ ＝Ｖｔｈ）にすべて空乏化される薄膜で形成
されるので、単結晶珪素膜１２のチャネル形成領域１２
Ａの膜厚ｄはなくなる（ｄ−＞Ｏ）．Ｌたがって、前記
基板効果定数Ｋは前記〈７〉式から次式〈８〉に書きな
おすことができる．Ｃｏｘ１ この〈８〉式を前記〈６〉式に代入することにより，し
きい値電圧ｖｔｈは次式く９〉に示すように近似される
． Ｖｔｈ４２＄ｒ（１＋Ｋ）＋Ｖｒｍｘ Ｋ（Ｖａａ
Ｖｙａｉ） ”’＜９＞通常、ゲート電極１４をｎ
型不純物が導入された多結晶珪素膜で形成した場合，仕
事関数差ＶＦＩＩ、は−０．８［Ｖ］． フエルミレベ
ルφ２は０．３［Ｖ］である．つまり、対向電極（ｐ”
型半導体領域１０Ａ）により負電位を印加することによ
り、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは前記
く９〉式の右辺第３項の−Ｋ（Ｖ．。−Ｖ，．．）の寄
与が生じるので、しきい値電圧ｖｔｈは正方向（ｖｔｈ
＞Ｏ）にシフトされエンハンスメント型に設定される． 明細書の末尾に掲載した第１表は基板効果定数Ｋの一例
の実測値を示す。第１表に示すように，ｎチャネルＭＩ
ＳＦＥＴＱｎにおいて，単結晶珪素膜１２のチャネル形
成領域１２Ａの薄膜化，絶縁膜１１の薄膜化は基板効果
定数Ｋの値を大きくする。
基板効果定数Ｋの上昇は、前記〈９〉式から対向電極の
効果が大きくなることを意味し、しきい値電圧ｖｔｈを
正方向にシフトさせることができる。
効果が大きくなることを意味し、しきい値電圧ｖｔｈを
正方向にシフトさせることができる。
前記第２図のポテンシャル図に破線で示すように、対向
電極に印加・される電位（Ｖａ。）を負方向にシフトす
ることにより、しきい値電圧ｖｔｈは正方向にシフトさ
せることができる．前記第１表に示す実測値においては
、ゲート絶縁膜１３の膜厚は一定で変化させていないが
、ゲート絶縁膜１３の厚膜化はしきい値電圧ｖｔｈを正
方向にシフトさせることができる． また、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧
ｖｔｈは、ゲート電極１４をｐ型不純物が導入された多
結晶珪素膜で形成することにより、前記〈９〉式の右辺
第２項の仕事関数差Ｖ，．、が増加するので、より正方
向にシフトさせることができる． また、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧
ｖｔｈは，対向電極をｐ゜型半導体領域１０Ａで形成す
ることにより，前記〈９〉式の右辺第３項の仕事関数差
Ｖ，．，が増加するので、より正方向にシフトさせるこ
とができる。
電極に印加・される電位（Ｖａ。）を負方向にシフトす
ることにより、しきい値電圧ｖｔｈは正方向にシフトさ
せることができる．前記第１表に示す実測値においては
、ゲート絶縁膜１３の膜厚は一定で変化させていないが
、ゲート絶縁膜１３の厚膜化はしきい値電圧ｖｔｈを正
方向にシフトさせることができる． また、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧
ｖｔｈは、ゲート電極１４をｐ型不純物が導入された多
結晶珪素膜で形成することにより、前記〈９〉式の右辺
第２項の仕事関数差Ｖ，．、が増加するので、より正方
向にシフトさせることができる． また、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧
ｖｔｈは，対向電極をｐ゜型半導体領域１０Ａで形成す
ることにより，前記〈９〉式の右辺第３項の仕事関数差
Ｖ，．，が増加するので、より正方向にシフトさせるこ
とができる。
次に，ｐチャネルＭＩＳＦＥＴＱｐのしきい値電圧ｖｔ
ｈは、前記く６〉式の右辺第３項の空乏層電荷ｑＮｄが
負になるだけで、実質的に前記ｎチャネルＭＩＳＦＥＴ
Ｑｎと同様に正方向にシフトさせることができるので，
ここでの説明は省略する． 次に、前記相補型ＭＩＳＦＥＴの具体的な形成方法東二
ついて，第３図乃至第９図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
ｈは、前記く６〉式の右辺第３項の空乏層電荷ｑＮｄが
負になるだけで、実質的に前記ｎチャネルＭＩＳＦＥＴ
Ｑｎと同様に正方向にシフトさせることができるので，
ここでの説明は省略する． 次に、前記相補型ＭＩＳＦＥＴの具体的な形成方法東二
ついて，第３図乃至第９図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
まず，単結晶珪素からなるｎ型半導体基板１０を用意す
る． 次に、第３図に示すように、ｎチャネルＭＩＳＦＥＴＱ
ｎの形成領域において，ｎ型半導体基板１０中にｐ型不
純物１０ｐを導入する．ｐ型不純物１０ｐは、例えば１
０”［ａｔｏｍｓ／ａｍ’１程度の８０を使用し、１
０．０〜１ ５ ０［Ｋ ｅ Ｖ］程度のエネルギの
イオン打込み法で導入する。
る． 次に、第３図に示すように、ｎチャネルＭＩＳＦＥＴＱ
ｎの形成領域において，ｎ型半導体基板１０中にｐ型不
純物１０ｐを導入する．ｐ型不純物１０ｐは、例えば１
０”［ａｔｏｍｓ／ａｍ’１程度の８０を使用し、１
０．０〜１ ５ ０［Ｋ ｅ Ｖ］程度のエネルギの
イオン打込み法で導入する。
次に、第４図に示すように、前記ｐ型不純物１０ｐに比
べて浅い領域において，ｎ型半導体基板１０中の全面に
酸素イオン（０°）１１ｏを導入する。酸素イオンｌｌ
ｏは、例えば１ ０”［ａｔｏｍｓ／ Ｃ！ｌ”１程度
の濃度を用い、９０〜１１０［ＫｅＶ］程度のエネルギ
のイオン打込み法で導入する． 次に、高温度のアニールを施し、第５図に示すように、
ｐ゜型半導体領域１０Ａを形成すると共に絶縁膜１１を
形成する．前記アニールは，例えば１２００〜１３００
［’Ｃ］の高温度のＮ２ガス雰囲気中において，約１゛
０時間行う．前記ｐ゜型半導体領域１０Ａは前記ｐ型不
純物１０ｐに引き伸し拡散を施すことにより形成される
。絶縁膜１１は、前記酸素イオン１１０とｎ型半導体基
板１０のＳｉとを結合させた酸化珪素膜で形成される。
べて浅い領域において，ｎ型半導体基板１０中の全面に
酸素イオン（０°）１１ｏを導入する。酸素イオンｌｌ
ｏは、例えば１ ０”［ａｔｏｍｓ／ Ｃ！ｌ”１程度
の濃度を用い、９０〜１１０［ＫｅＶ］程度のエネルギ
のイオン打込み法で導入する． 次に、高温度のアニールを施し、第５図に示すように、
ｐ゜型半導体領域１０Ａを形成すると共に絶縁膜１１を
形成する．前記アニールは，例えば１２００〜１３００
［’Ｃ］の高温度のＮ２ガス雰囲気中において，約１゛
０時間行う．前記ｐ゜型半導体領域１０Ａは前記ｐ型不
純物１０ｐに引き伸し拡散を施すことにより形成される
。絶縁膜１１は、前記酸素イオン１１０とｎ型半導体基
板１０のＳｉとを結合させた酸化珪素膜で形成される。
絶縁膜１１は，酸素イオンｌｌｏをｎ型半導体基板１０
中に導入するので、このｎ型半導体基板１０の内部に約
２００［ｎｍｌの膜厚をもって形成される．この絶縁膜
１１上にはｎ型半導体基板１０の表面の一部である単結
晶珪素膜（ＳＯＩ層）１２が形成される．この単結晶珪
素膜１２は約１００［ｎｍｌの膜厚で形成される。
中に導入するので、このｎ型半導体基板１０の内部に約
２００［ｎｍｌの膜厚をもって形成される．この絶縁膜
１１上にはｎ型半導体基板１０の表面の一部である単結
晶珪素膜（ＳＯＩ層）１２が形成される．この単結晶珪
素膜１２は約１００［ｎｍｌの膜厚で形成される。
次に、周知の選択酸化技術を使用し、第６図に示すよう
に、素子分離領域間となる単結晶珪素膜１２を酸化珪素
膜に変換し、単結晶珪素膜１２の活性島領域を形成する
。
に、素子分離領域間となる単結晶珪素膜１２を酸化珪素
膜に変換し、単結晶珪素膜１２の活性島領域を形成する
。
次に、第７図に示すように、前記活性島領域において、
単結晶珪素膜１２の表面上にゲート絶縁膜１３を形成す
る。ゲート絶縁膜１３は、例えば約１０００［’Ｃ］の
高温度のドライ酸化法を使用した酸化珪素膜で形成され
、約２０［ｎｍ］の膜厚で形成される。単結晶珪素膜１
２のチャネル形成領域１２Ａの膜厚は前記ゲート絶縁膜
１３を形成することにより減少し約８０［ｎｍ］になる
。
単結晶珪素膜１２の表面上にゲート絶縁膜１３を形成す
る。ゲート絶縁膜１３は、例えば約１０００［’Ｃ］の
高温度のドライ酸化法を使用した酸化珪素膜で形成され
、約２０［ｎｍ］の膜厚で形成される。単結晶珪素膜１
２のチャネル形成領域１２Ａの膜厚は前記ゲート絶縁膜
１３を形成することにより減少し約８０［ｎｍ］になる
。
次に、前記単結晶珪素ＩＪ１２のチャネル形成領域１２
Ａ上にゲート絶縁膜１３を介在させてゲート電極１４、
絶縁膜（符号は付けない）の夫々を順次積層する．ゲー
ト電極１４は例えば低圧ＣＶＤ法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが熱拡散法で導入される。
Ａ上にゲート絶縁膜１３を介在させてゲート電極１４、
絶縁膜（符号は付けない）の夫々を順次積層する．ゲー
ト電極１４は例えば低圧ＣＶＤ法で堆積した多結晶珪素
膜で形成され、この多結晶珪素膜にはｎ型不純物例えば
Ｐが熱拡散法で導入される。
この多結晶珪素膜は例えば約３ ０ ０［ｎ ｍｌの膜
厚で形成される．絶縁膜は、例えば低圧ＣＶＤ法で堆積
された酸化珪素膜で形成され，約２ ０ ０［ｎｍ］の
膜厚で形成される。ゲート電極１４，その上層の絶縁膜
の夫々は例えば異方性エッチングでパターンニングされ
る。
厚で形成される．絶縁膜は、例えば低圧ＣＶＤ法で堆積
された酸化珪素膜で形成され，約２ ０ ０［ｎｍ］の
膜厚で形成される。ゲート電極１４，その上層の絶縁膜
の夫々は例えば異方性エッチングでパターンニングされ
る。
次に、ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの形
成領域において、単結晶珪素膜１２にｎ型不純物を導入
し、ｎ型半導体領域１２Ｂを形成すると共に、このｎ型
半導体領域１２Ｂで領域を規定されたチャネル形成領域
１２Ａを形成する。前記ｎ型不純物は、例えば１ ０”
［ａｔｏｍｓ／ｃｓ＋２］程度のＰ″−を使用し，４０
〜６０［ＫａＶ］程度のエネルギのイオン打込み法で導
入する。
成領域において、単結晶珪素膜１２にｎ型不純物を導入
し、ｎ型半導体領域１２Ｂを形成すると共に、このｎ型
半導体領域１２Ｂで領域を規定されたチャネル形成領域
１２Ａを形成する。前記ｎ型不純物は、例えば１ ０”
［ａｔｏｍｓ／ｃｓ＋２］程度のＰ″−を使用し，４０
〜６０［ＫａＶ］程度のエネルギのイオン打込み法で導
入する。
次に，ｐチャネルＭＩＳＦＥＴＱＰの形成領域において
、単結晶珪素膜１２にｐ型不純物を導入し、ｐ型半導体
領域１２Ｄを形成すると共に、このｐ型半導体領域１２
Ｄで領域を規定されたチャネル形成領域１２Ａを形成す
る。前記ｐ型不純物は、例えば１ ０ ” ［ａｔｏｍ
ｓ／ ａｓ２コ程度のＢＦげを使用し、７０〜９０［Ｋ
ｅＶ］程度のエネルギのイオン打込み法で導入する。
、単結晶珪素膜１２にｐ型不純物を導入し、ｐ型半導体
領域１２Ｄを形成すると共に、このｐ型半導体領域１２
Ｄで領域を規定されたチャネル形成領域１２Ａを形成す
る。前記ｐ型不純物は、例えば１ ０ ” ［ａｔｏｍ
ｓ／ ａｓ２コ程度のＢＦげを使用し、７０〜９０［Ｋ
ｅＶ］程度のエネルギのイオン打込み法で導入する。
次に、第８図に示すように、前記ゲート電極１４の側壁
にサイドウォールスペーサ１５を形成する。
にサイドウォールスペーサ１５を形成する。
このサイドウォールスペーサ１５は、例えば低圧ＣＶＤ
法で約３００［ｎｍ］の膜厚の酸化珪素膜を基板全面に
堆積し、この堆積した膜厚に相当する分、酸化珪素膜の
全面にエッチングを施すことにより形成される．エッチ
ングは異方性エッチング例えばＣＨＦ３ を使用するド
ライエッチングを用いる。
法で約３００［ｎｍ］の膜厚の酸化珪素膜を基板全面に
堆積し、この堆積した膜厚に相当する分、酸化珪素膜の
全面にエッチングを施すことにより形成される．エッチ
ングは異方性エッチング例えばＣＨＦ３ を使用するド
ライエッチングを用いる。
サイドウォールスペーサ１５はゲート長方向において約
２ ０ ０［ｎ ｍｌの膜厚で形成される。
２ ０ ０［ｎ ｍｌの膜厚で形成される。
次に、前記サイドウォールスペーサ１５及び絶縁膜１１
で周囲を規定された領域内のｎ型半導体領域１２Ｂ上，
ｐ型半導体領域１２Ｄ上の夫々を含む基板全面に電極層
を堆積する。電極層は、例えば低圧ＣＶＤ法で堆積した
多結晶珪素膜で形成され、約３００［ｎｍ］の膜厚で形
成される。
で周囲を規定された領域内のｎ型半導体領域１２Ｂ上，
ｐ型半導体領域１２Ｄ上の夫々を含む基板全面に電極層
を堆積する。電極層は、例えば低圧ＣＶＤ法で堆積した
多結晶珪素膜で形成され、約３００［ｎｍ］の膜厚で形
成される。
次に、前記ｎ型半導体領域１２Ｂ上、Ｐ型半導体領域１
２Ｄ上の夫々の領域において残存するように、前記電極
層に所定のパターンニングを施す。そして，前記ｎ型半
導体領域１２Ｂ上の電極層にｎ型不純物を導入してｎ型
の電極１６を形成し、この後，ｐ型半導体領域１２Ｄ上
の電極層にｐ型不純物を導入してｐ型の電極１７を形成
する。ｎ型不純物は、例えば１０１ｓ〜１ ０”［ａｔ
ｏｍｓ／ｃ”］程度のＡｓ”を使用し、７０〜９０［Ｋ
ｅＶ］程度のエネルギのイオン打込み法で導入する．ｐ
型不純物は，例えば１ ０”〜１ ０”［ａｔｏｍｓ／
ａｍ”］程度のＢＦ，＋を使用し、７０〜９０［ＫｅＶ
］程度のエネルギのイオン打込み法で導入する。このｎ
型不純物、ｐ型不純物の夫々の打分けは例えばフォトリ
ングラフィ技術で形成されたフォトレジストマスクを用
いて行う． 次に、高温度のアニールを施し、第９図に示すように、
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの形成領域
において単結晶珪素膜１２にｎ゜型半導体領域１２Ｃを
形成すると共に、ｐチャネルＭＩＳＦＥＴＱＰの形成領
域において単結晶珪素膜１２にｐ゜型半導体領域１２Ｅ
を形成するｏＩ１″型半導体領域１２Ｃは、電極１６に
導入されたｎ型不純物を単結晶珪素膜１２のｎ型半導体
領域１２Ｂ中に拡散することにより形成される．ｐ゜型
半導体領域１２Ｅは、電極１７に導入されたｐ型不純物
を単結晶珪素膜１２のｐ型半導体領域１２Ｄ中に拡散す
ることにより形成される。前記アニールは，例えば９０
０〜１０００［”Ｃ］で１０分行う． 次に，前記電極１６上、１７上の夫々を含む基板全面に
眉間絶縁膜１８を形成する。層間絶縁膜１８は例えばＣ
ＶＤ法で堆積したＢＰＳＧ膜で形成し、このＢＰＳＧ膜
は約５ ０ ０［ｎ ｍｌの膜厚で形成する。
２Ｄ上の夫々の領域において残存するように、前記電極
層に所定のパターンニングを施す。そして，前記ｎ型半
導体領域１２Ｂ上の電極層にｎ型不純物を導入してｎ型
の電極１６を形成し、この後，ｐ型半導体領域１２Ｄ上
の電極層にｐ型不純物を導入してｐ型の電極１７を形成
する。ｎ型不純物は、例えば１０１ｓ〜１ ０”［ａｔ
ｏｍｓ／ｃ”］程度のＡｓ”を使用し、７０〜９０［Ｋ
ｅＶ］程度のエネルギのイオン打込み法で導入する．ｐ
型不純物は，例えば１ ０”〜１ ０”［ａｔｏｍｓ／
ａｍ”］程度のＢＦ，＋を使用し、７０〜９０［ＫｅＶ
］程度のエネルギのイオン打込み法で導入する。このｎ
型不純物、ｐ型不純物の夫々の打分けは例えばフォトリ
ングラフィ技術で形成されたフォトレジストマスクを用
いて行う． 次に、高温度のアニールを施し、第９図に示すように、
ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの形成領域
において単結晶珪素膜１２にｎ゜型半導体領域１２Ｃを
形成すると共に、ｐチャネルＭＩＳＦＥＴＱＰの形成領
域において単結晶珪素膜１２にｐ゜型半導体領域１２Ｅ
を形成するｏＩ１″型半導体領域１２Ｃは、電極１６に
導入されたｎ型不純物を単結晶珪素膜１２のｎ型半導体
領域１２Ｂ中に拡散することにより形成される．ｐ゜型
半導体領域１２Ｅは、電極１７に導入されたｐ型不純物
を単結晶珪素膜１２のｐ型半導体領域１２Ｄ中に拡散す
ることにより形成される。前記アニールは，例えば９０
０〜１０００［”Ｃ］で１０分行う． 次に，前記電極１６上、１７上の夫々を含む基板全面に
眉間絶縁膜１８を形成する。層間絶縁膜１８は例えばＣ
ＶＤ法で堆積したＢＰＳＧ膜で形成し、このＢＰＳＧ膜
は約５ ０ ０［ｎ ｍｌの膜厚で形成する。
ＢＰＳＧ膜はその堆積後に９００〜ｌｏｏｏ［’ｃ］の
高温度のＮ２雰囲気中において約１０分のりフローが施
される． 次に，前記層間絶縁膜１８，絶縁膜１１の夫々に接続孔
１９を形成する．この後、前記第１図に示すように、前
記接続孔１９を通して所定の導体に接続する配，１２０
を形成する． これら一連の工程を施すことにより，本実施例のＳＯＩ
構造を採用する相補型ＭＩＳＦＥＴを備えた半導体集積
回路装置は完成する。
高温度のＮ２雰囲気中において約１０分のりフローが施
される． 次に，前記層間絶縁膜１８，絶縁膜１１の夫々に接続孔
１９を形成する．この後、前記第１図に示すように、前
記接続孔１９を通して所定の導体に接続する配，１２０
を形成する． これら一連の工程を施すことにより，本実施例のＳＯＩ
構造を採用する相補型ＭＩＳＦＥＴを備えた半導体集積
回路装置は完成する。
このように、（１）ＳＯＩ構造のｎチャネルＭＩＳＦＥ
ＴＱｎを有する半導体集積回路装置において，ｎ型半導
体基板１０上の単結晶珪素膜１２のチャネル形成領域１
２Ａをしきい値電圧と同等のゲート電圧印加時にすべて
空乏化される薄膜で構成し，前記ｎ型半導体基板１０の
前記チャネル形成領域ｌ２Ａに対向する位置に前記しき
い値電圧と反対極性の電位が印加された対向電極（ｐ”
型半導体領域１０Ａ）を構成する．この構成により、゛
前記単結晶珪素膜１２のチャネル形成領域１２Ａをすべ
て空乏化し、フローティング領域をなくすことができる
ので，前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記対向電極に印加
される反対極性の電位で前記ｎチャネルＭＩＳＦＥＴＱ
ｎのしきい値電圧を正方向にシフトすることができるの
で、このしきい値電圧をエンハンスメント化することが
できる．また、前記単結晶珪素膜１２のチャネル形成領
域１２Ａ部分に電位を供給するチャネル導電型と反対導
電型の半導体領域を廃止することができるので、ゲート
幅方向の寸法を増加し，ｎチャネルＭＩＳＦＥＴＱＰの
電流駆動能力を向上することができる． また、前記（１）の対向電極を前記ｎチャネルＭＩＳＦ
ＥＴＱｎのチャネル導電型と反対導電型のｐ゜型半導体
領域１０Ａで構成する．この構成により、前記単結晶珪
素膜１２のチャネル形成領域１２Ａと前記対向電極であ
るｐ゜型半導体領域１０Ａとの間の仕事関数差によりし
きい値電圧を正方向にシフトすることができるので，こ
のしきい値電圧をよりエンハンスメント化することがで
きる． また、前記（１）、（２）の夫々のｎチャネルＭＩＳＦ
ＥＴＱｎのゲート電極１４をそのチャネル導電型と反対
導電型のｐ型の多結晶珪素膜で構成する。
ＴＱｎを有する半導体集積回路装置において，ｎ型半導
体基板１０上の単結晶珪素膜１２のチャネル形成領域１
２Ａをしきい値電圧と同等のゲート電圧印加時にすべて
空乏化される薄膜で構成し，前記ｎ型半導体基板１０の
前記チャネル形成領域ｌ２Ａに対向する位置に前記しき
い値電圧と反対極性の電位が印加された対向電極（ｐ”
型半導体領域１０Ａ）を構成する．この構成により、゛
前記単結晶珪素膜１２のチャネル形成領域１２Ａをすべ
て空乏化し、フローティング領域をなくすことができる
ので，前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
のしきい値電圧の変動を低減し、このしきい値電圧の制
御性を高めることができると共に、前記対向電極に印加
される反対極性の電位で前記ｎチャネルＭＩＳＦＥＴＱ
ｎのしきい値電圧を正方向にシフトすることができるの
で、このしきい値電圧をエンハンスメント化することが
できる．また、前記単結晶珪素膜１２のチャネル形成領
域１２Ａ部分に電位を供給するチャネル導電型と反対導
電型の半導体領域を廃止することができるので、ゲート
幅方向の寸法を増加し，ｎチャネルＭＩＳＦＥＴＱＰの
電流駆動能力を向上することができる． また、前記（１）の対向電極を前記ｎチャネルＭＩＳＦ
ＥＴＱｎのチャネル導電型と反対導電型のｐ゜型半導体
領域１０Ａで構成する．この構成により、前記単結晶珪
素膜１２のチャネル形成領域１２Ａと前記対向電極であ
るｐ゜型半導体領域１０Ａとの間の仕事関数差によりし
きい値電圧を正方向にシフトすることができるので，こ
のしきい値電圧をよりエンハンスメント化することがで
きる． また、前記（１）、（２）の夫々のｎチャネルＭＩＳＦ
ＥＴＱｎのゲート電極１４をそのチャネル導電型と反対
導電型のｐ型の多結晶珪素膜で構成する。
この構成により，前記単結晶珪素膜１２のチャネル形成
領域１２Ａと前記ゲート電極１４との間の仕事関数差に
よりしきい値電圧を正方向にシフトすることができるの
で、このしきい値電圧をよりエンハンスメント化するこ
とができる． また、（４）ＳＯＩ構造のｎチャネルＭＩＳＦＥＴＱｎ
を有する半導体集積回路装置において，ｎ型半導体基板
ｌＯ上の単結晶珪素膜１２のチャネル形成領域１２Ａを
しきい値電圧と同等のゲート電圧印加時にすべて空乏化
される薄膜で構成し、前記ｎチャネルＭＩＳＦＥＴＱｎ
のゲート電極１４をそのチャネル導電型と反対導電型の
ｐ型の多結晶珪素膜で構成する．この構成により，前記
単結晶珪素膜１２のチャネル形成領域１２Ａをすべて空
乏化し、フローティング領域をなくすことができるので
、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧の変
動を低減し、このしきい値電圧の制御性を高めることが
できると共に，前記単結晶珪素膜１２のチャネル形成領
域１２Ａと前記ゲート電極１４との間の仕事関数差によ
りしきい値電圧を正方向にシフトすることができるので
、このしきい値電圧をエンハンスメント化することがで
きる。
領域１２Ａと前記ゲート電極１４との間の仕事関数差に
よりしきい値電圧を正方向にシフトすることができるの
で、このしきい値電圧をよりエンハンスメント化するこ
とができる． また、（４）ＳＯＩ構造のｎチャネルＭＩＳＦＥＴＱｎ
を有する半導体集積回路装置において，ｎ型半導体基板
ｌＯ上の単結晶珪素膜１２のチャネル形成領域１２Ａを
しきい値電圧と同等のゲート電圧印加時にすべて空乏化
される薄膜で構成し、前記ｎチャネルＭＩＳＦＥＴＱｎ
のゲート電極１４をそのチャネル導電型と反対導電型の
ｐ型の多結晶珪素膜で構成する．この構成により，前記
単結晶珪素膜１２のチャネル形成領域１２Ａをすべて空
乏化し、フローティング領域をなくすことができるので
、前記ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧の変
動を低減し、このしきい値電圧の制御性を高めることが
できると共に，前記単結晶珪素膜１２のチャネル形成領
域１２Ａと前記ゲート電極１４との間の仕事関数差によ
りしきい値電圧を正方向にシフトすることができるので
、このしきい値電圧をエンハンスメント化することがで
きる。
また，（５）ＳＯＩ構造のｎチャネルＭＩＳＦＥＴＱｎ
を有する半導体集積回路装置において、ｎ型半導体基板
１０上の単結晶珪素膜１２のチャネル形成領域１２Ａを
しきい値電圧と同等のゲート電圧印加時にすべて空乏化
される薄膜で構成し、前記ｎ型半導体基板１０の前記チ
ャネル形成領域１２Ａに対向する位置に，前記ｎチャネ
ルＭＩＳＦＥＴＱｎのチャネル導電型と反対導電型のｐ
゜型半導体領域１０Ａを構成する．この構成により、前
記単結晶珪素膜１２のチャネル形成領域１２Ａをすべて
空乏化し、フローティング領域をなくすことができるの
で、前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの
しきい値電圧の変動を低減し，このしきい値電圧の制御
性を高めることができると共に、前記単結晶珪素膜１２
のチャネル形成領域１２Ａとそれと対向するｐ゛型半導
体領域１０Ａとの間の仕事関数差によりしきい値電圧を
正方向にシフ１・することができるので、このしきい値
電圧をエンハンスメント化することができる． また、これら（１）乃至（５）の夫々の効果はｐチャネ
ルＭＩＳＦＥＴＱｐについても同様である。
を有する半導体集積回路装置において、ｎ型半導体基板
１０上の単結晶珪素膜１２のチャネル形成領域１２Ａを
しきい値電圧と同等のゲート電圧印加時にすべて空乏化
される薄膜で構成し、前記ｎ型半導体基板１０の前記チ
ャネル形成領域１２Ａに対向する位置に，前記ｎチャネ
ルＭＩＳＦＥＴＱｎのチャネル導電型と反対導電型のｐ
゜型半導体領域１０Ａを構成する．この構成により、前
記単結晶珪素膜１２のチャネル形成領域１２Ａをすべて
空乏化し、フローティング領域をなくすことができるの
で、前記ｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎの
しきい値電圧の変動を低減し，このしきい値電圧の制御
性を高めることができると共に、前記単結晶珪素膜１２
のチャネル形成領域１２Ａとそれと対向するｐ゛型半導
体領域１０Ａとの間の仕事関数差によりしきい値電圧を
正方向にシフ１・することができるので、このしきい値
電圧をエンハンスメント化することができる． また、これら（１）乃至（５）の夫々の効果はｐチャネ
ルＭＩＳＦＥＴＱｐについても同様である。
（実施例■）
本実施例■は、前記実施例Ｉの半導体集積回路装置にお
いて，対向電極の構造を変えた、本発明の第２実施例で
ある。
いて，対向電極の構造を変えた、本発明の第２実施例で
ある。
本発明の実施例■である半導体集積回路装置に集積化さ
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１０
図及び第１１図（要部断面図）で示す． 第１０図に示す半導体集積回路装置はｐ型半導体基板１
０で構成される。ＳＯＩ構造のｎチャネルＭＩＳＦＥＴ
Ｑｎのチャネル形成領域１２Ａ下においてはｐ゜型半導
体領域１０Ａが設けられ，このｐ゛型半導体領域１０Ａ
は対向電極として使用される。なお、基本的にはｐ型半
導体基板１０を使用するので、Ｐ゛型半導体領域１０Ａ
は設けなくてもよい。
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１０
図及び第１１図（要部断面図）で示す． 第１０図に示す半導体集積回路装置はｐ型半導体基板１
０で構成される。ＳＯＩ構造のｎチャネルＭＩＳＦＥＴ
Ｑｎのチャネル形成領域１２Ａ下においてはｐ゜型半導
体領域１０Ａが設けられ，このｐ゛型半導体領域１０Ａ
は対向電極として使用される。なお、基本的にはｐ型半
導体基板１０を使用するので、Ｐ゛型半導体領域１０Ａ
は設けなくてもよい。
ＳＯＩ構造のｐチャネルＭＩＳＦＥＴＱｐのチャネル形
成領域１２Ａ下においてはゴ型半導体領域１０Ｂが設け
られ、このｎ゜型半導体領域１０Ｂは対向電極として使
用される．ｄ型半導体領域１０Ｂは前記実施例Ｉのｐ゜
型半導体領域１０Ａと同様に基板表面から電位を供給す
る．この電位の供給は、素子毎に行ってもよいし、又複
数の素子のｎ゜型半導体領域１０Ｂを一体に構成し、複
数の素子毎に行ってもよい。
成領域１２Ａ下においてはゴ型半導体領域１０Ｂが設け
られ、このｎ゜型半導体領域１０Ｂは対向電極として使
用される．ｄ型半導体領域１０Ｂは前記実施例Ｉのｐ゜
型半導体領域１０Ａと同様に基板表面から電位を供給す
る．この電位の供給は、素子毎に行ってもよいし、又複
数の素子のｎ゜型半導体領域１０Ｂを一体に構成し、複
数の素子毎に行ってもよい。
第１１図に示す半導体集積回路装置は半導体基板１０に
変えて絶縁性基板２１で構成される。ＳＯＩ構造のｎチ
ャネルＭＩＳＦＥＴＱｎ．ＰチャネルＭＩ ＳＦＥＴＱ
ｐの夫々のチャネル形成領域１２Ａ下においては対向電
極２２が設けられる．この対向電極２２は絶縁性基板２
１中に埋込まれる。対向電極２２は珪素膜、遷移金属膜
等で形成される。前記絶縁基板２１上のＳＯＩ層は再結
晶化された単結晶珪素膜１２又は多結晶珪素膜１２で形
成される。
変えて絶縁性基板２１で構成される。ＳＯＩ構造のｎチ
ャネルＭＩＳＦＥＴＱｎ．ＰチャネルＭＩ ＳＦＥＴＱ
ｐの夫々のチャネル形成領域１２Ａ下においては対向電
極２２が設けられる．この対向電極２２は絶縁性基板２
１中に埋込まれる。対向電極２２は珪素膜、遷移金属膜
等で形成される。前記絶縁基板２１上のＳＯＩ層は再結
晶化された単結晶珪素膜１２又は多結晶珪素膜１２で形
成される。
前記第１０図、第１１図の夫々のように構成される半導
体集積回路装置は，前記実施例！と実質的に同様の効果
を奏することができる。
体集積回路装置は，前記実施例！と実質的に同様の効果
を奏することができる。
（実施例■）
本実施例■は、前記実施例！（又は実施例■）のＳ○工
構造のＭＩＳＦＥＴの駆動能力を高めた，本発明の第３
実施例である。
構造のＭＩＳＦＥＴの駆動能力を高めた，本発明の第３
実施例である。
本発明の実施例■である半導体集積回路装置に集積化さ
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１２
図及び第１３図（要部断面図）に示す。
れたＳＯＩ構造を採用する相補型ＭＩＳＦＥＴを第１２
図及び第１３図（要部断面図）に示す。
第１２図に示す半導体集積回路装置は，Ｓ○■構造を採
用するｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域
１２Ａの膜厚に比べてｎ゛型半導体領域１２Ｃの膜厚が
厚く構成される。つまり、単結晶珪素膜１２のチャネル
形成領域１２Ａは前述のようにすべて空乏化できる薄膜
で形成されるのに対して、単結晶珪素膜１２のソース領
域及びドレイン領域は抵抗値を低減するように厚く構成
される。このソース領域及びドレイン領域の抵抗値の低
減は、ソース領域−ドレイン領域間に流れる電流量を増
加することができるので，ｎチャネルＭＩＳＦＥＴＱｎ
の電流駆動能力を高めることができる．ゲート電極１４
は単結晶珪素膜１２のゴ型半導体領域１２Ｃ間の凹部に
埋込まれるように構成される。
用するｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域
１２Ａの膜厚に比べてｎ゛型半導体領域１２Ｃの膜厚が
厚く構成される。つまり、単結晶珪素膜１２のチャネル
形成領域１２Ａは前述のようにすべて空乏化できる薄膜
で形成されるのに対して、単結晶珪素膜１２のソース領
域及びドレイン領域は抵抗値を低減するように厚く構成
される。このソース領域及びドレイン領域の抵抗値の低
減は、ソース領域−ドレイン領域間に流れる電流量を増
加することができるので，ｎチャネルＭＩＳＦＥＴＱｎ
の電流駆動能力を高めることができる．ゲート電極１４
は単結晶珪素膜１２のゴ型半導体領域１２Ｃ間の凹部に
埋込まれるように構成される。
前記単結晶珪素膜１２は、例えば予じめソース領域，ド
レイン領域の夫々を形成する厚い膜厚で形成し，この後
，チャネル形成領域１２Ａの部分をエッチングにより薄
膜化することにより形成することができる。
レイン領域の夫々を形成する厚い膜厚で形成し，この後
，チャネル形成領域１２Ａの部分をエッチングにより薄
膜化することにより形成することができる。
同様に、ＳＯＩ構造を採用するｐチャネルＭＩＳＦＥＴ
Ｑｐのｐ゜型半導体領域１２Ｅの膜厚はチャネル形成領
域１２Ａの膜厚に比べて厚く構成される。
Ｑｐのｐ゜型半導体領域１２Ｅの膜厚はチャネル形成領
域１２Ａの膜厚に比べて厚く構成される。
このように，ＳＯＩ構造のＭＩＳＦＥＴを有する半導体
集積回路装置において、前記単結晶珪素膜１２のＭＩＳ
ＦＥＴのソース領域，ドレイン領域の夫々（ｒ１″型半
導体領域１２Ｃ又はｐ゛型半導体領域１２Ｅ）の膜厚を
チャネル形成領域１２Ａに比べて厚い膜厚で構成する．
この構成により、前記ＭＩＳＦＥＴのソース領域，ドレ
イン領域の夫々の抵抗値を低減することができるので、
ソース領域一ドレイン領域間電流量を増加し、前記ＭＩ
ＳＦＥＴの電流駆動能力を向上することができる．また
、前記第１３図に示す半導体集積回路装置は、前記１２
図に示すＳＯＩ構造のｎチャネルＭＩＳＦＥＴＱｎのｄ
型半導体領域１２Ｃの表面上、ｐチャネルＭＩＳＦＥＴ
ＱＰのｐ゛型半導体領域１２Ｅの表面上の夫々に低抵抗
層２３を設ける。この低抵抗層２３は、ゴ型半導体領域
１２Ｃ， ｐ’型半導体領域１２Ｅの夫々に比べて抵抗
値が低い材料、例えばＴｉＳｉｚ，ＷＳｉｚ，ＭｏＳｉ
，，ＣｏＳｉ，等の遷移金属珪化物で形成される。また
、低抵抗層２３は、ＴｉＮ等の遷移金属窒化物で形成し
てもよい．このように．ＳＯＩ構造のＭＩＳＦＥＴを有
する半導体集積回路装置において、前記単結晶珪素膜１
２のＭＩＳＦＥＴのソース領域，ドレイン領域の夫々（
ｎ′型半導体領域１２Ｃ又はｐ゜型半導体領域１２Ｅ）
の表面上に低抵抗層２３を構成する。この構成により、
前記ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々の
抵抗値を低減することができるので，ソース領域一ドレ
イン領域間電流量を増加し，前記ＭＩＳＦＥＴの電流駆
動能力を向上することができる． また，前記単結晶珪素膜１２のソース領域、ドレイン領
域の夫々（ゴ型半導体領域１２Ｃ又はｐ゜型半導体領域
１２Ｅ）の膜厚をチャネル形成領域１２Ａに比べて厚い
膜厚で形成し、このソース領域，ドレイン領域の夫々の
表面上に低抵抗層２３を設ける．この構成により，前記
低抵抗層２３を形成するシリサイド化工程において，ソ
ース領域、ドレイン領域の夫々の表面のシリサイド化さ
れる領域を充分に確保することができ、必要以上にソー
ス領域、ドレイン領域の夫々をチャネル形成領域１２Ａ
側に拡散させることがなくなるので，チャネル長を確保
し．ＭＩＳＦＥＴの占有面積を縮小することができる．
つまり、半導体集積回路装置の集積度を向上することが
できる． 以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく，その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿゛論である． 例えば、本発明は，前記ＳＯＩ構造を採用するＭＩＳＦ
ＥＴのゲート電極１４を，多結晶珪素膜上に遷移金属珪
化膜又は遷移金属膜を積層した複合膜で形成してもよい
。
集積回路装置において、前記単結晶珪素膜１２のＭＩＳ
ＦＥＴのソース領域，ドレイン領域の夫々（ｒ１″型半
導体領域１２Ｃ又はｐ゛型半導体領域１２Ｅ）の膜厚を
チャネル形成領域１２Ａに比べて厚い膜厚で構成する．
この構成により、前記ＭＩＳＦＥＴのソース領域，ドレ
イン領域の夫々の抵抗値を低減することができるので、
ソース領域一ドレイン領域間電流量を増加し、前記ＭＩ
ＳＦＥＴの電流駆動能力を向上することができる．また
、前記第１３図に示す半導体集積回路装置は、前記１２
図に示すＳＯＩ構造のｎチャネルＭＩＳＦＥＴＱｎのｄ
型半導体領域１２Ｃの表面上、ｐチャネルＭＩＳＦＥＴ
ＱＰのｐ゛型半導体領域１２Ｅの表面上の夫々に低抵抗
層２３を設ける。この低抵抗層２３は、ゴ型半導体領域
１２Ｃ， ｐ’型半導体領域１２Ｅの夫々に比べて抵抗
値が低い材料、例えばＴｉＳｉｚ，ＷＳｉｚ，ＭｏＳｉ
，，ＣｏＳｉ，等の遷移金属珪化物で形成される。また
、低抵抗層２３は、ＴｉＮ等の遷移金属窒化物で形成し
てもよい．このように．ＳＯＩ構造のＭＩＳＦＥＴを有
する半導体集積回路装置において、前記単結晶珪素膜１
２のＭＩＳＦＥＴのソース領域，ドレイン領域の夫々（
ｎ′型半導体領域１２Ｃ又はｐ゜型半導体領域１２Ｅ）
の表面上に低抵抗層２３を構成する。この構成により、
前記ＭＩＳＦＥＴのソース領域、ドレイン領域の夫々の
抵抗値を低減することができるので，ソース領域一ドレ
イン領域間電流量を増加し，前記ＭＩＳＦＥＴの電流駆
動能力を向上することができる． また，前記単結晶珪素膜１２のソース領域、ドレイン領
域の夫々（ゴ型半導体領域１２Ｃ又はｐ゜型半導体領域
１２Ｅ）の膜厚をチャネル形成領域１２Ａに比べて厚い
膜厚で形成し、このソース領域，ドレイン領域の夫々の
表面上に低抵抗層２３を設ける．この構成により，前記
低抵抗層２３を形成するシリサイド化工程において，ソ
ース領域、ドレイン領域の夫々の表面のシリサイド化さ
れる領域を充分に確保することができ、必要以上にソー
ス領域、ドレイン領域の夫々をチャネル形成領域１２Ａ
側に拡散させることがなくなるので，チャネル長を確保
し．ＭＩＳＦＥＴの占有面積を縮小することができる．
つまり、半導体集積回路装置の集積度を向上することが
できる． 以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく，その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿゛論である． 例えば、本発明は，前記ＳＯＩ構造を採用するＭＩＳＦ
ＥＴのゲート電極１４を，多結晶珪素膜上に遷移金属珪
化膜又は遷移金属膜を積層した複合膜で形成してもよい
。
本願において開示される発明のうち，代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
ＳＯＩ構造を採用するＭＩＳＦＥＴを有する半導体集積
回路装置において、前記ＳＯＩ構造を採用するＭＩＳＦ
ＥＴのしきい値電圧の制御性を向上することができると
共に、しきい値電圧をエンハンスメント型に設定するこ
とができる，また、前記半導体集積回路装置において、
前記ＳＯＩ構造を採用するＭＩＳＦＥＴの電流駆動能力
を向上することができる， 以下、余白 ［第１表］
回路装置において、前記ＳＯＩ構造を採用するＭＩＳＦ
ＥＴのしきい値電圧の制御性を向上することができると
共に、しきい値電圧をエンハンスメント型に設定するこ
とができる，また、前記半導体集積回路装置において、
前記ＳＯＩ構造を採用するＭＩＳＦＥＴの電流駆動能力
を向上することができる， 以下、余白 ［第１表］
第１図は、本発明の実施例■である半導体集積回路装置
に集積化されたＳＯＩ構造を採用する相補型ＭＩＳＦＥ
Ｔの要部断面図， 第２図は、前記ＭＩＳＦＥＴのポテンシャル図及び電荷
分布図、 第３図乃至第９図は，前記Ｍ Ｉ Ｓ ＦＥＴを各製造
工程毎に示す要部断面図， 第１０図及び第１１図は、本発明の実施例■である半導
体集積回路装置に集積化されたＳＯＩ構造を採用する相
補型ＭＩＳＦＥＴの要部断面図、第１２図及び第１３図
は、本発明の実施例■である半導体集積回路装置に集積
化されたＳＯＩ構造を採用する相補型Ｍ Ｉ Ｓ ＦＥ
Ｔの要部断面図、第１４図及び第１５図は，従来のＳＯ
Ｉ構造を採用するＭＯＳＦＥＴの要部断面図である。 図中，１０・・・半導体基板、ＩＯＡ，ＩＯＢ・・・半
導体領域（対向電極）、１１・・・絶縁膜、１２・・・
単結晶珪素膜、１２Ａ・・・チャネル形成領域、１２Ｂ
〜１２Ｅ・・・半導体領域、１３・・・ゲート絶縁膜，
１４・・・ゲート電極、２１・・・絶縁性基板，２２・
・・対向電極．２３・・・低抵抗層−ＱｎｐＱｐ・・・
ＭＩＳＦＥＴである。
に集積化されたＳＯＩ構造を採用する相補型ＭＩＳＦＥ
Ｔの要部断面図， 第２図は、前記ＭＩＳＦＥＴのポテンシャル図及び電荷
分布図、 第３図乃至第９図は，前記Ｍ Ｉ Ｓ ＦＥＴを各製造
工程毎に示す要部断面図， 第１０図及び第１１図は、本発明の実施例■である半導
体集積回路装置に集積化されたＳＯＩ構造を採用する相
補型ＭＩＳＦＥＴの要部断面図、第１２図及び第１３図
は、本発明の実施例■である半導体集積回路装置に集積
化されたＳＯＩ構造を採用する相補型Ｍ Ｉ Ｓ ＦＥ
Ｔの要部断面図、第１４図及び第１５図は，従来のＳＯ
Ｉ構造を採用するＭＯＳＦＥＴの要部断面図である。 図中，１０・・・半導体基板、ＩＯＡ，ＩＯＢ・・・半
導体領域（対向電極）、１１・・・絶縁膜、１２・・・
単結晶珪素膜、１２Ａ・・・チャネル形成領域、１２Ｂ
〜１２Ｅ・・・半導体領域、１３・・・ゲート絶縁膜，
１４・・・ゲート電極、２１・・・絶縁性基板，２２・
・・対向電極．２３・・・低抵抗層−ＱｎｐＱｐ・・・
ＭＩＳＦＥＴである。
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板上の珪素膜、又は半導体基板上の絶縁膜
を介在させた珪素膜にＭＩＳＦＥＴを構成する半導体集
積回路装置において、前記珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記絶縁性基板の
内部又は半導体基板の主面部の前記チャネル形成領域に
対向する位置に、前記ＭＩＳＦＥＴのしきい値電圧と反
対極性の電位が印加された対向電極を構成したことを特
徴とする半導体集積回路装置。 ２、前記絶縁性基板の内部又は半導体基板の主面部に構
成された対向電極は、前記ＭＩＳＦＥＴのチャネル導電
型と反対導電型の珪素膜又は半導体領域で構成されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 ３、前記ＭＩＳＦＥＴのゲート電極はそのチャネル導電
型と反対導電型の珪素膜で構成されることを特徴とする
請求項１又は請求項２に記載の半導体集積回路装置。 ４、絶縁性基板上の珪素膜、又は半導体基板上の絶縁膜
を介在させた珪素膜にＭＩＳＦＥＴを構成する半導体集
積回路装置において、前記珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記ＭＩＳＦＥＴ
のゲート電極をそのチャネル導電型と反対導電型の珪素
膜で構成したことを特徴とする半導体集積回路装置。 ５、絶縁性基板上の珪素膜、又は半導体基板上の絶縁膜
を介在させた珪素膜にＭＩＳＦＥＴを構成する半導体集
積回路装置において、前記珪素膜のＭＩＳＦＥＴのチャ
ネル形成領域をしきい値電圧と同等のゲート電圧印加時
にすべて空乏化される薄膜で構成し、前記絶縁性基板の
内部又は半導体基板の主面部の前記チャネル形成領域に
対向する位置に、前記ＭＩＳＦＥＴのチャネル導電型と
反対導電型の珪素膜又は半導体領域を構成したことを特
徴とする半導体集積回路装置。 ６、前記絶縁性基板上又は半導体基板上の珪素膜の異な
る領域の夫々にはｎチャネルＭＩＳＦＥＴ、ｐチャネル
ＭＩＳＦＥＴが構成されることを特徴とする請求項１乃
至請求項５に記載の夫々の半導体集積回路装置。 ７、前記珪素膜のＭＩＳＦＥＴのソース領域、ドレイン
領域の夫々の膜厚はチャネル形成領域に比べて厚い膜厚
で構成されることを特徴とする請求項１乃至請求項６に
記載の夫々の半導体集積回路装置。 ８、前記珪素膜のＭＩＳＦＥＴのソース領域、ドレイン
領域の夫々の表面上にはそれに比べて抵抗値が低い低抵
抗層が構成されることを特徴とする請求項１乃至請求項
７に記載の夫々の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115394A JPH02294076A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115394A JPH02294076A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294076A true JPH02294076A (ja) | 1990-12-05 |
Family
ID=14661469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115394A Pending JPH02294076A (ja) | 1989-05-08 | 1989-05-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294076A (ja) |
Cited By (29)
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