JP3950294B2 - 半導体装置 - Google Patents

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    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より具体的には、動的閾値トランジスタ及び基板バイアス可変トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いたＣＭＯＳ(相補型ＭＯＳ)回路において消費電力を減少させるには、電源電圧を下げることが最も有効である。しかし、単に電源電圧を低下させるとＭＯＳＦＥＴの駆動電流が低下し、回路の動作速度が遅くなる。この現象は、電源電圧がトランジスタの閾値の３倍以下になると顕著になることが知られている。この現象を防ぐためには、閾値を低くすればよいが、そうするとＭＯＳＦＥＴのオフ時のリーク電流が増大するという問題が生じることとなる。そのため前記問題が生じない範囲で閾値の下限が規定される。閾値の下限は、電源電圧の下限に対応しているため、低消費電力化の限界を規定することとなる。
【０００３】
従来、前記問題を緩和するために、バルク基板を用いたダイナミック閾値動作トランジスタ（以下、ＤＴＭＯＳと言う。）が提案されている（特開平１０−２２４６２号公報、Novel Bulk Threshold Voltage MOSFET(B-DTMOS) with Advanced Isolation(SITOS) and Gate to Shallow Well Contact(SSS-C) Processes for Ultra Low Power Dual Gate CMOS, H.Kotaki et al., IEDM Tech. Dig., p459, 1996）。前記ＤＴＭＯＳは、オン時に実効的な閾値が低下するため、低電源電圧で高駆動電流が得られるという特徴を持つ。ＤＴＭＯＳの実効的な閾値が、オン時に低下するのは、ゲート電極とウェル領域が電気的に短絡されているからである。
【０００４】
以下、Ｎ型のＤＴＭＯＳの動作原理を説明する。なお、Ｐ型のＤＴＭＯＳは、極性を逆にすることで同様の動作をする。前記Ｎ型のＭＯＳＦＥＴにおいて、ゲート電極の電位がローレベルにあるとき（オフ時）はＰ型のウェル領域の電位もローレベルにあり、実効的な閾値は通常のＭＯＳＦＥＴの場合と変わりない。したがって、オフ電流値（オフリーク）は通常のＭＯＳＦＥＴの場合と同じである。
【０００５】
一方、ゲート電極の電位がハイレベルにある時（オン時）はＰ型のウェル領域の電位もハイレベルになり、基板バイアス効果により実効的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。
【０００６】
ＤＴＭＯＳはゲート電極とウェル領域が電気的に短絡されている。このため、ゲート電極の電位が変化すると、ウェルの電位も同様に変化する。したがって、各ＤＴＭＯＳのウェル領域は、隣接するＭＯＳＦＥＴのウェル領域と互いに電気的に分離されていなければならない。そのため、ウェル領域は、互いに極性の異なる浅いウェル領域と深いウェル領域とからなる。なおかつ、各ＤＴＭＯＳの浅いウェル領域は、素子分離領域により互いに電気的に分離されている。
【０００７】
低電圧駆動でオフリークを抑え、かつ高駆動電流を得るための従来の方法としては、スタンドバイ時とアクティブ時でウェルバイアスを変化させる方法もある（特開平６−２１６３４６号公報、特開平１０−３４０９９８号公報）。
【０００８】
以下、スタンドバイ時とアクティブ時でウェルバイアスを変化させるＭＯＳＦＥＴを、基板バイアス可変トランジスタと記述する。
【０００９】
以下、Ｎ型の基板バイアス可変トランジスタの動作原理を説明する。なお、Ｐ型の基板バイアス可変トランジスタは、極性を逆にすることで同様の動作をする。Ｎ型の基板バイアス可変トランジスタにおいて、回路がアクティブ状態にあるときは、バイアス発生回路よりＰ型のウェル領域に０Ｖまたは正の電圧を印加する（ソースの電位を基準とする）。Ｐ型のウェル領域に正の電圧を印加した場合は、基板バイアス効果により実効的な閾値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。また、回路がスタンドバイ状態にあるときは、バイアス発生回路よりＰ型のウェル領域に負の電圧を印加する。これにより、基板バイアス効果により実効的な閾値が増大し、オフリークは通常のＭＯＳＦＥＴまたはＤＴＭＯＳに比べて減少する。
【００１０】
通常、基板バイアス可変トランジスタを用いた回路では、回路ブロック毎にアクティブ状態かスタンドバイ状態かが選択される。これは、各素子毎にバイアス発生回路を設けた場合、素子数と回路面積が著しく増大するためである。以上の理由から、回路ブロック内では、Ｎ型ＭＯＳＦＥＴのＰ型のウェル領域は共通である（Ｐ型ＭＯＳＦＥＴのＮ型のウェル領域も同様である）。したがって、アクティブ状態にある回路ブロック内では、全てのＮ型ＭＯＳＦＥＴのウェル領域に０Ｖまたは正の電圧が印加されており、通常のＭＯＳＦＥＴまたはＤＴＭＯＳに比べてオフリークが増大する（Ｐ型ＭＯＳＦＥＴも同様である）。
【００１１】
基板バイアス可変トランジスタを用いた回路では、回路ブロック内のＭＯＳＦＥＴのウェル領域は共通にしなければならない。そのため素子分離領域の底面の深さは、ＭＯＳＦＥＴのソース領域及びドレイン領域と浅いウェル領域との接合の深さよりも深く、かつ、ウェル領域の下端の深さより浅く設定される。
【００１２】
前記ＤＴＭＯＳと前記基板バイアス可変トランジスタを組み合わせて、それぞれの長所を生かす技術が開示されている（特開平１０−３４０９９８号公報）。
【００１３】
この技術で作成された素子の断面図を図１１に示す。図１１中、３１１は半導体Ｐ型基板、３１２はＮ型の深いウェル領域、３１３はＰ型の深いウェル領域、３１４はＮ型の浅いウェル領域、３１５はＰ型の浅いウェル領域、３１６は素子分離領域、３１７はＮ型ＭＯＳＦＥＴのソース領域、３１８はＮ型ＭＯＳＦＥＴのドレイン領域、３１９はＰ型ＭＯＳＦＥＴのソース領域、３２０はＰ型ＭＯＳＦＥＴのドレイン領域、３２１はＮ型の浅いウェル領域にコンタクトをとるためのＮ＋拡散層、３２２はＰ型の浅いウェル領域にコンタクトをとるためのＰ＋拡散層、３２３はゲート絶縁膜、３２４はゲート電極、３２５はＰ型の基板バイアス可変トランジスタ、３２６はＮ型の基板バイアス可変トランジスタ、３２７はＮ型のＤＴＭＯＳ、３２８はＰ型のＤＴＭＯＳ、３２９はＰ型の基板バイアス可変トランジスタへのウェルバイアス入力、３３０はＮ型の基板バイアス可変トランジスタへのウェルバイアス入力、３３１はＰ型の深いウェル領域の固定バイアス入力をそれぞれ示している。なお、図示してはいないが、Ｎ型のＤＴＭＯＳ３２７ではゲート電極３２４とＰ型の浅いウェル領域３１５が、Ｐ型のＤＴＭＯＳ３２８ではゲート電極３２４とＮ型の浅いウェル領域３１４が、それぞれ電気的に短絡されている。
【００１４】
ＤＴＭＯＳ３２７及び３２８では、浅いウェル領域３１４及び３１５の電位がゲート電極３２４の電位に応じて変動する。浅いウェル領域３１４及び３１５の電位の変動が他の素子の浅いウェル領域３１４及び３１５に影響を与えるのを防ぐため、浅いウェル領域３１４及び３１５の下には、その浅いウェル領域３１４及び３１５とは反対導電型の深いウェル領域３１３及び３１２を形成する。かつ、素子分離領域３１６を互いに隣接する素子の浅いウェル領域３１４及び３１５を電気的に分離するに足る深さで形成する。これにより、浅いウェル領域３１４及び３１５は、隣接する素子の浅いウェル領域３１４及び３１５と電気的に分離される。一方、１つの回路ブロック内にある基板バイアス可変トランジスタ３２６の浅いウェル領域は共通でなくてはならない。そのため、図１１中Ｎ型基板バイアス可変トランジスタ３２６のＰ型の浅いウェル領域３１５の下部にはＰ型の深いウェル領域３１３が形成されており、このＰ型の深いウェル領域３１３がＰ型の浅いウェル領域３１５と一体となって共通のウェル領域を構成している。このＰ型の共通ウェル領域３１３，３１５にはＮ型の基板バイアス可変トランジスタ３２６へのウェルバイアス入力３３０を介してアクティブ時とスタンドバイ時で異なる電位が与えられる。他の回路ブロックもしくはＤＴＭＯＳ部の素子に影響を与えないために、更に基板深くにＮ型の深いウェル領域３１２を形成している。これにより、Ｐ型の深いウェル領域３１３を電気的に分離している。図１１中、Ｐ型基板バイアス可変トランジスタ３２５の浅いウェル領域３１４の下部にはＮ型の深いウェル領域３１２が形成されており、このＮ型の深いウェル領域３１２がＮ型の浅いウェル領域３１４と一体となって共通のウェル領域３１２，３１４を構成している。このＮ型の共通ウェル領域３１２，３１４にはＰ型の基板バイアス可変トランジスタ３２５へのウェルバイアス入力３２９を介してアクティブ時とスタンドバイ時で異なる電位が与えられる。
【００１５】
図１２及び１３は、この従来の半導体装置の深いウェル領域３１２，３１３の形成手順を示す。図１２に示すように、フォトレジスト３３２をマスクとして、Ｐ型の深いウェル領域３１３を形成するための不純物注入を行い、次いで、更に深くＮ型の深いウェル領域３１２を形成するための不純物注入を行う。次に、図１３に示すように、フォトレジスト３３２をマスクとして、Ｎ型の深いウェル領域３１２’を形成するための不純物注入を行う。このとき、Ｎ型の深いウェル領域３１２’の深さは、Ｐ型の深いウェル領域３１３の深さと同程度にする。以上の工程で、Ｎ型の深いウェル領域３１２と３１２’は一体化し、Ｐ型の深いウェル領域３１２が電気的に分離される。
【００１６】
このようにして、基板バイアス可変トランジスタ３２５，３２６とＤＴＭＯＳ３２７，３２８を同一基板３１１上に形成し、それぞれの長所を生かした回路を実現することができる。
【００１７】
【発明が解決しようとする課題】
図１１に示すように、ＤＴＭＯＳ３２７，３２８と基板バイアス可変トランジスタ３２５，３２６を組み合わせた従来の半導体装置（特開平１０−３４０９９８号公報）では、Ｐ型の深いウェル領域３１３，３１３，…は電気的に分離することができるが、Ｎ型の深いウェル領域３１２は１枚の基板３１１内で共通になっている。したがって、同一基板３１１内にＮ型の基板バイアス可変トランジスタ３２６，３２６…の回路ブロックを複数作成することはできるが、Ｐ型の基板バイアス可変トランジスタ３２５…の回路ブロックを複数作成することはできない。そのため、Ｐ型の基板バイアス可変トランジスタ３２５…の回路ブロックを、アクティブ状態の回路ブロックとスタンドバイ状態の回路ブロックに適切に分けることができない。例えば、Ｐ型の基板バイアス可変トランジスタ３２５，３２５…の一部のみアクティブ状態にする必要がある場合でも、Ｐ型の基板バイアス可変トランジスタ３２５，３２５…の全体がアクティブ状態になってしまい、リーク電流が増加する。このため、消費電力が増加することとなる。
【００１８】
また、前記従来の半導体装置では、Ｎ型の深いウェル領域３１２は基板３１１内で一体であるから、基板３１１全体の面積に匹敵する大面積のＰＮ接合をもつ。すなわち、非常に大きな静電容量が寄生している。したがって、Ｐ型の基板バイアス可変トランジスタ３２５，３２５…の回路ブロックにおいてアクティブ・スタンドバイの切り替えを行うと、Ｎ型の深いウェル領域３１２全体のバイアスが変化して、多量の電荷を充放電することになる。このため、消費電力が増加することとなる。
【００１９】
更にまた、前記従来の半導体装置では、Ｐ型の基板バイアス可変トランジスタ３２５，３２５…をアクティブ状態にすると（すなわち、Ｎ型の深いウェル領域３１２に電源電圧よりも低い電位を与えると）、ラッチアップ現象を誘発しやすくする可能性がある。Ｐ型ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４、Ｐ型の深いウェル領域３１３、Ｎ型の深いウェル領域３１２、及びＮ型ＤＴＭＯＳ３２４のＰ型の浅いウェル領域３１５を通る経路からなるＮＰＮＰ構造において、Ｐ型ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４に接地電位以下のバイアスがかかった場合（アンダーシュート）を考える。ＤＴＭＯＳ３２８はゲート電極３２４と浅いウェル領域３１４が電気的に接続されているので、ゲート電極３２４を通じてＰ型ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４に接地電位以下のバイアスがかかりうる。このとき、Ｐ型ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４と、Ｐ型の深いウェル領域３１３との間の接合には順方向電圧がかかるので、Ｐ型の深いウェル領域３１３には電子が注入される。Ｐ型の深いウェル領域３１３に注入された電子は、Ｎ型の深いウェル領域３１２に到達し、Ｎ型の深いウェル領域３１２の電位を下げる。Ｎ型の深いウェル領域３１２の電位が下がると、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５からＮ型の深いウェル領域３１２にホールが注入される。Ｎ型の深いウェル領域３１２に注入されたホールは、Ｐ型の深いウェル領域３１３に到達し、Ｐ型の深いウェル領域３１３の電位を上げる。Ｐ型の深いウェル領域３１３の電位が上がると、Ｐ型ＤＴＭＯＳ３２８のＮ型の浅いウェル領域３１４からＰ型の深いウェル領域３１３への電子注入がますます増加する。以上の過程が繰り返されて（正の帰還がかかり）、前記ＮＰＮＰ構造に異常電流が流れ、ラッチアップ現象が発生する。ここで、最初からＮ型の深いウェル領域３１２に電源電圧より低い電圧がかかっていれば（すなわち、Ｐ型の基板バイアス可変トランジスタ３２５がアクティブ状態にあれば）、よりラッチアップ現象が起こりやすい。また、Ｐ型の基板バイアス可変トランジスタ３２５がスタンドバイ状態になっても（すなわち、Ｎ型の深いウェル領域３１２に電源電圧より高い電位を与えても）、ラッチアップ現象を誘発しやすくする可能性がある。この場合は、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５とＮ型の深いウェル領域３１２との接合、及びＰ型の深いウェル領域３１３とＮ型の深いウェル領域３１２との接合に大きな逆バイアスがかかる。そのため、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５とＰ型の深いウェル領域３１３との間でパンチスルーが起こり、前記ＮＰＮＰ構造でラッチアップ現象が起こる引きがねとなる。なお、ラッチアップの経路としては、前記の他に、Ｎ型ＤＴＭＯＳ３２７のドレイン領域３１８、Ｎ型ＤＴＭＯＳ３２７のＰ型の浅いウェル領域３１５、Ｎ型の深いウェル領域３１２及びＰ型の深いウェル領域３１３を通る経路からなるＮＰＮＰ構造なども挙げられる。このように、Ｎ型の深いウェル領域３１２のバイアスが大きく変化すると、ラッチアップ現象の制御が難しくなる。このため、素子の信頼性が低下することとなる。
【００２０】
本発明は、前記問題を解決するべくなされたものであり、その目的は、低消費電力で信頼性の高い、ＤＴＭＯＳ及び基板バイアス可変トランジスタを有する半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置は、
半導体基板と、
前記半導体基板内に形成された第１導電型の１番目に深いウェル領域と、
前記第１導電型の１番目に深いウェル領域上に形成された第１の第１導電型の２番目に深いウェル領域と、
前記第１の第１導電型の２番目に深いウェル領域上に形成された第１の第２導電型の浅いウェル領域と、
前記第１の第２導電型の浅いウェル領域上に形成され、ゲート電極と前記第１の第２導電型の浅いウェル領域とが電気的に接続された第１導電型の動的閾値トランジスタと、
前記第１導電型の１番目に深いウェル領域上に形成された第１の第２導電型の２番目に深いウェル領域と、
前記第１の第２導電型の２番目に深いウェル領域上に形成された第２の第２導電型の浅いウェル領域と、
前記第２の第２導電型の浅いウェル領域上に形成された第１導電型の基板バイアス可変トランジスタとなる第１導電型の電界効果トランジスタと、
前記第１の第２導電型の２番目に深いウェル領域上に形成された第３の第２導電型の浅いウェル領域と、
前記第３の第２導電型の浅いウェル領域上に形成され、前記第１導電型の電界効果トランジスタの基板バイアスを変化させるための第１の入力端子と、
前記半導体基板内に形成された第２導電型の１番目に深いウェル領域と、
前記第２導電型の１番目に深いウェル領域上に形成された第２の第２導電型の２番目に深いウェル領域と、
前記第２の第２導電型の２番目に深いウェル領域上に形成された第１の第１導電型の浅いウェル領域と、
前記第１の第１導電型の浅いウェル領域上に形成され、ゲート電極と前記第１導電型の浅いウェル領域とが電気的に接続された第２導電型の動的閾値トランジスタと、
前記第２導電型の１番目に深いウェル領域上に形成された第２の第１導電型の２番目に深いウェル領域と、
前記第２の第１導電型の２番目に深いウェル領域上に形成された第２の第１導電型の浅いウェル領域と、
前記第２の第１導電型の浅いウェル領域上に形成された第２導電型の基板バイアス可変トランジスタとなる第２導電型の電界効果トランジスタと、
前記第２の第１導電型の２番目に深いウェル領域上に形成された第３の第１導電型の浅いウェル領域と、
前記第３の第１導電型の浅いウェル領域上に形成され、前記第２導電型の電界効果トランジスタの基板バイアスを変化させるための第２の入力端子と
を備え、
前記第１の第１導電型の２番目に深いウェル領域上に形成されると共に、前記第１導電型の動的閾値トランジスタが形成された前記第１の第２導電型の浅いウェル領域は、第１導電型の動的閾値トランジスタの形成領域であり、
前記第１の第２導電型の２番目に深いウェル領域上に形成されると共に、前記第１導電型の基板バイアス可変トランジスタが形成された前記第２の第２導電型の浅いウェル領域は、第１導電型の基板バイアス可変トランジスタの形成領域であり、
前記第１導電型の基板バイアス可変トランジスタが形成される前記第２の第２導電型の浅いウェル領域と、前記第１の入力端子が形成される前記第３の第２導電型の浅いウェル領域とは、素子分離領域で分離されており、かつ、前記第１の第２導電型の２番目に深いウェル領域によって電気的に接続されており、
前記第２の第２導電型の２番目に深いウェル領域上に形成されると共に、前記第２導電型の動的閾値トランジスタが形成された前記第１の第１導電型の浅いウェル領域は、第２導電型の動的閾値トランジスタの形成領域であり、
前記第２の第１導電型の２番目に深いウェル領域上に形成されると共に、前記第２導電型の基板バイアス可変トランジスタが形成された前記第２の第１導電型の浅いウェル領域は、第２導電型の基板バイアス可変トランジスタの形成領域であり、
前記第２導電型の基板バイアス可変トランジスタが形成される前記第２の第１導電型の浅いウェル領域と、前記第２の入力端子が形成される前記第３の第１導電型の浅いウェル領域とは、素子分離領域で分離されており、かつ、前記第２の第１導電型の２番目に深いウェル領域によって電気的に接続されており、
前記第１導電型の動的閾値トランジスタの形成領域と前記第２導電型の動的閾値トランジスタの形成領域とは、素子分離領域を介して互いに隣接し、
前記第１導電型の動的閾値トランジスタの形成領域は、素子分離領域を介して、前記第１導電型の基板バイアス可変トランジスタの形成領域に隣接し、
前記第２導電型の動的閾値トランジスタの形成領域は、素子分離領域を介して、前記第２導電型の基板バイアス可変トランジスタの形成領域に隣接し、
前記各素子分離領域は、隣接する浅いウェル領域同士を電気的に分離し、かつ、２番目に深いウェル領域同士を電気的に分離しない深さを有した素子分離領域であり、
前記第１導電型の１番目に深いウェル領域及び前記第１の第１導電型の２番目に深いウェル領域は、第３の入力端子によって電位が固定されており、
前記第２導電型の１番目に深いウェル領域及び前記第２の第２導電型の２番目に深いウェル領域は、第４の入力端子によって電位が固定されており、
全体的に３層のウェル領域からなることを特徴としている。
【００２２】
本明細書において、第１導電型とは、Ｐ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意味する。
【００２３】
前記発明の半導体装置は、動的閾値トランジスタと、基板バイアス可変トランジスタである電界効果トランジスタとを含む半導体装置において、３層のウェル領域と、前記の深さを有する素子分離領域とによって、各導電型の基板バイアス可変トランジスタが設けられた各導電型の複数のウェル領域を電気的に互いに独立させたものである。
【００２４】
したがって、前記発明によれば、前記第１導電型の電界効果トランジスタが設けられた第２導電型のウェル領域を、容易に他の第２導電型のウェル領域と分断することができる。また、前記第２導電型の電界効果トランジスタが設けられた第１導電型のウェル領域を、容易に他の第１導電型のウェル領域と分断することができる。
【００２５】
したがって、前記発明によれば、基板バイアス可変トランジスタの回路ブロックを任意の数形成することができて、アクティブ状態にすべき回路ブロックとスタンドバイ状態にすべき回路ブロックとを適切に分けることができ、半導体装置の消費電力を減少することができる。
【００２６】
また、前記発明によれば、基板バイアス可変トランジスタが設けられたウェル領域と反対導電型のウェル領域とのＰＮ接合面積を従来に比べて減少することができて、半導体装置の消費電力を減少することができる。
【００２７】
更にまた、前記動的閾値トランジスタが設けられる部分の深いウェル領域の電位を固定することができるから、ラッチアップ現象を容易に抑制することが可能である。
【００２８】
１実施の形態では、前記第１導電型の１番目に深いウェル領域上に形成された第１の第２導電型の２番目に深いウェル領域と、前記第１の第２導電型の２番目に深いウェル領域上に形成された第２の第２導電型の浅いウェル領域と、前記第２の第２導電型の浅いウェル領域上に形成された第１導電型の電界効果トランジスタと、前記第３の第２導電型の浅いウェル領域上に形成され、前記第１導電型の電界効果トランジスタの基板バイアスを変化させるための前記第１の入力端子とからなる第１導電型の回路ブロック、あるいは、
前記第２導電型の１番目に深いウェル領域上に形成された第２の第１導電型の２番目に深いウェル領域と、前記第２の第１導電型の２番目に深いウェル領域上に形成された第２の第１導電型の浅いウェル領域と、前記第２の第１導電型の浅いウェル領域上に形成された第２導電型の電界効果トランジスタと、前記第３の第１導電型の浅いウェル領域上に形成され、前記第２導電型の電界効果トランジスタの基板バイアスを変化させるための前記第２の入力端子とからなる第２導電型の回路ブロックの少なくとも一方を複数個備える。
【００２９】
前記実施の形態によれば、第１導電型の基板バイアス可変トランジスタからなる回路ブロックを複数個設け、それぞれの回路ブロックを必要に応じてスタンドバイ状態もしくはアクティブ状態にすることができる。また、第２導電型の基板バイアス可変トランジスタからなる回路ブロックを複数個設け、それぞれの回路を必要に応じてスタンドバイ状態もしくはアクティブ状態にすることができる。
【００３０】
１実施の形態では、前記第１導電型の動的閾値トランジスタと前記第２導電型の動的閾値トランジスタ、または前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタ、または前記第１導電型の動的閾値トランジスタと前記第２導電型の電界効果トランジスタ、または前記第１導電型の電界効果トランジスタと前記第２導電型の動的閾値トランジスタで相補型回路を構成する。
【００３１】
前記実施の形態によれば、相補型回路を構成しているので、消費電力をより一層低減できる。
【００３２】
１実施の形態では、前記素子分離領域の幅は少なくとも２種類有り、一方の側にある浅いウェル領域が第１導電型で、他方の側にある浅いウェル領域の導電型が第２導電型で、かつ、前記一方の側にある２番目に深いウェル領域が第２導電型で、他方の側にある２番目に深いウェル領域の導電型が第１導電型である前記素子分離領域の幅をＡ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が互いに異なる前記素子分離領域の幅をＢ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が同一である前記素子分離領域の幅をＣとするとき、
Ａ＞Ｃ、Ｂ＞Ｃ
である。
【００３３】
前記実施の形態によれば、広い幅Ａ，Ｂの素子分離領域と狭い幅Ｃの素子分離領域を設け、素子分離領域の両側で浅いウェル領域の導電型が異なり、または２番目に深いウェル領域の導電型が異なる場合に、広い幅Ａ，Ｂの素子分離領域を設けているので、ウェル領域間のパンチスルーと、不純物の拡散による素子の閾値シフトを抑制することができる。しかも、両側のウェル領域の導電型が同一のときには、素子分離領域の幅Ｃを狭くしているので、素子間のマージンを小さくできる。
【００３４】
【００３５】
【００３６】
【００３７】
１実施の形態では、Ａ＝Ｂである。
【００３８】
この場合、素子分離領域の幅の種類が少なくなり、製造が容易になる。
【００３９】
１実施の形態では、０．１８μｍ＜Ａ＜０．７μｍである。
【００４０】
こうすると、ウェル領域間のパンチスルーと、不純物の拡散による素子の閾値シフトとを確実に抑制しつつ、ウェル領域間のマージンを許容される範囲内に収めることができる。
【００４１】
１実施の形態では、前記素子分離領域はＳＴＩ（Shallow Trench Isolation）からなる。
【００４２】
前記実施の形態では、素子分離領域がＳＴＩからなるので、さまざまな幅の素子分離領域が容易に形成でき、ひいては、半導体装置を容易に形成できる。
【００４３】
１実施の形態の携帯電子機器は、前記半導体装置を備える。
【００４４】
前記携帯電子機器は、前記消費電力の少ない半導体装置を備えるので、電池寿命を大幅にのばすことができる。
【００４５】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００４６】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００４７】
図１は、本発明の１実施の形態の半導体装置の断面の模式図であり，図２は、前記半導体装置の平面の模式図である。
【００４８】
図１に示すように、本半導体装置では、Ｐ型シリコン基板１１内に、Ｎ型の非常に深いつまり１番目に深いウェル領域１２とＰ型の非常に深いつまり１番目に深いウェル領域１３が形成されている。
【００４９】
Ｎ型の非常に深いウェル領域１２内には、Ｎ型の深いつまり２番目に深いウェル領域１４が形成されている。Ｎ型の深いウェル領域１４内には、Ｐ型の浅いウェル領域１７が形成されている。Ｐ型の浅いウェル領域１７にはＮ型のソース領域１９及びＮ型のドレイン領域２０が形成されている。また、Ｎ型のソース領域１９とＮ型のドレイン領域２０との間のチャネル領域上には、ゲート絶縁膜２５を介してゲート電極２６が形成され、Ｎ型のＤＴＭＯＳ２９，２９を構成している。なお、図示はしていないが、ＤＴＭＯＳ２９はゲート電極２６とＰ型の浅いウェル領域１７が電気的に接続されている。素子分離領域１８は、互いに隣接する素子のＰ型の浅いウェル領域１７，１７を電気的に分離するに足る深さを持っている。したがって、各ＤＴＭＯＳ２９，２９のＰ型の浅いウェル領域１７，１７は、互いに電気的に分離されている。なお、Ｎ型の非常に深いウェル領域１２は、Ｎ型の深いウェル領域１４、Ｎ型の浅いウェル領域１６及びＮ型の不純物の濃い領域２３を介して、Ｎ型の非常に深いつまり１番目に深いウェル領域１２へのバイアス入力端子３１に接続されている。通常、Ｎ型の非常に深いウェル領域１２へのバイアス入力端子３１には、電源電圧が与えられる。
【００５０】
また、Ｎ型の非常に深いウェル領域１２内には、Ｐ型の深いつまり２番目に深いウェル領域１５が形成されている。Ｐ型の深いウェル領域１５内には、Ｐ型の浅いウェル領域１７が形成されている。Ｐ型の浅いウェル領域１７にはＮ型のソース領域１９及びＮ型のドレイン領域２０が形成されている。また、Ｎ型のソース領域１９とＮ型のドレイン領域２０との間のチャネル領域上には、ゲート絶縁膜２５を介してゲート電極２６が形成され、Ｎ型の基板バイアス可変トランジスタ２７，２７を構成している。Ｐ型の深いウェル領域１５とＰ型の浅いウェル領域１７とは一体となっており、素子分離領域１８では分離されない。したがって、Ｎ型の基板バイアス可変トランジスタ２７，２７はＰ型のウェル領域１５，１７を共有する。なお、Ｐ型の深いウェル領域１５及びＰ型の浅いウェル領域１７は、Ｐ型の不純物の濃い領域２４を介して、Ｎ型の基板バイアス可変トランジスタ２７へのウェルバイアス入力端子３４に接続されている。Ｎ型の基板バイアス可変トランジスタ２７，２７へのウェルバイアス入力端子３４には図示しないバイアス発生回路から、アクティブ時には０Ｖまたは正の電圧が、スタンドバイ時には負の電圧が、それぞれ印加される。
【００５１】
Ｐ型の非常に深いつまり１番目に深いウェル領域１３内には、Ｐ型の深いつまり２番目に深いウェル領域１５が形成されている。Ｐ型の深いウェル領域１５内には、Ｎ型の浅いウェル領域１６が形成されている。Ｎ型の浅いウェル領域１６にはＰ型のソース領域２１及びＰ型のドレイン領域２２が形成されている。また、Ｐ型のソース領域２１とＰ型のドレイン領域２２との間のチャネル領域上には、ゲート絶縁膜２５を介してゲート電極２６が形成されて、Ｐ型のＤＴＭＯＳ３０を構成している。なお、図示はしていないが、ＤＴＭＯＳ３０はゲート電極２６とＮ型の浅いウェル領域１６が電気的に接続されている。素子分離領域１８は、互いに隣接する素子のＮ型の浅いウェル領域１６，１６を電気的に分離するに足る深さを持っている。したがって、各ＤＴＭＯＳ３０のＮ型の浅いウェル領域１６は、互いに電気的に分離されている。なお、Ｐ型の非常に深いつまり１番目に深いウェル領域１３は、Ｐ型の深いつまり２番目に深いウェル領域１５、Ｐ型の浅いウェル領域１７及びＰ型の不純物の濃い領域２４を介して、Ｐ型の非常に深いウェル領域１３へのバイアス入力端子３２に接続されている。通常、Ｐ型の非常に深いウェル領域１３へのバイアス入力端子３２には、０Ｖが与えられる。
【００５２】
また、Ｐ型の非常に深いウェル領域１３内には、Ｎ型の深いつまり２番目に深いウェル領域１４が形成されている。Ｎ型の深いウェル領域１４内には、Ｎ型の浅いウェル領域１６が形成されている。Ｎ型の浅いウェル領域１６にはＰ型のソース領域２１及びＰ型のドレイン領域２２が形成されている。また、Ｐ型のソース領域２１とＰ型のドレイン領域２２との間のチャネル領域上には、ゲート絶縁膜２５を介してゲート電極２６が形成されて、Ｐ型の基板バイアス可変トランジスタ２８が構成されている。Ｎ型の深いウェル領域１４とＮ型の浅いウェル領域１６とは一体となっており、素子分離領域１８では分離されない。したがって、Ｐ型の基板バイアス可変トランジスタ２８はＮ型のウェル領域１４，１６を共有する。なお、Ｎ型の深いウェル領域１４及びＮ型の浅いウェル領域１６は、Ｎ型の不純物の濃い領域２３を介して、Ｐ型の基板バイアス可変トランジスタ２８へのウェルバイアス入力端子３３に接続されている。Ｐ型の基板バイアス可変トランジスタ２８へのウェルバイアス入力端子３３には図示しないバイアス発生回路から、アクティブ時には電源電圧または電源電圧より低い電圧が、スタンドバイ時には電源電圧より高い電圧が、それぞれ印加される（ＮＭＯＳのソース電位を０Ｖ、ＰＭＯＳのソース電位を電源電圧としている）。
【００５３】
次に、本実施の形態の半導体装置を、図２を用いて説明する。なお、図２では回路を構成するための個々の配線やバイアス発生回路は省略している。半導体基板上には、Ｎ型の非常に深いウェル領域が形成された領域５１と、Ｐ型の非常に深いウェル領域が形成された領域５２がある。Ｎ型の非常に深いウェル領域が形成された領域５１内には、Ｎ型の基板バイアス可変トランジスタからなるブロック５３と、Ｎ型のＤＴＭＯＳからなるブロック５４が形成されている。Ｐ型の非常に深いウェル領域が形成された領域５２内には、Ｐ型の基板バイアス可変トランジスタからなるブロック５５と、Ｐ型のＤＴＭＯＳからなるブロック５６が形成されている。
【００５４】
Ｎ型の基板バイアス可変トランジスタからなるブロック５３は、基板バイアストランジスタの共通ウェル領域を結ぶ上部配線５７で、他のＮ型の基板バイアス可変トランジスタからなるブロック５３と接続されていてもよい。こうして互いに接続されたＮ型の基板バイアス可変トランジスタからなる複数のブロック５３，５３は、Ｎ型の基板バイアス可変トランジスタからなる１つの回路ブロックとして機能する。この回路ブロックの共通ウェル領域には、図示しないバイアス発生回路から、アクティブ時には０Ｖまたは正の電圧が与えられ、スタンドバイ時には負の電圧が与えられる。
【００５５】
Ｐ型の基板バイアス可変トランジスタからなるブロック５５は、基板バイアストランジスタの共通ウェル領域を結ぶ上部配線５７で、他のＰ型の基板バイアス可変トランジスタからなるブロック５５と接続されていてもよい。こうして互いに接続されたＰ型の基板バイアス可変トランジスタからなるブロック５５，５５は、Ｐ型の基板バイアス可変トランジスタからなる１つの回路ブロックとして機能する。この回路ブロックの共通ウェル領域には、図示しないバイアス発生回路から、アクティブ時には電源電圧または電源電圧より低い電圧が与えられ、スタンドバイ時には電源電圧より高い電圧が与えられる。
【００５６】
図１で示すウェル構造を用い、更に図２で示すように配置することにより、基板バイアス可変トランジスタとＤＴＭＯＳが混在する回路において、容易に複数の基板バイアス可変トランジスタの回路ブロックを形成することができる。また、Ｎ型の素子とＰ型の素子を上部配線で接続して相補型（ＣＭＯＳ）回路を組むことができる。
【００５７】
次に、前記半導体装置の作成手順を図１，２を参照して述べる。
【００５８】
まず、半導体基板１１上に、素子分離領域１８，１８１，１８２，１８３を形成する。前記素子分離領域１８，１８１，１８２，１８３は、例えばＳＴＩ（Shallow Trench Isolation）法を用いて形成することができる。前記ＳＴＩ法を用いれば、さまざまな幅の素子分離領域を同時に形成するのが容易である。しかし、素子分離領域１８，１８１，１８２，１８３の形成方法はＳＴＩ法に限らず、素子分離領域１８，１８１，１８２，１８３が浅いウェル領域を電気的に分離する機能をもてばよい。例えば、素子分離領域１８，１８１，１８２，１８３に埋めこまれる物質は、シリコン酸化膜、シリコン窒化膜の他に、ポリシリコンやアモルファスシリコンなどの導電性物質でもよい。ただし、ポリシリコンやアモルファスシリコンなどの導電性物質を埋めこむ場合は、素子分離領域１８，１８１，１８２，１８３の側壁をあらかじめ酸化しておくなどして、素子分離領域１８，１８１，１８２，１８３の絶縁性を確保しておく必要がある。
【００５９】
前記素子分離領域１８，１８１，１８２，１８３の深さは、互いに隣り合う素子の浅いウェル領域１６，１７を電気的に分離し、かつ深いウェル領域１４，１５は電気的に分離しないように設定される。素子分離領域１８，１８１，１８２，１８３の深さは、例えば、０．２〜２μｍとするのが好ましい。
【００６０】
前記素子分離領域１８，１８１，１８２，１８３の幅は、以下のように設定される。素子分離領域１８１のように、その素子分離領域１８１の両側で深いウェル領域１４，１５の導電型が異なる場合、例えば、Ｎ型ＤＴＭＯＳ２９とＮ型基板バイアス可変トランジスタ２７との境界では、Ｎ型ＤＴＭＯＳ２９側の深いウェル領域１４がＮ型で、Ｎ型基板バイアス可変トランジスタ２７側の深いウェル領域１５がＰ型となる。この場合、Ｎ型ＤＴＭＯＳ２９のＰ型の浅いウェル領域１７と、Ｎ型基板バイアス可変トランジスタ２７のＰ型の深いウェル領域１５との間のパンチスルーが問題となる。更に、Ｎ型ＤＴＭＯＳ２９のＮ型の深いウェル領域１４にある不純物が拡散し、Ｎ型基板バイアス可変トランジスタ２７の閾値が変化する可能性がある。別の例としては、Ｎ型ＤＴＭＯＳ２９とＰ型ＤＴＭＯＳ３０との境界が挙げられ、同様な問題が起こる。この場合、境界にある素子分離領域１８２の両側では、浅いウェル領域１６，１７の導電型が互いに反対であり、かつ、深いウェル領域１５，１４の導電型も互いに反対である。その他、Ｐ型ＤＴＭＯＳ３０とＰ型基板バイアス可変トランジスタ２８との境界、Ｐ型ＤＴＭＯＳ３０とＮ型基板バイアス可変トランジスタ２７との境界、Ｎ型ＤＴＭＯＳ２９とＰ型基板バイアス可変トランジスタ２８との境界、及びＮ型基板バイアス可変トランジスタ２７とＰ型基板バイアス可変トランジスタ２８との境界においても、同様な問題が起こる。そのため、素子分離領域１８１，１８３の両側で深いウェル領域１４，１５の導電型が反対である場合、及び、素子分離領域１８２の両側で浅いウェル領域１６，１７の導電型が反対で、かつ深いウェル領域１４，１５の導電型も反対である場合は、素子分離領域１８１，１８２，１８３の幅は、上述のパンチスルー及び閾値の変化が起こらない程度に広い必要がある。例えば、深いウェル領域の不純物注入飛程を、０．３μｍ程度と非常に浅くしたとしても、不純物は注入時に横方向にも広がり、更にはその後の熱拡散により、さらに横方向に拡散する。上記の注入条件でも、素子分離領域の幅が０．１８μｍ未満の時は、閾値の変化を抑制することができなかった。また、素子分離領域の幅が０．７μｍ以上では、素子分離に要するマージンが無視できなくなる。したがって、上述のパンチスルー及び閾値の変化が起こらないためには、素子分離領域１８１，１８２，１８３の幅は０．１８μｍ〜０．７μｍとするのが好ましい。素子分離領域１８の両側で、浅いウェル領域１６または１７の導電型が同じで、かつ、深いウェル領域１４または１５の導電型が同じ場合（浅いウェル領域１６，１７と深いウェル領域の導電型は異なっていても良い）は、素子分離領域１８の幅は小さい方が、マージンを小さくすることができる。したがって、加工の限界の寸法に近くする。この場合、素子分離領域１８の幅は、例えば、０．０５〜０．３５μｍとすることができる。
【００６１】
すなわち、前記素子分離領域１８２の幅をＡ、素子分離領域１８１，１８３の幅をＢ、素子分離領域１８の幅をＣとすると、Ａ＝Ｂ＞Ｃとなっている。もっとも、素子分離領域１８１，１８２，１８３の幅は同一でなくてもよい。
【００６２】
次に、前記半導体基板１１にウェルを形成する手順を、図３〜８を用いて説明する。
【００６３】
図３に示すように、半導体基板１１には、フォトレジスト３５をマスクとして、Ｎ型の非常に深いウェル領域１２が形成される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙げられる。例えば、不純物イオンとして31Ｐ+を使用した場合、注入エネルギーとして５００〜３０００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６４】
次に、図４に示すように、フォトレジスト３５をマスクとして、Ｐ型の非常に深いウェル領域１３が形成される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられる。例えば、不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして２００〜２０００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６５】
次に、図５に示すように、フォトレジスト３５をマスクとして、Ｎ型の深いウェル領域１４が形成される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙げられる。例えば、不純物イオンとして31Ｐ+を使用した場合、注入エネルギーとして２４０〜１５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６６】
次に、図６に示すように、フォトレジスト３５をマスクとして、Ｐ型の深いウェル領域１５が形成される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられる。例えば、不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして１００〜１０００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６７】
次に、図７に示すように、フォトレジスト３５をマスクとして、Ｎ型の浅いウェル領域１６が形成される。Ｎ型を与える不純物イオンとしては31Ｐ+が挙げられる。例えば、不純物イオンとして31Ｐ+を使用した場合、注入エネルギーとして１３０〜９００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６８】
次に、図８に示すように、フォトレジスト３５をマスクとして、Ｐ型の浅いウェル領域１７が形成される。Ｐ型を与える不純物イオンとしては11Ｂ+が挙げられる。例えば、不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして６０〜５００ＫｅＶ、注入量として５×１０11〜１×１０14ｃｍ-2の条件で形成することができる。
【００６９】
ウェル領域を形成するための不純物注入の順番は前記の限りではなく、順番を入れ替えてもよい。
【００７０】
なお、前記浅いウェル領域１６，１７と深いウェル領域１４，１５との接合の深さ及び深いウェル領域１４，１５と非常に深いウェル領域１２，１３との接合の深さは、前記浅いウェル領域１６，１７への不純物の注入条件、深いウェル領域１４，１５への不純物の注入条件、非常に深いウェル領域１２，１３への不純物の注入条件及びこれより後に行われる熱工程により決定される。前記素子分離領域１８，１８１，１８２，１８３の深さは、隣接する素子の浅いウェル領域１６，１７が電気的に分離され、かつ深いウェル領域１４，１５は電気的に分離されないように設定される。
【００７１】
更に、前記浅いウェル領域１６，１７の抵抗を低減するため、浅いウェル領域１６，１７の不純物イオンと同じ導電型の高濃度埋込領域を浅いウェル領域中に形成しても良い。浅いウェル領域１６，１７の抵抗が減少すると、ゲート電極２６への入力が速やかに浅いウェル領域１６，１７に伝播し、基板バイアス効果を十分に得ることができ、ＤＴＭＯＳ２９，３０の動作の高速化が実現される。高濃度埋込領域は、例えば、Ｐ型の浅いウェル領域１７中に形成する場合は、不純物イオンとして11Ｂ+、注入エネルギーとして１００〜４００ＫｅＶ、注入量として１×１０12〜１×１０14ｃｍ-2の条件で、またはＮ型の浅いウェル領域１６中に形成する場合は、不純物イオンとして31Ｐ+、注入エネルギーとして２４０〜７５０ＫｅＶ、注入量として１×１０12〜１×１０14ｃｍ-2の条件で、それぞれ形成することができる。
【００７２】
更にまた、基板表面領域で不純物濃度が薄くなり過ぎるのを防ぐために、浅いウェル領域１６，１７の不純物イオンと同じ導電型の不純物イオンを、浅いウェル領域１６，１７内にパンチスルーストッパー注入しても良い。パンチスルーストッパー注入は、例えば、Ｐ型の浅いウェル領域１７中に形成する場合は、不純物イオンとして11Ｂ+、注入エネルギーとして１０〜６０ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の条件で、またはＮ型の浅いウェル領域１６中に形成する場合は、不純物イオンとして31Ｐ+、注入エネルギーとして３０〜１５０ＫｅＶ、注入量として５×１０11〜１×１０13ｃｍ-2の条件で、それぞれ行うことができる。
【００７３】
次に、図１に示すゲート絶縁膜２５とゲート電極２６がこの順で形成される。
【００７４】
前記ゲート絶縁膜２５としては、絶縁性を有する限りその材質は特に限定されない。ここで、シリコン基板を使用した場合は、シリコン酸化膜、シリコン窒化膜またはそれらの積層体を使用することができる。また、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜などの高誘電膜またはそれらの積層体を使用することもできる。ゲート絶縁膜２５は、シリコン酸化膜を用いた場合、１〜１０ｎｍの厚さを有することが好ましい。ゲート絶縁膜２５は、ＣＶＤ（化学的気相成長法）法、スパッタ法、熱酸化法等の方法で形成することができる。
【００７５】
次に、前記ゲート電極２６としては、導電性を有する限りその材質は特に限定されない。ここで、シリコン基板を使用した場合は、ポリシリコン、単結晶シリコン等のシリコン膜が挙げられる。また、前記以外にも、アルミニウム、銅等の金属膜が挙げられる。ゲート電極は、０．１〜０．４μｍの厚さを有することが好ましい。ゲート電極は、ＣＶＤ法、蒸着法等の方法で形成することができる。
【００７６】
更に、前記ゲート電極２６の側壁に、サイドウォールスペーサーを形成しても良い。このサイドウォールスペーサーの材質は絶縁膜である限りは特に限定されず、酸化シリコン、窒化シリコン等が挙げられる。
【００７７】
次に、ＤＴＭＯＳ２９，３０には、図示しないが、ゲート−基板接続領域を形成する。ソース領域１９，２１、ドレイン領域２０，２２及びチャネル領域以外の領域において、ゲート電極２６と浅いウェル領域１６，１７を電気的に接続するゲート−基板接続領域を形成するために、ゲート電極２６及びゲート酸化膜の一部を下地基板が露出するまでエッチングする。この露出した領域には、不純物濃度が濃い領域（ＮＭＯＳの場合はＰ型の不純物が濃い領域、ＰＭＯＳの場合はＮ型の不純物が濃い領域）が形成される。後に行うシリサイド化工程により、ゲート−基板接続領域において、ゲート電極２６と浅いウェル領域１６，１７とが電気的に接続される。
【００７８】
次に、前記浅いウェル領域１７，１６の表面層には、その浅いウェル領域１７，１６とは反対導電型のソース領域（ＮＭＯＳソース領域１９及びＰＭＯＳソース領域２１）及びドレイン領域（ＮＭＯＳドレイン領域２０及びＰＭＯＳドレイン領域２２）が形成される。
【００７９】
前記ソース領域１９，２１及びドレイン領域２０，２２の形成方法は、例えば、ゲート電極２６をマスクとして浅いウェル領域１７，１６とは反対導電型の不純物イオンを注入することにより自己整合的に形成することができる。前記ソース領域１９，２１及びドレイン領域２０，２２は、例えば、不純物イオンとして75Ａｓ+イオンを使用した場合、注入エネルギーとして３〜１００ＫｅＶ、注入量として１×１０15〜１×１０16ｃｍ-2の条件、または不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして１〜２０ＫｅＶ、注入量として１×１０15〜１×１０16ｃｍ-2の条件で形成することができる。なお、ゲート電極２６の下の浅いウェル領域１６，１７の表面層はチャネル領域として機能する。
【００８０】
更に、前記ソース領域１９，２１及びドレイン領域２０，２２は、図示しないが、ゲート電極２６側にＬＤＤ（Lightly Doped Drain）領域を備えていてもよい。ＬＤＤ領域の形成方法は、例えば、ゲート電極２６をマスクとして浅いウェル領域１６，１７とは反対導電型の不純物イオンを注入することにより自己整合的に形成することができる。この場合、ソース領域１９，２１及びドレイン領域２０，２２は、ＬＤＤ領域を形成した後、ゲート電極２６の側壁に図示しないサイドウォールスペーサーを形成し、ゲート電極２６とサイドウォールスペーサーをマスクとしてイオン注入することにより自己整合的に形成することができる。前記ＬＤＤ領域を形成するための不純物の注入は、例えば、不純物イオンとして75Ａｓ+イオンを使用した場合、注入エネルギーとして３〜１００ＫｅＶ、注入量として５×１０13〜１×１０15ｃｍ-2の条件、または不純物イオンとして11Ｂ+イオンを使用した場合、注入エネルギーとして１〜２０ＫｅＶ、注入量として１×１０13〜５×１０14ｃｍ-2の条件で形成することができる。
【００８１】
なお、前記ソース領域１９，２１、ドレイン領域２０，２２及びＬＤＤ領域形成用の不純物イオンとして前記11Ｂ+イオンや75Ａｓ+イオン以外にも、31Ｐ+イオン、122Ｓｂ+イオン、115Ｉｎ+イオン、49ＢＦ2 +イオン等も使用することができる。
【００８２】
また、前記ソース領域１９，２１、ドレイン領域２０，２２及びゲート電極２６は、それぞれの抵抗を下げ、それぞれと接続する配線との導電性を向上させるために、その表面層がシリサイド化される。このシリサイド化により、ゲート−基板接続領域においてゲート電極２６と浅いウェル領域１６，１７が電気的に接続される。シリサイドとしては、タングステンシリサイド、チタンシリサイド等が挙げられる。
【００８３】
なお、図示しないが、ソース領域及びドレイン領域は積上げ型にしてもよい（特開２０００−８２８１５号公報参照）。この場合は、ソース領域及びドレイン領域の面積を小さくでき、高集積化が可能となる。
【００８４】
この後、不純物の活性化アニールを行う。活性化アニールは、不純物が十分に活性化され、かつ不純物が過度に拡散しないような条件で行う。例えば、Ｎ型の不純物が75Ａｓ+でＰ型の不純物が11Ｂ+である場合は、75Ａｓ+を注入後に８００〜１０００℃で１０〜１００分程度アニールし、その後11Ｂ+を注入してから８００〜１０００℃で１０〜１００秒アニールすることができる。なお、浅いウェル領域、深いウェル領域及び非常に深いウェル領域の不純物プロファイルをなだらかにするために、ソース領域及びドレイン領域の不純物を注入する前に別にアニールをしてもよい。
【００８５】
この後、公知の手法により、配線等を形成することにより半導体装置を形成することができる。
【００８６】
なお、前記では説明の便宜上、基板バイアス可変トランジスタ２７，２８とＤＴＭＯＳ２９，３０のみを形成しているが、通常構造のＭＯＳＦＥＴが混在していても良い。この場合は、通常のＭＯＳＦＥＴとすべき素子においては浅いウェル領域の電位を固定すればよい。
【００８７】
前記半導体装置において、前記ＤＴＭＯＳ２９，３０の浅いウェル領域１７，１６は、反対導電型の深いウェル領域１４，１５と素子分離領域１８とによって、素子毎に電気的に分離されている。また、前記基板バイアス可変トランジスタ２７，２８の共通ウェル領域は、反対導電型の深いウェル領域１４，１５、反対導電型の非常に深いウェル領域１２，１３及び素子分離領域１８，１８１，１８３とによって、回路ブロック毎に電気的に分離されている。更にまた、非常に深いウェル領域１２，１３及びＤＴＭＯＳ２９，３０部の深いウェル領域１４，１５の電位は固定されている。
【００８８】
したがって、本実施の形態の半導体装置によれば、基板バイアス可変トランジスタ２７，２８の回路ブロックを任意の数形成することができる。これにより、アクティブ状態にすべき回路ブロックとスタンドバイ状態にすべき回路ブロックとを適切に分けることができ、半導体装置の消費電力を減少することができる。
【００８９】
更に、本実施の形態の半導体装置によれば、基板バイアス可変トランジスタ２７，２８の共通ウェルと、それに接する反対導電型のウェル領域とのＰＮ接合の面積は、基板バイアス可変トランジスタ２７，２８の回路ブロックの面積程度に抑えることができる。これに対して、従来の半導体装置は、基板全体の面積に匹敵する大面積のＰＮ接合をもつ。したがって、本実施の形態の半導体装置では、従来例に比べて、基板バイアス可変トランジスタ２７，２８の共通ウェルの電位が変化した時の電荷の充放電が減少する。これにより、半導体装置の消費電力を減少することができる。
【００９０】
更にまた、本実施の形態の半導体装置によれば、非常に深いウェル領域１２，１３及びＤＴＭＯＳ２９，３０部の深いウェル領域１４，１５の電位が固定されているため、ラッチアップ現象の制御が容易になる。これにより、半導体装置の信頼性が向上する。
【００９１】
本実施の形態の半導体装置を用いて、ＣＭＯＳ回路を組むこともできる。低電圧駆動で高駆動電流が得られるＤＴＭＯＳ２９，３０と、オフリーク電流を非常に小さくできる基板バイアス可変トランジスタ２７，２８との、それぞれの利点を適切に組み合わせることにより、低消費電力かつ高速なＣＭＯＳ回路を実現することができる。更に、基板バイアス可変トランジスタ２７，２８の回路ブロックを複数形成し、アクティブ状態にすべき回路ブロック以外はスタンドバイ状態にすれば、ＣＭＯＳ回路をより低消費電力化することが可能となる。
【００９２】
図９は、参考例の半導体装置を示す縦断面図である。この図９の半導体装置は、図１１に示す従来の半導体装置とは、細幅の素子分離領域３１６と広幅の素子分離領域５１６，６１６，７１６，８１６とが混在している点のみが、異なる。したがって、図９の半導体装置の構成部のうち、図１１に示す従来例の半導体装置の構成部と同一構成部は、同一参照番号を付して、説明を省略する。
【００９３】
前記細幅の素子分離領域３１６の両側には、同じ導電型の浅いウェル領域３１４，３１５が存在し、かつ、同じ導電型の深いウェル領域３１２，３２３が存在する。前記広幅の素子分離領域５１６の両側では、浅いウェル領域３１４，３１５の導電型が反対で、かつ、深いウェル領域３１３の導電型が同一になっている。また、前記広幅の素子分離領域６１６の両側では、浅いウェル領域３１５の導電型が同じで、深いウェル領域３１２，３１３の導電型が反対になっている。また、前記広幅の素子分離領域７１６，８１６の両側では、浅いウェル領域３１４，３１５の導電型が反対で、かつ、深いウェル領域３１２，３１３の導電型も反対になっている。すなわち、前記素子分離領域７１６の幅をＡ、素子分離領域５１６，６１６，８１６の幅をＢ、素子分離領域３１６の幅をＣとすると、Ａ＝Ｂ＞Ｃとなっている。もっとも、素子分離領域５１６，６１６，７１６，８１６の幅は同一でなくてもよい。
【００９４】
このように、広幅の素子分離領域５１６，６１６，７１６，８１６を設けることによって、パンチスルー及び閾値の変化を防ぐことができる。
【００９５】
また、本実施の形態の半導体装置を、電池駆動の携帯電子機器に組み込むことができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。図１０は、携帯電話の例を示している。制御回路１１１には、本発明の半導体装置が組み込まれている。なお、制御回路１１１は、本発明の半導体装置からなる論理回路と、メモリとを混載したＬＳＩ（大規模集積回路）から成っていてもよい。１１２は電池、１１３はＲＦ（無線周波数）回路部、１１４は表示部、１１５はアンテナ部、１１６は信号線、１１７は電源線である。本発明の半導体装置を携帯電子機器に用いることにより、携帯電子機器の機能と動作速度を保ったままＬＳＩ部の消費電力を大幅に下げることが可能になる。それにより、電池寿命を大幅にのばすことが可能になる。
【００９６】
【発明の効果】
本発明の半導体装置は、動的閾値トランジスタと基板バイアス可変トランジスタとを含む半導体装置において、３層のウェル領域と素子分離領域を用いて、各導電型の各々について、基板バイアス可変トランジスタが設けられる複数のウェル領域を電気的に互いに独立させることを可能にしたものである。
【００９７】
したがって、本発明によれば、各導電型について、基板バイアス可変トランジスタの回路ブロックを任意の数形成することができて、アクティブ状態にすべき回路ブロックとスタンドバイ状態にすべき回路ブロックとを適切に分けることができ、半導体装置の消費電力を減少することができる。
【００９８】
また、本発明によれば、基板バイアス可変トランジスタが設けられたウェル領域と反対導電型のウェル領域とのＰＮ接合面積を減少することができて、半導体装置の消費電力を減少することができる。
【００９９】
更にまた、ＤＴＭＯＳ部の深いウェル領域の電位を固定することができるから、ラッチアップ現象を容易に抑制することが可能である。
【０１００】
また、１実施の形態では、３層のウェル領域をもつ半導体装置において、少なくとも２種類の幅を有する素子分離領域を備え、一方の側にある浅いウェル領域が第１導電型で、他方の側にある浅いウェル領域の導電型が第２導電型で、かつ、前記一方の側にある２番目に深いウェル領域が第２導電型で、他方の側にある２番目に深いウェル領域の導電型が第１導電型である前記素子分離領域の幅をＡ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が互いに異なる前記素子分離領域の幅をＢ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が同一である前記素子分離領域の幅をＣとするとき、Ａ＞Ｃ、Ｂ＞Ｃであるので、３層構造のウェル領域を持っていても、広幅Ａ，Ｂの素子分離領域で、ウェル領域間のパンチスルーや、不純物の拡散による素子の閾値シフトを抑制することができ、かつ、細幅Ｃの素子分離領域でマージンを小さくできる。
【０１０１】
【０１０２】
【図面の簡単な説明】
【図１】 本発明の１実施の形態の半導体装置の縦断面図である。
【図２】 前記実施の形態の半導体装置の平面図である。
【図３】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図４】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図５】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図６】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図７】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図８】 前記実施の形態の半導体装置の製造方法を説明する図である。
【図９】 参考例の半導体装置の縦断面図である。
【図１０】 本発明の他の実施の形態の携帯電子機器の図である。
【図１１】 従来の半導体装置の断面図である。
【図１２】 従来の半導体装置の製造方法を説明する図である。
【図１３】 従来の半導体装置の製造方法を説明する図である。
【符号の説明】
１１ 基板
１２，１３ 非常に深いウェル領域
１４，１５，３１２，３１３ 深いウェル領域
１６，１７，３１４，３１５ 浅いウェル領域
１８，１８１，１８２，１８３，３１６，５１６，６１６，７１６，８１６ 素子分離領域
１９，２１ ソース領域
２０，２２ ドレイン領域
２５，３２３ ゲート絶縁膜
２６，３２４ ゲート電極
２７，２８，３２５，３２６ 基板バイアス可変トランジスタ
２９，３０，３２７，３２８ ＤＴＭＯＳ
３１，３２，３３，３４，３２９，３３０，３３１ バイアス入力端子

Claims (4)

  1. 半導体基板と、
    前記半導体基板内に形成された第１導電型の１番目に深いウェル領域と、
    前記第１導電型の１番目に深いウェル領域上に形成された第１の第１導電型の２番目に深いウェル領域と、
    前記第１の第１導電型の２番目に深いウェル領域上に形成された第１の第２導電型の浅いウェル領域と、
    前記第１の第２導電型の浅いウェル領域上に形成され、ゲート電極と前記第１の第２導電型の浅いウェル領域とが電気的に接続された第１導電型の動的閾値トランジスタと、
    前記第１導電型の１番目に深いウェル領域上に形成された第１の第２導電型の２番目に深いウェル領域と、
    前記第１の第２導電型の２番目に深いウェル領域上に形成された第２の第２導電型の浅いウェル領域と、
    前記第２の第２導電型の浅いウェル領域上に形成された第１導電型の基板バイアス可変トランジスタとなる第１導電型の電界効果トランジスタと、
    前記第１の第２導電型の２番目に深いウェル領域上に形成された第３の第２導電型の浅いウェル領域と、
    前記第３の第２導電型の浅いウェル領域上に形成され、前記第１導電型の電界効果トランジスタの基板バイアスを変化させるための第１の入力端子と、
    前記半導体基板内に形成された第２導電型の１番目に深いウェル領域と、
    前記第２導電型の１番目に深いウェル領域上に形成された第２の第２導電型の２番目に深いウェル領域と、
    前記第２の第２導電型の２番目に深いウェル領域上に形成された第１の第１導電型の浅いウェル領域と、
    前記第１の第１導電型の浅いウェル領域上に形成され、ゲート電極と前記第１導電型の浅いウェル領域とが電気的に接続された第２導電型の動的閾値トランジスタと、
    前記第２導電型の１番目に深いウェル領域上に形成された第２の第１導電型の２番目に深いウェル領域と、
    前記第２の第１導電型の２番目に深いウェル領域上に形成された第２の第１導電型の浅いウェル領域と、
    前記第２の第１導電型の浅いウェル領域上に形成された第２導電型の基板バイアス可変トランジスタとなる第２導電型の電界効果トランジスタと、
    前記第２の第１導電型の２番目に深いウェル領域上に形成された第３の第１導電型の浅いウェル領域と、
    前記第３の第１導電型の浅いウェル領域上に形成され、前記第２導電型の電界効果トランジスタの基板バイアスを変化させるための第２の入力端子と
    を備え、
    前記第１の第１導電型の２番目に深いウェル領域上に形成されると共に、前記第１導電型の動的閾値トランジスタが形成された前記第１の第２導電型の浅いウェル領域は、第１導電型の動的閾値トランジスタの形成領域であり、
    前記第１の第２導電型の２番目に深いウェル領域上に形成されると共に、前記第１導電型の基板バイアス可変トランジスタが形成された前記第２の第２導電型の浅いウェル領域は、第１導電型の基板バイアス可変トランジスタの形成領域であり、
    前記第１導電型の基板バイアス可変トランジスタが形成される前記第２の第２導電型の浅いウェル領域と、前記第１の入力端子が形成される前記第３の第２導電型の浅いウェル領域とは、素子分離領域で分離されており、かつ、前記第１の第２導電型の２番目に深いウェル領域によって電気的に接続されており、
    前記第２の第２導電型の２番目に深いウェル領域上に形成されると共に、前記第２導電型の動的閾値トランジスタが形成された前記第１の第１導電型の浅いウェル領域は、第２導電型の動的閾値トランジスタの形成領域であり、
    前記第２の第１導電型の２番目に深いウェル領域上に形成されると共に、前記第２導電型の基板バイアス可変トランジスタが形成された前記第２の第１導電型の浅いウェル領域は、第２導電型の基板バイアス可変トランジスタの形成領域であり、
    前記第２導電型の基板バイアス可変トランジスタが形成される前記第２の第１導電型の浅いウェル領域と、前記第２の入力端子が形成される前記第３の第１導電型の浅いウェル領域とは、素子分離領域で分離されており、かつ、前記第２の第１導電型の２番目に深いウェル領域によって電気的に接続されており、
    前記第１導電型の動的閾値トランジスタの形成領域と前記第２導電型の動的閾値トランジスタの形成領域とは、素子分離領域を介して互いに隣接し、
    前記第１導電型の動的閾値トランジスタの形成領域は、素子分離領域を介して、前記第１導電型の基板バイアス可変トランジスタの形成領域に隣接し、
    前記第２導電型の動的閾値トランジスタの形成領域は、素子分離領域を介して、前記第２導電型の基板バイアス可変トランジスタの形成領域に隣接し、
    前記各素子分離領域は、隣接する浅いウェル領域同士を電気的に分離し、かつ、２番目に深いウェル領域同士を電気的に分離しない深さを有した素子分離領域であり、
    前記第１導電型の１番目に深いウェル領域及び前記第１の第１導電型の２番目に深いウェル領域は、第３の入力端子によって電位が固定されており、
    前記第２導電型の１番目に深いウェル領域及び前記第２の第２導電型の２番目に深いウェル領域は、第４の入力端子によって電位が固定されており、
    全体的に３層のウェル領域からなることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記第１導電型の１番目に深いウェル領域上に形成された第１の第２導電型の２番目に深いウェル領域と、前記第１の第２導電型の２番目に深いウェル領域上に形成された第２の第２導電型の浅いウェル領域と、前記第２の第２導電型の浅いウェル領域上に形成された第１導電型の電界効果トランジスタと、前記第３の第２導電型の浅いウェル領域上に形成され、前記第１導電型の電界効果トランジスタの基板バイアスを変化させるための前記第１の入力端子とからなる第１導電型の回路ブロック、あるいは、
    前記第２導電型の１番目に深いウェル領域上に形成された第２の第１導電型の２番目に深いウェル領域と、前記第２の第１導電型の２番目に深いウェル領域上に形成された第２の第１導電型の浅いウェル領域と、前記第２の第１導電型の浅いウェル領域上に形成された第２導電型の電界効果トランジスタと、前記第３の第１導電型の浅いウェル領域上に形成され、前記第２導電型の電界効果トランジスタの基板バイアスを変化させるための前記第２の入力端子とからなる第２導電型の回路ブロックの少なくとも一方を複数個備えることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、前記第１導電型の動的閾値トランジスタと前記第２導電型の動的閾値トランジスタ、または前記第１導電型の電界効果トランジスタと前記第２導電型の電界効果トランジスタ、または前記第１導電型の動的閾値トランジスタと前記第２導電型の電界効果トランジスタ、または前記第１導電型の電界効果トランジスタと前記第２導電型の動的閾値トランジスタで相補型回路を構成することを特徴する半導体装置。
  4. 請求項１乃至３のいずれか１つに記載の半導体装置において、前記素子分離領域の幅は少なくとも２種類有り、一方の側にある浅いウェル領域が第１導電型で、他方の側にある浅いウェル領域の導電型が第２導電型で、かつ、前記一方の側にある２番目に深いウェル領域が第２導電型で、他方の側にある２番目に深いウェル領域の導電型が第１導電型である前記素子分離領域の幅をＡ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が互いに異なる前記素子分離領域の幅をＢ、両側にある浅いウェル領域の導電型が同一で、かつ、両側にある２番目に深いウェル領域の導電型が同一である前記素子分離領域の幅をＣとするとき、
    Ａ＞Ｃ、Ｂ＞Ｃ
    であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US6936898B2 (en) 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
DE10300687A1 (de) * 2003-01-10 2004-07-22 Infineon Technologies Ag Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür
US7135753B2 (en) * 2003-12-05 2006-11-14 International Rectifier Corporation Structure and method for III-nitride monolithic power IC
US7304354B2 (en) 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
JP4578878B2 (ja) * 2004-07-27 2010-11-10 パナソニック株式会社 半導体集積回路
JP4806250B2 (ja) * 2004-11-12 2011-11-02 台湾積體電路製造股▲ふん▼有限公司 多種動作電圧を有する集積回路分離用半導体構造
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
WO2006131986A1 (ja) 2005-06-10 2006-12-14 Fujitsu Limited 半導体装置、半導体システム、および半導体装置の製造方法
US20070029621A1 (en) * 2005-08-05 2007-02-08 Nec Electronics Corporation Semiconductor integrated circuit device
US8278719B2 (en) 2005-10-14 2012-10-02 Silicon Space Technology Corp. Radiation hardened isolation structures and fabrication methods
JP4890838B2 (ja) * 2005-11-17 2012-03-07 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法、及びレイアウト設計ツール
US7479418B2 (en) * 2006-01-11 2009-01-20 International Business Machines Corporation Methods of applying substrate bias to SOI CMOS circuits
WO2008012899A1 (fr) * 2006-07-27 2008-01-31 Fujitsu Limited Dispositif de circuit à semi-conducteurs, système de dispositif de circuit à semi-conducteurs et procédé de fabrication pour le dispositif de circuit à semi-conducteurs
JP2009283867A (ja) * 2008-05-26 2009-12-03 Toshiba Corp 半導体装置
TWI474305B (zh) * 2008-07-31 2015-02-21 Sitronix Technology Corp The polarity switching structure of point conversion system
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
JP2013511163A (ja) * 2009-11-17 2013-03-28 スボルタ，インコーポレーテッド 電子デバイス及びシステム、並びにその製造方法及び使用方法
JP2012114274A (ja) * 2010-11-25 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
US8765607B2 (en) * 2011-06-01 2014-07-01 Freescale Semiconductor, Inc. Active tiling placement for improved latch-up immunity
US10038058B2 (en) 2016-05-07 2018-07-31 Silicon Space Technology Corporation FinFET device structure and method for forming same
US9831134B1 (en) * 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
JP6776192B2 (ja) * 2017-06-28 2020-10-28 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5984572A (ja) 1982-11-08 1984-05-16 Nec Corp 半導体装置
JPH06216346A (ja) 1992-11-30 1994-08-05 Sony Corp 半導体装置
JP3406949B2 (ja) 1995-01-31 2003-05-19 キヤノン株式会社 半導体集積回路装置
JPH1022462A (ja) 1996-06-28 1998-01-23 Sharp Corp 半導体装置及びその製造方法
JPH10163342A (ja) 1996-12-04 1998-06-19 Sharp Corp 半導体装置
JPH10199968A (ja) * 1997-01-10 1998-07-31 Sony Corp 半導体装置及び半導体装置の素子間分離溝の形成方法
JP4253052B2 (ja) * 1997-04-08 2009-04-08 株式会社東芝 半導体装置
JP3097652B2 (ja) 1998-03-31 2000-10-10 日本電気株式会社 半導体集積回路装置の製造方法
JP4333932B2 (ja) 1998-06-30 2009-09-16 シャープ株式会社 半導体装置および半導体装置を製造する方法
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
JP2000294624A (ja) * 1999-04-05 2000-10-20 Mitsubishi Electric Corp 半導体装置及びその製造方法

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