KR930003557B1 - 전송게이트 - Google Patents

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KR930003557B1
KR930003557B1 KR1019890018368A KR890018368A KR930003557B1 KR 930003557 B1 KR930003557 B1 KR 930003557B1 KR 1019890018368 A KR1019890018368 A KR 1019890018368A KR 890018368 A KR890018368 A KR 890018368A KR 930003557 B1 KR930003557 B1 KR 930003557B1
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transistor
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가즈마사 안도
미키 사카이
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

전송게이트
제 1 도는 본 발명의 실시예에 따른 전송게이트를 구성하는 MOSFET중 P채널 MOSFET의 구조를 나타낸 단면도.
제 2 도는 본 발명의 실시예에 따른 전송게이트의 회로도.
제 3 도는 본 발명의 실시예에 따른 전송게이트의 변형례를 도시한 평면도.
제 4 도는 종래 기술에 따른 전송게이트의 회로도.
제 5 도는 종래 기술에 따른 전송게이트를 구성하는 MOSFET중 P채널 MOSFET의 구조를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 실리콘기판
12 : 제 1 단째의 트랜지스터의 N형 우물형상 영역
13 : 제 2 단째의 트랜지스터의 N형 우물형상 영역
14 : 제 1 단째의 트랜지스터의 P형 소오스영역
15 : 제 1 단째의 트랜지스터의 P형 드레인영역
16 : N형 서브영역
17 : 제 1 단째의 트랜지스터의 소오스단자
18 : 제 1 단째의 트랜지스터의 드레인단자
19 : 제 1 단째의 트랜지스터의 게이트전극
20 : 제 1 단째의 트랜지스터의 게이트단자
21 : 제 2 단째의 트랜지스터의 P형 소오스영역
22 : 제 2 단째의 트랜지스터의 P형 드레인영역
23 : N형 서브영역
24 : 제 2 단째의 트랜지스터의 소오스단자
25 : 제 2 단째의 트랜지스터의 드레인단자
26 : 제 2 단째의 트랜지스터의 게이트전극
27 : 제 2 단째의 트랜지스터의 게이트단자
28 : P+형 확산층 31,32 : P채널 MOSFET
34,35 : N채널 MOSFET 38 : 입력단자
40 : 출력단자 41 : P채널형 MOSFET
42 : N채널형 MOSFET 43 : 입력단자
44 : 출력단자 51 : P형 실리콘기판
52 : N형 우물형상 영역 53 : P형 소오스영역
54 : P형 드레인영역 55 : N형 서브영역
56 : 소오스단자 57 : 드레인단자
58 : 게이트전극 59 : 공핍층 캐패시터
[산업상의 이용분야]
본 발명은 전송게이트에 관한 것으로, 특히 MOC-IC의 아날로그 스위치로 사용되는 전송게이트에 관한 것이다.
[종래의 기술 및 그 문제점]
이하, 제 4 도 및 제 5 도를 참조하여 종래 기술에 따른 전송게이트에 대해 설명한다.
제 4 도는 종래의 전송게이트의 회로도로서, 이와 같은 전송게이트를 구성하는 P채널 MOSFET(41)와 N채널 MOSFET(42)의 게이트에는 서로 역위 상인 게이트신
Figure kpo00001
가 공급되고 있기 때문에 ø=VDD인 경우 어느 한쪽의 MOSFET는 반드시 ON상태로 된다. 이 경우, 상기 P채널 MOSFET(41)와 N채널 MOSFET(42)의 합성저항이 상당히 낮기 때문에 입력단자(43)에 인가되는 소정 전압을 VSS에서 VDD사이의 값으로 하면, 입력단자(43)에 인가된 전압과 거의 같은 값의 전압을 출력단자(44)로 전달할 수 있게 된다.
또한, 예컨대 게이트신호
Figure kpo00002
에 의해 P채널 MOSFET(41)와 N채널 MOSFET(42)의 양쪽이 OFF상태로 되어 있는 경우, P채널 MOSFET(41)와 N채널 MOSFET(42)의 합성저항은 외관상 무한대로 되어, 입력단자(43)에 인가된 전압은 출력단자(44)에 전달되지 않게 된다. 이러한 특징 때문에 전송게이트는 주로 MOS-IC의 아날로그 스위치로서 사용되고 있다.
제 5 도는 상기 전송게이트를 구성하는 2개의 MOSFET중 P채널 MOSFET(41)의 구조를 나타낸 단면도로서, P형 실리콘 반도체기판(51)내에 N형 우물형상 영역(52)이 형성되고, 이 N형 우물형상 영역(52)내에는 P형 소오스영역(53)과 드레인영역(54) 및 N형 서브영역(55)이 형성되어 있다. 이들중 P형 소오스영역(53)과 드레인영역(54)의 각 영역에 대해 제 4 도의 입력단자(43)에 접속되는 소오스단자(56) 및 출력단자(44)에 접속되는 드레인단자(57)가 접속되어 있다. 또, 상기 N형 서브영역(55)은 N형 우물형상 영역(52)에 대해 소정의 바이어스를 걸어주기 위한 N+형 영역이고, 상기 우물 형성 영역(52)의 상부에는 게이트 절연막(도시되지 않았음)을 매개로 게이트전극(58)이 형성되어 있다.
그러나, 상기와 같이 구성된 전송게이트에 따르면, P채널 MOSFET(41)와 N채널 MOSFET(42) 양쪽이 OFF 상태인 경우, 즉 전송게이트가 OFF상태인 경우에 입력단자(43)에 소정 전압(VSS~VDD) 보다 높은 전압이 인가되면, 예컨대 P채널형 MOSFET(41)에 있어서, 입력단자(43)로부터 제 5 도에 도시된 소오스단자(56)를 매개로 우물형상 영역(52) 사이에 순방향 바이어스가 걸려 기판의 전위치를 변화시킨다. 또, 상기 우물형상 영역(52)과 출력단자(57)사이에는 역방향 바이어스가 걸리게 되므로, 기판(51)과 출력단자(44) 사이에 공핍층(59)이 확장된다. 이 공핍층(59)은 주지된 바와 같이 고저항영역이므로 전류가 차단되어 흐르지 않게 되고, 그에 따라 캐패시터가 형성된 상태로 된다(이하, 이를 공핍층 캐패시터로 칭함). 이때, 전송게이트의 입력단자(43)에 교류신호 또는 노이즈가 도입되면, 상기 공핍층 캐패시터(59)가 커플링을 일으켜 드레인단자(57)를 매개로 출력단자(44)의 전위를 변화시킨다. 특히, 이와 같은 종류의 전송게이트는 MOS-IC의 아날로그 스위치에 사용되는데, 구체적으로 이 전송게이트를 복수개 병렬로 접속하여, 어떤 소정의 상태일 때에 그들중 어느 1개가 선택되어 ON상태로 되고, 다른 것은 OFF상태로 되는 방식으로 사용되고 있다. 따라서, OFF되어 있는 전송게이트에서는 그 출력단자에 약간의 전위 변화가 생겨도 그 전송게이트가 조립되어 있는 장치 전체에 중대한 영향을 미치게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명한 것으로, 전송게이트가 OFF상태일 때 정격범위밖의 높은 전압이 입력단자에 인가되고, 또한 교류신호나 노이즈가 입력단자에 입력된 경우에 그 입력단자의 전압변동이 출력단자에 전달되지 않도록 된 구조를 갖춘 전송게이트를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 소오스가 입력단자에 접속되면서 게이트에 제 1 제어신호가 공급되는 제 1 도전형의 제 1 MOS트랜지스터와, 소오스가 상기 제 1 MOS트랜지스터의 드레인에 접속되면서 드레인이 출력 단자에 접속됨과 더불에 게이트에 상기 제 1 제어신호가 공급되는 제 1 도전형의 제 2 MOS트랜지스터, 소오스가 상기 입력단자에 접속되면서 게이트에 상기 제 1 제어신호와 역상인 제 2 제어신호가 공급되는 제 2 도전형의 제 3 MOS트랜지스터 및, 소오스가 상기 제 3 MOS트랜지스터의 드레인에 접속되면서 드레인이 상기 출력단자에 접속됨과 더불어 게이트에 상기 제 2 제어신호가 공급되는 제 2 도전형의 제 4 MOS트랜지스터를 구비하여 구성되고, 상기 제1 내지 제 4 MOS트랜지스터가 다른 우물형상 영역에 형성되어 있는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 예컨대 2개의 직렬구성의 전송게이트의 전송게이트가 OFF상태일 때, 이 전송게이트의 입력단자에 소정전압, 예컨대 VSS~VDD의 범위보다 높은 전압이 인가된 경우, 입력단자의 전위가 변화하고, 이 전위에 따라 입력단자와 기판사이에 순방향 바이어스가 걸려 종래와 같이 제 1 단째의 트랜지스터의 기판전위를 변화시킨다. 또, 기판과 제 1 단째의 트랜지스터의 출력단자 사이에 역방향 바이어스가 걸리므로 공핍층 캐패시터가 형성된다. 이때, 전송게이트의 입력단자에 교류신호 또는 노이즈가 입력된면, 상기 공핍층 캐패시터가 커플링을 일으켜 제 1 단째의 트랜지스터의 출력단자의 전위를 변화시킨다. 그러나, 그 변화된 전위는 제 2 단째의 트랜지스터의 기판전위를 변화시킬 수 없을 정도로 감쇄되므로, 제 2 단째의 트랜지스터의 출력단자, 즉 전송게이트의 출력단자의 전위는 변화하지 않는다. 따라서, 전송게이트가 OFF상태인 경우, 입력단자에 어떤 소정 전압(VSS~VDD) 범위 밖의 높은 전압이 인가되고, 또한 교류신호나 노이즈가 입력되어도 입력단자의 전압변동이 출력단자에 전달되는 일은 없게 된다.
[실시예]
이하, 제 1 도 내지 제 3 도를 참조하여 본 발명의 실시예에 따른 전송게이트에 대해 상세히 설명한다.
제 1 도는 본 발명의 1실시예에 따른 전송게이트를 구성하는 MOSFET 중 P채널 MOSFET부분의 구조를 나타낸 단면도로서, P형 실리콘 반도체기판(11)내에는 이 기판(11)과 반대도전형이면서 서로 독립된 제1 N형 우물형상 영역(12) 및 제2 N형 우물형상 영역(13)이 형성되어 있다. 여기서, 상기 2개의 N형 우물형상 영역(12,13)의 간격으로 제 1 단째의 트랜지스터와 제 2 단째의 트랜지스터를 전기적으로 절연시키기에 충분한 간격이 필요하다.
먼저, 제 1 단째의 트랜지스터영역인 제1 N형 우물형상 영역(12)내에는 P형 소오스영역(14)과 드레인영역(15) 및 N형 서브영역(16)이 형성되어 있다. 이들 영역중 P형 소오스영역(14)과 드레인영역(15)에는 각 소오스단자(17) 및 드레인단자(18)가 접속되어 있다. 여기서, 상기 소오스단자(17)는 전송게이트의 입력단자에 접속된다. 또, 상기 N형 서브영역(16)은 N형 우물 형상 영역(12)에 대해 소정의 바이어스를 걸어 주기 위한 N+형 영역이고, 상기 N형 우물형상 영역(12)의 상부에는 게이트 절연막(도시되지 않았음)을 매개로 게이트전극(19)이 형성되어 있으며, 이 게이트전극(19)은 게이트단자(20)와 접속되어 있다.
다음에, 제 2 단째의 트랜지스터영역인 제2 N형 우물형상 영역(13)내에는 P형 소오스영역(21)과 드레인영역(22) 및 N형 서브영역(23)이 형성되어 있는데, 이들 영역중 P형 소오스영역(21)과 드레인영역(22)에는 각각 소오스단자(24) 및 드레인단자(25)가 접속되어 있다. 여기서, 상기 소오스단자(24)는 상기 제 1 단째의 트랜지스터영역의 드레인단자(18)에 접속되고, 드레인단자(25)는 전송게이트의 출력단자에 접속된다. 또한, 상기 N형 서브영역(23)은 N형 우물형상 영역(13)에 대해 소정의 바이어스를 걸어주기 위한 N+형 영역이고, 상기 N형 우물형상 영역(13)의 상부에는 게이트 절연막(도시되지 않았음)을 매개로 게이트전극(26)이 형성되어 있다. 이 게이트전극(26)은 게이트단자(27)에 접속되어 있고, 이 게이트단자(27)는 제 1 단째의 트랜지스터영역의 게이트단자(20)와 접속되어 있다.
상기 실시예에 따른 전송게이트의 P채널 MOSFET의 동작은 다음과 같이 수행된다.
전송게이트의 입력단자가 접속된 제 1 단째의 트랜지스터의 소오스단자(17)에 신호가 입력되어 제 1 단째의 트랜지스터의 드레인단자(18)에서 출력되며, 이 출력신호는 제 2 단째의 트랜지스터의 소오스단자(24)에 입력된다. 그리고, 제 2 단째의 트랜지스터를 매개하여 상기 전송게이트의 출력단자에 접속된 제 2 단째의 트랜지스터의 드레인단자(25)에서 출력된다.
상기와 같이 구성된 전송게이트에서는 그 전송게이트의 트랜지스터가 OFF되어 있을 때, 전송게이트의 입력단자에 접속되어 있는 제 1 단째의 트랜지스터의 소오스단자(17)에 돌발적인 전압변화등에 의해 소정 전압(VSS~VDD) 이상의 높은 전압이 인가된 경우, 상기 제 1 단째의 트랜지스터에서는 소오스단자(17)와 N형 우물형상 영역(12) 사이에 순방향바이어스가 걸려 N형 우물형상 영역(12)의 전위를 변화시킨다. 또, 이 N형 우물형상 영역(12)의 전위와 드레인단자(18) 사이에 역방향 바이어스가 걸리게 되므로, N형 우물형상 영역(12)과 드레인단자(18) 사이에는 공핍층 캐패시터가 형성된다. 이때, 전송게이트의 입력단자에 교류신호 또는 노이즈가 입력되면, 공핍층 캐패시터가 커플링을 일으켜 드레인단자(18)의 전위를 변화시킨다. 그리고, 이 전위변화는 제 2 단째의 트랜지스터의 소오스단자(24)에 전달되지만, 그 전위는 제 2 단째의 트랜지스터의 기판전위를 변화시킬 수 없을 정도로 감쇄되어 있으므로 제 2 단째의 트랜지스터의 기판전위는 변화되지 않는다. 이 때문에, 제 2 단째의 트랜지스터의 드레인단자(25)의 전위는 변화하지 않는다. 따라서, 전송게이트가 OFF되어 있을 때 입력단자에 소정 전압(VSS-VDD)의 범위밖의 높은 전압이 인가되고, 또한 교류신호나 노이즈가 입력된 경우에도 출력단자에 입력단자의 전압변동이 전달되지 않은 전송게이트를 구현할 수 있게 된다. 또, N채널형 트랜지스터(도시되지 않았음)에 있어서도 마찬가지로 2개의 전송게이트를 직렬로 접속시킴으로써 같은 작용을 얻게 되어 제 2 단째의 드레인단자에 전송게이트의 입력단자의 전압변화가 전달되지 않는 된다. 따라서, 입력단자에 소정 전압(VSS~VDD)을 초과한 전압이 인가되고, 또한 교류신호나 노이즈가 입력되어도, 입력단자의 전압변화가 출력단자에 전달되지 않는 신뢰성 높은 전송게이트를 얻을 수 있게 된다.
제 2 도는 본 발명의 실시예에 따른 전송게이트의 회로도로서, 먼저 P채널 MOSFET(31,32)가 직렬접속되고, 각각의 게이트는 노드(33)에서 1개로 결합되어 있다. 또, N채널형 MOSFET(34,35)도 마찬가지로 직렬 접속되고, 각각의 게이트는 노드(36)에서 1개로 결합되어 있다. 또, P채널 MOSFET(31)와 N채널 MOSFET(34)의 소오스는 노드(37)에서 1개로 결합되어 입력단자(38)에 접속되어 있고, 또 P채널 MOSFET(32)와 N채널 MOSFET(35)의 드레인은 노드(39)에서 1개로 결합되어 출력단자(40)에 접속되어 있다.
이와 같은 전송게이트의 동작은 다음과 같다.
전송게이트의 입력(38)에 높은 전압의 신호가 공급되고, N채널 MOSFET의 게이트신호(ø)가 논리레벨 “1”, P채널 MOSFET의 게이트신호
Figure kpo00003
가 논리레벨 “0”인 경우, P채널 MOSFET는 ON상태로 되고, N채널 MOSFET는 게이트·소오스간 전압이 작아지게 되어 OFF상태로 된다. 또, 전송게이트의 입력(38)에 낮은 전압의 신호가 공급되고, N채널 MOSFET의 게이트신호(ø)가 논리레벨 “1”, P채널 MOSFET의 게이트신호
Figure kpo00004
가 논리레벨 “0”인 경우, N채널 MOSFET는 ON상태로 되고, P채널 MOSFET는 게이트·소오스간 전압이 커지게 되어 OFF상태로 된다. 따라서, 어떠한 경우에도 입력(38)에 입력된 전압은 P채널 MOSFET와 N채널 MOSFET의 어느 한쪽에 의해 출력(40)으로 전송된다. 한편, N채널 MOSFET의 게이트신호(ø)가 논리레벨 “0”이면서 P채널 MOSFET의 게이트신호
Figure kpo00005
가 논리레벨 “1”인 경우에는 P채널 MOSFET와 N채널 MOSFET의 어느쪽이나 OFF 상태로 되어, 입력(38)에 입력된 전압은 출력(40)으로는 전송되지 않는다.
이러한 종류의 전송게이트는 종래와 같이 주로 MOS-IC의 아날로그 스위치에 사용되는 바, 이와 같은 전송게이트를 복수개 병렬로 접속하여 어느 소정의 상태일 때, 이들중 어느 1개가 선택되어 ON상태로 되고, 다른쪽은 OFF상태로 되는 것을 스위치동작에 사용한다.
다음에, 본 실시예의 변형례를 제 3 도를 참조하여 설명한다.
제 3 도는 상기 실시예의 전송게이트를 구성하는 MOSFET영역의 구조를 개량한 장치의 평면도로서, 제 1 도와 대응되는 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제 3 도에서, P형 실리콘 반도체기판(11)내에 이 기판(11)과는 반대도전형이면서 서로 독립된 제1 N형 우물형상 영역(12) 및 제2 우물형상 영역(13)이 형성되어 있다. 여기서, 제 1 단째의 트랜지스터영역인 제1 N형 우물형상 영역(12)내에는 P형 소오스영역(14)과 P형 드레인영역(15) 및 N형 서브영역(16)이 형성되어 있고, 이들 영역의 상부에는 게이트 절연막(도시하지 않았음)을 매개로 게이트전극(19)이 형성되어 있다.
한편, 제 2 단째의 트랜지스터영역인 제2 N형 우물형 영역(13)내에는 제 1 단째의 트랜지스터영역과, 같이 P형 소오스영역(21)과 드레인영역(22) 및 N형 서브영역(23)이 형성되어 있고, 이들 영역의 상부에는 게이트 절연막(도시되지 않았음)을 매개로 게이트전극(26)이 형성되어 있다. 여기서, 상기 실시예와 같이 제 1 단째의 트랜지스터영역의 드레인영역(15)과 제 2 단째의 트랜지스터영역의 소오스영역(21)은 각각 도시되지 않은 드레인단자와 소오스단자를 매개로 접속되어 있고, 게이트전극(19,26)도 게이트단자(도시되지 않았음)를 매개로 접속되어 있다. 더욱이, 본 변형례에서는 제 1 단째의 트랜지스터영역, 즉 N형 우물형상 영역(21)과 제 2 단째의 트랜지스터영역, 즉 N형 우물형상 영역(13) 사이의 기판(11)내에 이 기판(11)과 동일한 도전체형의 P+형 확산층(28)을 설치하고, 이곳에 예컨대 전압(VSS)을 인가함으로써 기판(11)을 바이어스하고 있다. 따라서, N형 우물형상 영역(12,13)과 기판(11)이 같은 전위로 됨으로써 리크전류를 발생 가능성이 감소된다. 또, 고농도 N+형 확산층을 P형 영역사이에 개재시킴으로써 상기 P형 영역간의 거리를 외관상 충분히 떨어뜨려 놓은 것처럼 되어, 제1,2단째의 트랜지스터간의 거리를 단축시킬 수 있게 된다. 따라서, 이러한 변형례를 장치에 적용함으로써 한층 미세한 고신뢰성 전송게이트를 구현할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 전송게이트가 OFF상태인 때에 이 전송게이트의 입력단자에 정격전압 이상의 높은 전압이 인가되고, 또한 교류신호 또는 노이즈가 입력된 경우에도 입력단자의 전압변동이 출력단자에 전달되지 않게 됨에 따라 신뢰성이 높은 전송게이트를 제공할 수 있게 된다. 특히, 이와 같은 종류의 전송게이트는 아날로그 스위치에 매우 적합한 바, 오동작의 가능성이 극히 적은 고신뢰성의 전송게이트를 제공할 수 있게 된다.

Claims (1)

  1. 소오스가 입력단자(38)에 접속되면서 게이트에 제 1 제어신호
    Figure kpo00006
    가 공급되는 제 1 도전형의 제 1 MOS트랜지스터(31)와, 소오스가 상기 제 1 MOS트랜지스터(31)의 드레인에 접속되면서 드레인이 출력단자(40)에 접속됨과 더불어 게이트에 상기 제 1 제어신호
    Figure kpo00007
    가 공급되는 제 1 도 전형의 제 2 MOS트랜지스터(32), 소오스가 상기 입력단자(38)에 접속되면서 게이트에 상기 제 1 제어신호
    Figure kpo00008
    와 역상인 제 2 제어신호(ø)가 공급되는 제 2 도전형의 제 3 MOS트랜지스터(34) 및, 소오스가 상기 제 3 MOS트랜지스터(34)의 드레인에 접속되면서 드레인이 상기 출력단자(40)에 접속됨과 더불어 게이트에 상기 제 2 제어신호(ø)가 공급되는 제 2 도전형의 제 4 MOS트랜지스터(35)를 구비하여 구성되고, 상기 제1 내지 제4 MOS트랜지스터(31,32,34,45)가 다른 우물형상 영역에 형성되어 있는 것을 특징으로 하는 전송게이트.
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