JP3857462B2 - 交流スイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、交流回路に用いられる交流用スイッチ素子及び交流スイッチ回路に関するものであり、特に小型家電機器のインバータ用の交流回路に使用されるものである。
【0002】
【従来の技術】
近年、小型家電機器ではインバータ化が進行している。このインバータ化の中で、DCブラシレス型に対し、安価で信頼性の高いシステムを提供する手段として、交流(AC)を高速でスイッチングする以下のような交流スイッチ回路が用いられている。
【0003】
図14は、前記交流スイッチ回路の基本的な構成を示す回路図である。交流電源A101から流れる電流は、スイッチSW101がオンしたとき負荷L101に流れ、スイッチSW101がオフしたとき遮断される。しかし、このような回路の場合、実際には図15に示すように、スイッチSW101がオフしたときに回生電流を流すためのスイッチSW102が設けられる。さらに、スイッチSW101−SW102間の貫通を防ぐためにデッドタイムをもうけるが、このことにより発生するサージを吸収するための双方向ツェナーダイオードZ101、Z102、また交流電源A101のインピーダンスにより発生するサージを吸収するためのコンデンサC101が必要になる。
【0004】
さらに、コスト面や電力ロスの面で有力な手段は、図16に示すように、双方向に電流を流せる交流スイッチ回路を構成することである。この回路では、図15に示した回路において、前記スイッチSW101、SW102に、双方向に電流を流すことが可能な交流用スイッチ素子AS101、AS102が用いられている。この交流用スイッチ素子AS101、AS102は、いずれも2つのMOS形電界効果トランジスタ(以下MOSFET)TR101、TR102を直列に接続したものである。
【0005】
【発明が解決しようとする課題】
しかしながら、図16に示した交流用スイッチ素子では、MOSFETを直列に2つ接続しているため、MOSFET(素子)の数が増加し、さらに配線抵抗が大きくなってしまう。したがって、従来の交流スイッチ回路では、素子オン抵抗に余裕のあるMOSFETを多数準備しなければならず、低価格化が阻害されてしまうという問題がある。
【0006】
また、前記TR101、TR102のゲート駆動回路についてはソース電圧が異なるため、図17に示すように、フローティングの電源をそれぞれ用意しなければならず、トランスを用いて電源を分離しなければならないなど、回路が複雑になる。そこで、一般に、図18に示すようなブートストラップ電源Vbs、制御信号発生回路101、レベルシフト回路102、ドライブ回路103、104、ダイオードD101、D102、コンデンサC101、C102などから構成される回路を用いるのが安価な方法として知られている。しかし、交流用スイッチ素子の場合は、両端の電位が固定されないため適用が困難である。
【0007】
そこでこの発明は、前記課題に鑑みてなされたものであり、素子数を削減した簡素な構成で低価格の交流用スイッチ素子を提供すること、及びこの交流用スイッチ素子のゲート駆動を良好に行うことができる交流スイッチ回路を提供することを目的とする。
【0008】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る交流用スイッチ素子は、第1導電形の半導体基板上に形成された前記第1導電形と反対の第2導電形の第1半導体領域と、前記第1半導体領域内に分離されて形成された前記第1導電形の第2、第3半導体領域と、前記第2半導体領域内に分離されて形成された前記第2導電形の第4、第5半導体領域と、前記第3半導体領域内に分離されて形成された前記第2導電形の第6、第7半導体領域と、前記第4、第5半導体領域と前記第6、第7半導体領域との間の前記第2半導体領域上部に形成された第1チャネル領域と、前記第4、第5半導体領域と前記第6、第7半導体領域との間の前記第3半導体領域上部に形成された第2チャネル領域と、前記第1チャネル領域上に形成された第1制御電極と、前記第2チャネル領域上に形成された第2制御電極とを具備することを特徴とする。
【0009】
また、この発明に係る交流スイッチ回路は、電流検出用端子付のMOS形トランジスタを有する双方向に導通可能なスイッチ素子と、前記電流検出用端子に流れる電流を検出する検出手段と、前記検出手段により検出した電流値に応じて前記MOS形トランジスタのゲートへの印加電圧を制御する制御手段とを具備することを特徴とする。
【0010】
また、この発明に係る交流スイッチ回路は、MOS形トランジスタを有する双方向に導通可能なスイッチ素子と、前記MOS形トランジスタのゲートの駆動電圧を制御する制御手段と、前記制御手段へ前記駆動電圧を供給するコンデンサと、前記スイッチ素子が接続された交流電源と、前記交流電源の変化する最低電位を基準にして前記コンデンサを昇圧するブートストラップ回路とを具備することを特徴とする。
【0011】
また、この発明に係る交流スイッチ回路は、MOS形トランジスタを有する双方向に導通可能なスイッチ素子と、前記MOS形トランジスタのゲートの駆動電圧を制御する制御手段と、前記制御手段へ前記駆動電圧を供給するコンデンサと、前記スイッチ素子が接続された交流電源と、前記交流電源の変化する最低電位を検出する検出手段と、前記検出手段より前記最低電位を受け取り、前記最低電位を基準にして前記コンデンサを昇圧するブートストラップ回路とを具備することを特徴とする。
【0012】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。まず、交流用スイッチ素子(双方向スイッチ素子)について説明し、以下この素子を駆動するドライブ回路を含む交流スイッチ回路について説明する。
【0013】
図1は、この発明の第1の実施の形態の交流用スイッチ素子の構造を示す断面図である。図2は、前記交流用スイッチ素子の回路図である。
【0014】
図1に示すように、p形半導体基板10上にはドレインであるn形の低濃度領域(以下n−領域)11が形成され、このn−領域11内には2つのp形領域12A、12Bが形成されている。さらに、この2つのp形領域12A、12B内にはソースであるn形の高濃度領域(以下n+領域)13A、13Bがそれぞれ形成されている。
【0015】
前記n+領域13Aとn+領域13B間のp形領域12A上部、及び前記n+領域13Aとn+領域13B間のp形領域12B上部はチャネル領域である。これらチャネル領域上には、それぞれゲート絶縁膜を介してゲート電極16A、16Bが形成され、さらにゲート電極16A、16Bにはゲート端子GA、GBが接続される。前記n+領域13A及びp形領域12Aにはソース端子SAが接続され、前記n+領域13B及びp形領域12Bにはソース端子SBが接続される。
【0016】
前述した構造を有する交流用スイッチ素子では、ドレインであるn−領域を共有したDMOS(Double-Diffused MOSFET)形のnチャネルMOSFETが2つ組み合わされて1つの素子が構成されている。MOSFETにラテラル構造を用いることで2つのMOSFETの一体化(モノリシック化)が可能となり、さらに2つのMOSFETのソース、ドレインを対称に配置することでドレインを共有化している。図面上、左側のスイッチ素子をSWA、右側のスイッチ素子をSWBとする。
【0017】
このような交流用スイッチ素子を構成する2つのスイッチ素子SWA、SWBでは、ゲート端子GAとソースSAの間、及びゲート端子GBとソースSBの間に正バイアスを加えることにより、チャネル領域のp領域が反転して反転層(チャネル)が形成され、一方のスイッチ素子から他方のスイッチ素子へ電流が流れる。2つのスイッチ素子SWA、SWBがオンするようにゲートGAとソースSAの間、及びゲートGBとソースSBの間がバイアスされれば、どちら側から電圧を印加しても電流が流れる。一方、2つのスイッチ素子SWA、SWBがオフの状態では、互いの寄生ダイオードのカソード同士が接続されているため、電流が流れる経路はない。
【0018】
次に、図1に示した交流用スイッチ素子のドライブ回路について説明する。
【0019】
図3、図4は、前記交流用スイッチ素子のドライブ回路を考察するための回路図である。
【0020】
図3に示すように、ゲート端子GAとソースSAの間、及びゲート端子GBとソースSBの間に電源Eにより正バイアスを加えると、スイッチ素子SWA、SWBがオンして交流電源ACから負荷20に電流が流れる。
【0021】
今、図3に示す回路において、スイッチ素子SWAのゲートへの正バイアスを止めて図4に示すような状態にした場合を考えてみる。この場合、バイアスを停止した方のスイッチ素子SWAは、図4に示すように、p領域がIGBTのコレクタと同様の動きをする。このため、SWA及びSWBからなる交流用スイッチ素子はIGBTとして動作する。しかし、交流ラインのスイッチとして用いるためには、図1に示す素子は電流の向きに応じて、片方のスイッチ素子のゲート−ソース間バイアスをオン、オフしなければならない。
【0022】
そこで、電流の向きを検出する機能を備えたドライブ回路を形成する必要がある。図5は、電流検出機能を備えた交流用スイッチ素子のドライブ回路の構成を示す回路図である。図6は図5に用いた交流用スイッチ素子の構造を示す斜視図であり、図7は前記交流用スイッチ素子の回路図である。なお、図6ではp形領域12A、12Bとn+領域13A、13Bのみを示す。
【0023】
図6、図7に示すように、この交流用スイッチ素子は、図1に示す素子において、ソース領域であるn+領域13A、13Bの一部を切り離し、その切り離した領域を電流を検出するセンス領域SE1としたものである。残りのソース領域はMA1にて示してある。センス領域SE1にはセンス端子SEA、SEBがそれぞれ接続され、ソース領域MA1にはメイン端子MNA、MNBが接続されている。図6、図7に示す交流用スイッチ素子は、このように構成された電流センス付きMOSFETである。その他の構造は、図1に示す素子と同様である。
【0024】
図6、図7に示す交流用スイッチ素子では、パターン上におけるセンス領域SE1とソース領域MA1の面積比により電流が分流される。例えば、センス領域SE1とソース領域MA1がN:1の面積比の場合、電流もN:1の比で流れることになる。
【0025】
次に、図5に示すドライブ回路について説明する。図5に示すように、A端子は、交流用スイッチ素子S1におけるスイッチ素子SWAのメイン端子MNAに接続されるとともに、抵抗R1を介して前記スイッチ素子SWAのセンス端子SEAに、電源E1を介してオペアンプOP1の負端子にぞれぞれ接続される。前記抵抗R1とセンス端子SEAの接続点は、オペアンプOP1の正端子に接続され、このオペアンプOP1の出力端子はAND回路AD1の第1端子に接続される。
【0026】
また、B端子は、スイッチ素子SWBのメイン端子MNBに接続されるとともに、抵抗R2を介して前記スイッチ素子SWBのセンス端子SEBに、また電源E2を介してオペアンプOP2の負端子にぞれぞれ接続される。前記抵抗R2とセンス端子SEBの接続点は、オペアンプOP2の正端子に接続され、このオペアンプOP2の出力端子はAND回路AD2の第1端子に接続される。さらに、前記AND回路AD1、AD2の第2端子同士が接続されている。
【0027】
このように構成されたドライブ回路は、電流の向きとその電流値を電流センス付きMOSFETのセンス端子SEA、SEBで検出し、検出した電流値が設定値を超えるとそのMOSFETのゲートをオフする回路である。B端子を正電圧に、A端子を負電圧に設定すれば、電流が流れ込む側のスイッチ素子SWBについては、ゲートがオフされる。そして、以降電流の向きが反転するまで、IGBTのコレクタとして動作する。交流の波形が反転し、電流の向きが逆転すると、もう一度、スイッチ素子SWBのゲートがバイアスされ、MOSFETとして動作する。
【0028】
また、図5に示したドライブ回路を、図16に示した交流スイッチ回路に適用すると、図8に示すようになる。
【0029】
図8に示す交流スイッチ回路は、交流電源ACと負荷20とを接続する電源ラインに対して、交流用スイッチ素子S1を含む前記ドライブ回路を直列に接続し、交流用スイッチ素子S2を含む前記ドライブ回路を負荷20に対して並列に接続して、図に示すように構成したものである。交流用スイッチ素子S1のゲートに接続されたAND回路AD1、AD2の第2端子同士は接続され、この接続点にはレベルシフト回路21の出力部が接続される。同様に、交流用スイッチ素子S2のゲートに接続されたAND回路AD3、AD4の第2端子同士は接続され、この接続点にはレベルシフト回路21の出力部が接続される。さらに、このレベルシフト回路21には、制御信号発生回路22が接続されている。
【0030】
この第1の実施に形態を用いれば、電流の向きに応じていずれか片方のスイッチ素子をオフしてIGBTを形成することができ、複雑な回路と単体IGBTを組み合わせることなく、交流を切り換えるスイッチを形成することができる。また、電流値によりMOSFETとIGBTとを自在に切り換えられるので、残り電圧が大きくなる大電流領域では、IGBTとして低いVceを実現でき、IGBT特有のダイオードVF分のロスが問題となる低電流(残り電圧の低い)領域ではMOSFETとして動作するように設定できる。これにより、単体のIGBTを用いるよりも、さらに低い電力ロスのスイッチを実現できる。
【0031】
次に、この発明の第2の実施の形態の交流スイッチ回路について説明する。
【0032】
図9は、この発明の第2の実施の形態の交流スイッチ回路の構成を示す回路図である。
【0033】
図9に示すように、ブートストラップ電源Vbsの正電圧側は、ダイオードDI1を介してドライブ回路DR1の第1端子T1に接続される。同様に、ブートストラップ電源Vbsの正電圧側は、ダイオードDI2を介してドライブ回路DR2の第1端子T1に、またダイオードDI3を介してドライブ回路DR3の第1端子T1にそれぞれ接続される。ダイオードDI1のカソードは、コンデンサC1を介してドライブ回路DR1の第2端子T2とスイッチ素子SWDのソースに接続される。同様に、ダイオードDI2のカソードは、コンデンサC2を介してドライブ回路DR2の第2端子T2とスイッチ素子SWBのソースに接続される。ダイオードDI3のカソードは、コンデンサC3を介してドライブ回路DR3の第2端子T2とスイッチ素子SWA、SWCのソース、及び負荷20の一端にそれぞれ接続される。
【0034】
また、レベルシフト回路21には、ブートストラップ電源Vbsの正電圧側及び基準電圧(GND)、さらに制御信号発生回路22の出力部がそれぞれ接続される。前記制御信号発生回路22には、基準電圧(GND)が接続される。また、レベルシフト回路21の出力部は、前記ドライブ回路DR1、DR2、DR3の第3端子T3にそれぞれ接続される。そして、ドライブ回路DR1の出力端子T4は、インバータIV1を介してスイッチ素子SWDのゲートに接続される。ドライバ回路DR2の出力端子T4はスイッチ素子SWBのゲートに接続される。さらに、ドライバ回路DR3の出力端子T4は、スイッチ素子SWAのゲートに接続されるとともに、インバータIV2を介してスイッチ素子SWCのゲートに接続される。さらに、スイッチ素子SWAとSWBのドレイン同士、またスイッチ素子SWCとSWDのドレイン同士が接続される。
【0035】
また、交流電源ACの一方の端子23には、スイッチ素子SWEのドレイン、ダイオードDI4のカソード、及びスイッチ素子SWBのソースがそれぞれ接続される。交流電源ACの他方の端子24には、スイッチ素子SWFのドレイン、ダイオードDI5のカソード、スイッチ素子SWDのソース、及び負荷20の他端がそれぞれ接続される。
【0036】
さらに、ブートストラップ電源Vbsの正電圧側は、抵抗R3を介してスイッチ素子SWEのゲートとダイオードDI5のアノードに接続される。さらに、前記正電圧側は、抵抗R4を介してスイッチ素子SWFのゲートとダイオードDI4のアノードに接続される。スイッチ素子SWEとSWFのソース同士は接続され、この接続点には基準電圧が接続される。
【0037】
また、図10は、前記レベルシフト回路21の構成の一例を示す回路図である。レベルシフト回路21は、基準電圧(GND)を基準に、制御信号発生回路22から入力される制御信号をドライブ回路DR1〜DR3にそれぞれ供給する。ブートストラップ電源Vbsから出力される信号Vbsは、抵抗R5を介してNAND回路ND1の第1端子とnチャネルMOSトランジスタ(以下nMOSトランジスタ)TR1のドレインに入力される。さらに、信号Vbsは、抵抗R6を介してNAND回路ND2の第1端子とnMOSトランジスタTR2のドレインに入力される。これらnMOSトランジスタTR1、TR2のソースにはGNDが供給される。
【0038】
また、NAND回路ND1の出力信号はNAND回路ND2の第2端子に入力される。NAND回路ND2の出力信号は、ドライブ回路DR1〜DR3にそれぞれ出力されるとともに、NAND回路ND1の第2端子に入力される。さらに、制御信号発生回路22から出力される制御信号がインバータIV3を介してnMOSトランジスタTR1のゲートに入力され、さらに前記制御信号がnMOSトランジスタTR2のゲートに入力される。
【0039】
このように構成されたレベルシフト回路では、オン、オフのそれぞれを受け持つソース接地の高耐圧FET(TR1、TR2)が接続されており、入力される制御信号はFETのgmにより電流に変換され、受け側の抵抗R5、R6によりブートストラップ電源Vbsを基準にした信号に変換される。そして、制御信号発生回路22から出力される制御信号が“H”のとき、NAND回路ND2からドライブ回路DR1〜DR3にレベル変換された信号が出力される。一方、制御信号が“L”のとき、NAND回路ND2からドライブ回路DR1〜DR3に基準電圧が出力される。
【0040】
また、ドライブ回路DR1〜DR3は、例えば図11に示すように、2つのnMOSトランジスタTR3、TR4が接続された回路により構成される。レベルシフト回路21から“H”が入力されると、nMOSトランジスタTR3がオンし、pMOSトランジスタTR4がオフして、Vbsがスイッチ素子に出力される。一方、レベルシフト回路21から“L”が入力されると、nMOSトランジスタTR4がオンし、pMOSトランジスタTR3がオフして、基準電圧がスイッチ素子に出力される。
【0041】
以上のように構成された図9に示す交流スイッチ回路の動作は次にようになる。
【0042】
図9に示した2つの交流用スイッチ素子(双方向スイッチ素子)S1、S2は、それぞれドレイン同士が接続されたスイッチ素子SWAとSWB、スイッチ素子SWCとSWDからなる。スイッチ素子SWA〜SWDの各ゲートは、ブートストラップにより充電されたコンデンサC1〜C3の電位でドライブ回路を介してバイアスされる。
【0043】
2つのスイッチS1、S2の接点になるスイッチ素子SWA、SWCは、ソース同士が接続されており基準が同じであるため、同一の電源で駆動される。また、スイッチ素子SWB、SWDについては各々単独での電源が必要になり、合計で3回路のブートストラップ電源があればよい。ただし、交流電源が交互に変化するため、ブートストラップを構成するためには、常に最低電位を基準に昇圧してやる必要がある。
【0044】
図9中に25にて示す回路は、これを解決するための回路である。スイッチ素子SWE、SWFは、スイッチ素子SWA〜SWDにフローティング電源を供給するためのブートストラップ回路の電源の接地側を、交流最低電位に追従させるためのものである。よって、スイッチ素子SWE、SWFは、端子23、端子24のうち、常に低い方の電圧に前記接地側を追従させるように働く。今、仮に端子23の電位が端子24の電位より高いとすると、スイッチ素子SWFでは、ブートストラップ電源VbsのGNDがスイッチ素子SWFの寄生ダイオードDfによりすでに端子24の電位に引かれている。これにより、スイッチ素子SWE、SWFのソースの接点電位は、端子24の電位V24にDfの電圧降下分VFを加えたV24+VFになっている。一方、スイッチ素子SWEのゲートはダイオードDI5により同電位のV24+VFになる。したがって、スイッチ素子SWEはオンせずに、スイッチ素子SWFがオンし、ブートストラップ電源VbsのGNDはSWFを構成するMOSFETのオン抵抗を介して端子24の電源ラインに接続される。これにより、コンデンサC1が充電される。
【0045】
一方、端子24の電位が端子23の電位より高いときも、同様にスイッチ素子SWEでは、ブートストラップ電源VbsのGNDがスイッチ素子SWEの寄生ダイオードDeによりすでに端子23の電位に引かれている。これにより、スイッチ素子SWE、SWFのソースの接点電位は、端子23の電位V23にDeの電圧降下分VEを加えたV23+VEになっている。一方、スイッチ素子SWFのゲートはDI4により同電位のV23+VEになる。したがって、スイッチ素子SWFはオンせずに、スイッチ素子SWEがオンし、ブートストラップ電源VbsのGNDはSWEを構成するMOSFETのオン抵抗を介して端子23の電源ラインに接続される。これにより、コンデンサC2が充電される。
【0046】
コンデンサC3の負極側は、スイッチ素子SWBまたはSWDがオンし、かつソース側が最低電位であるとき、スイッチ素子SWAまたはSWCの寄生ダイオードDa、Dcを介して最低電位になっている端子23または端子24の電源ラインに接続される。これにより、コンデンサC3が充電される。
【0047】
前記コンデンサC1〜C3が充電された後は、ブートストラップ電源としてVbsの電圧を発生するため、スイッチ素子SWA〜SWDのゲート制御は、交流電源と無関係になり、ドライブ回路DR1〜DR3から出力されるスイッチングパルスで行われる。このとき、コンデンサC1〜C3が充電されるタイミングは、図12に示すようになる。図12中の符号は、図9に示す回路図における端子またはラインを示す。
【0048】
また、前述した交流スイッチ回路に用いる交流用スイッチ素子(双方向スイッチ素子)には、図13に示すようなSOI(Silicon on Insulator)構造を有する素子を用いてもよい。図13は、交流用スイッチ素子SWA、SWB(及びSWC、SWD)の構造を示す模式的な断面図である。
【0049】
図13に示すように、p形半導体基板10上には絶縁膜、例えばシリコン酸化膜(SiO2)17が形成され、このシリコン酸化膜17内にはドレインであるn形の低濃度領域(以下n−領域)11が形成されている。このn−領域11内には2つのp形領域12A、12Bが形成されている。さらに、この2つのp形領域12A、12B内にはソースであるn形の高濃度領域(以下n+領域)13A、13Bがそれぞれ形成されている。
【0050】
前記n+領域13Aとn+領域13B間のp形領域12A上部、及び前記n+領域13Aとn+領域13B間のp形領域12B上部はチャネル領域である。これらチャネル領域上には、それぞれゲート絶縁膜を介してゲート電極16A、16Bが形成されている。さらに、ゲート電極16A、16Bにはゲート端子GA、GBが接続され、前記n+領域13A及びp形領域12Aにはソース端子SA、前記n+領域13B及びp形領域12Bにはソース端子SBがそれぞれ接続される。
【0051】
前述した構造を有する交流用スイッチ素子では、ドレインであるn−領域を共有したDMOS(Double-Diffused MOSFET)形のnチャネルMOSFETが2つ組み合わされて1つの素子が構成されている。MOSFETにラテラル構造を用いることで2つのMOSFETの一体化(モノリシック化)が可能となり、さらに2つのMOSFETのソース、ドレインを対称に配置することでドレインを共有化している。
【0052】
このような交流用スイッチ素子を構成する2つのMOSFETでは、ゲート端子GAとソースSAの間、及びゲート端子GBとソースSBの間に正バイアスを加えることにより、チャネル領域のp領域が反転して反転層(チャネル)が形成され、一方のMOSFETから他方のMOSFETへ電流が流れる。2つのMOSFETがオンするようにゲートGAとソースSAの間、及びゲートGBとソースSBの間がバイアスされれば、どちら側から電圧を印加しても電流が流れる。一方、2つのMOSFETがオフの状態では、互いの寄生ダイオードのカソード同士が接続されているため、電流が流れる経路はない。以上により、誘電体分離を用いた集積回路上に交流用スイッチ素子を形成できる。
【0053】
このようなSOI構造を有する交流用スイッチ素子によれば、誘電体分離の集積回路を応用し安価で高速なスイッチングが可能な双方向スイッチ素子を実現できる。また、ディスクリート回路ではノイズによる誤動作が懸念されるが、この実施の形態のようにモノシリック化することにより、スイッチング時などに発生するノイズに誤動作することなく、安定した動作が可能になる。
【0054】
以上説明したようにこの第2の実施の形態によれば、交流電源で動作するフローティング電源を安価で得られ、半導体素子で構成される双方向スイッチ素子のゲート駆動を交流回路の中で良好に行うことができる。
【0055】
【発明の効果】
以上述べたようにこの発明によれば、素子数を削減した簡素な構成で低価格の交流用スイッチ素子を提供すること、及びこの交流用スイッチ素子のゲート駆動を良好に行うことができる交流スイッチ回路を提供することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の交流用スイッチ素子の構造を示す断面図である。
【図2】この発明の第1の実施の形態の交流用スイッチ素子の回路図である。
【図3】前記交流用スイッチ素子のドライブ回路を考察するための回路図である。
【図4】前記交流用スイッチ素子のドライブ回路を考察するための他の回路図である。
【図5】電流検出機能を備えた交流用スイッチ素子のドライブ回路の構成を示す回路図である。
【図6】前記交流用スイッチ素子の構造を示す斜視図である。
【図7】前記交流用スイッチ素子の回路図である。
【図8】図5に示したドライブ回路を交流スイッチ回路に適用した場合の回路図である。
【図9】この発明の第2の実施の形態の交流スイッチ回路の構成を示す回路図である。
【図10】前記交流スイッチ回路におけるレベルシフト回路の一構成例を示す回路図である。
【図11】前記交流スイッチ回路におけるドライブ回路の一構成例を示す回路図である。
【図12】前記交流スイッチ回路におけるコンデンサ充電時のタイミングチャートである。
【図13】SOI構造を有する交流用スイッチ素子の構造を示す断面図である。
【図14】交流スイッチ回路の基本的な構成を示す回路図である。
【図15】従来の交流スイッチ回路の一構成例を示す回路図である。
【図16】従来の交流スイッチ回路の別の構成例を示す回路図である。
【図17】前記交流スイッチ回路における交流用スイッチ素子のゲートバイアス用のフローティング電源を示す回路図である。
【図18】前記交流用スイッチ素子のゲートバイアス用のフローティング電源をブートストラップ法で実現した回路図である。
【符号の説明】
10…p形半導体基板
11…n形の低濃度領域(以下n−領域)
12A、12B…p形領域
13A、13B…n形の高濃度領域(以下n+領域)
16A、16B…ゲート電極
20…負荷
21…レベルシフト回路
22…制御信号発生回路
AC…交流電源
AD1、AD2、AD3、AD4…AND回路
E、E1、E2…電源
GA、GB…ゲート端子
MA1…ソース領域
MNA、MNB…メイン端子
OP1、OP2…オペアンプ
R1、R2…抵抗
S1、S2…交流用スイッチ素子
SA、SB…ソース端子
SE1…センス領域
SEA、SEB…センス端子
SWA、SWB…スイッチ素子
Claims (4)
- 第1導電形の半導体基板上に形成された前記第1導電形と反対の第2導電形の第1半導体領域と、
前記第1半導体領域内に分離されて形成された前記第1導電形の第2、第3半導体領域と、
前記第2半導体領域内に分離されて形成された前記第2導電形の第4、第5半導体領域と、
前記第4の半導体領域及び第5の半導体領域のいずれか一方に流れる電流を検出する第1検出手段と、
前記第3半導体領域内に分離されて形成された前記第2導電形の第6、第7半導体領域と、
前記第6の半導体領域及び第7の半導体領域のいずれか一方に流れる電流を検出する第2検出手段と、
前記第4、第5半導体領域と前記第6、第7半導体領域との間の前記第2半導体領域上部に形成された第1チャネル領域と、
前記第4、第5半導体領域と前記第6、第7半導体領域との間の前記第3半導体領域上部に形成された第2チャネル領域と、
前記第1チャネル領域上に絶縁膜を介して形成された第1制御電極と、
前記第2チャネル領域上に絶縁膜を介して形成された第2制御電極と、
前記第1、第2検出手段により検出した検出結果に応じて前記第1、第2制御電極への印加電圧を制御する制御手段と、
を具備することを特徴とする交流スイッチ回路。 - 前記第4の半導体領域及び第5の半導体領域のいずれか一方、かつ前記第6の半導体領域及び第7の半導体領域のいずれか一方は、電流を検出する領域であることを特徴とする請求項1に記載の交流スイッチ回路。
- 前記半導体基板と前記第1の半導体領域との間には、絶縁膜が形成されていることを特徴とする請求項1または2に記載の交流スイッチ回路。
- 前記第1、第2検出手段は演算増幅器であり、前記制御手段はANDゲート回路であることを特徴とする請求項1乃至3のいずれか1つに記載の交流スイッチ回路。
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