JPH0481892B2 - - Google Patents
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- JPH0481892B2 JPH0481892B2 JP62051873A JP5187387A JPH0481892B2 JP H0481892 B2 JPH0481892 B2 JP H0481892B2 JP 62051873 A JP62051873 A JP 62051873A JP 5187387 A JP5187387 A JP 5187387A JP H0481892 B2 JPH0481892 B2 JP H0481892B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
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- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ソースと基準電位との間にある負荷
を備えたMOSFETの制御のために、 (a) 第1のMOSFETのドレインが端子に接続さ
れ、 (b) 前記端子は運転電圧源の一方の極に接続さ
れ、 (c) 第1のMOSFETのゲートと基準電位との間
にスイツチが接続され、 (d) 第1のMOSFETのゲート導線中に2つのダ
イオードの直列回路が挿入され、 (e) その直列回路の中間接続点はコンデンサの一
端に接続され、 (f) そのコンデンサの他端はクロツクされる直流
電圧が印加可能な第1の入力端子と接続されて
いる MOSFETの制御回路装置に関する。
を備えたMOSFETの制御のために、 (a) 第1のMOSFETのドレインが端子に接続さ
れ、 (b) 前記端子は運転電圧源の一方の極に接続さ
れ、 (c) 第1のMOSFETのゲートと基準電位との間
にスイツチが接続され、 (d) 第1のMOSFETのゲート導線中に2つのダ
イオードの直列回路が挿入され、 (e) その直列回路の中間接続点はコンデンサの一
端に接続され、 (f) そのコンデンサの他端はクロツクされる直流
電圧が印加可能な第1の入力端子と接続されて
いる MOSFETの制御回路装置に関する。
かかる回路装置は、例えば刊行物「シーメン
ス・コンポーネンツ(Siemens Components)」
22(1984)、第4号、頁169ffに記載されている。
それは、ソース側負荷を備えたMOSFET(ソー
スホロワ)のソース電位が導通時に変化すること
に基いている。MOSFETを導通状態に保つべき
場合には、ゲート電位は絶えず少なくとも動作電
圧だけソース電位よりも高くなければならない。
したがつて、MOSFETの完全な導通状態では、
ゲート電位は少なくとも動作電圧だけドレイン電
位の上になければならない。公知の回路は、ドレ
イン・ソース電圧源よりも高い電圧(運転電圧)
が得られない場合にも、ソースホロワを確実に導
通状態に保つことを可能にする。その場合には、
この回路は倍電圧回路を使用する。この倍電圧回
路ではコンデンサがダイオードの1つを介して運
転電圧に充電される。付加的にコンデンサには運
転電圧よりも大きい電圧までコンデンサを充電す
るタクトされる直流電圧が供給される。コンデン
サは第2のダイオードを介してMOSFETのゲー
ト・ソース間静電容量へ放電し、そのMOSFET
を導通状態に制御する。
ス・コンポーネンツ(Siemens Components)」
22(1984)、第4号、頁169ffに記載されている。
それは、ソース側負荷を備えたMOSFET(ソー
スホロワ)のソース電位が導通時に変化すること
に基いている。MOSFETを導通状態に保つべき
場合には、ゲート電位は絶えず少なくとも動作電
圧だけソース電位よりも高くなければならない。
したがつて、MOSFETの完全な導通状態では、
ゲート電位は少なくとも動作電圧だけドレイン電
位の上になければならない。公知の回路は、ドレ
イン・ソース電圧源よりも高い電圧(運転電圧)
が得られない場合にも、ソースホロワを確実に導
通状態に保つことを可能にする。その場合には、
この回路は倍電圧回路を使用する。この倍電圧回
路ではコンデンサがダイオードの1つを介して運
転電圧に充電される。付加的にコンデンサには運
転電圧よりも大きい電圧までコンデンサを充電す
るタクトされる直流電圧が供給される。コンデン
サは第2のダイオードを介してMOSFETのゲー
ト・ソース間静電容量へ放電し、そのMOSFET
を導通状態に制御する。
本発明の目的は、産業上の利用分野の項におい
て定義した如き回路装置を半導体チツプ上に集積
化可能にすることにある。その場合に、特に両ダ
イオードのために集積化可能な構成を提供しよう
とするものである。
て定義した如き回路装置を半導体チツプ上に集積
化可能にすることにある。その場合に、特に両ダ
イオードのために集積化可能な構成を提供しよう
とするものである。
上記の目的は、本発明によれば、冒頭に述べた
回路装置において、次の(g)〜(n)のようにすること
により達成される。即ち、 (g) 前記ダイオードの直列回路は第2の
MOSFETのドレイン・ソース区間を介して前
記端子に接続され、 (h) 第2のMOSFETは第1のMOSFETとは反
対のチヤネル型であり、ソース側を前記端子に
接続され、 (i) 第2のMOSFETのソースとゲートとの間に
抵抗が接続され、 (j) 第2のMOSFETのゲートと基準電位との間
に第1のMOSFETに対応するチヤネル型の第
3のMOSFETのソース・ドレイン区間が接続
され、 (k) 第3のMOSFETゲートは第2の入力端子に
接続され、 (l) 前記スイツチは第1のMOSFETに対応する
チヤネル型の第4のMOSFETによつて形成さ
れ、 (m) 第4のMOSFETのゲートが第3の入力端子
と接続され、 (n) 第2および第3の入力端子に互いに逆の論理
信号が印加される ようにすることである。
回路装置において、次の(g)〜(n)のようにすること
により達成される。即ち、 (g) 前記ダイオードの直列回路は第2の
MOSFETのドレイン・ソース区間を介して前
記端子に接続され、 (h) 第2のMOSFETは第1のMOSFETとは反
対のチヤネル型であり、ソース側を前記端子に
接続され、 (i) 第2のMOSFETのソースとゲートとの間に
抵抗が接続され、 (j) 第2のMOSFETのゲートと基準電位との間
に第1のMOSFETに対応するチヤネル型の第
3のMOSFETのソース・ドレイン区間が接続
され、 (k) 第3のMOSFETゲートは第2の入力端子に
接続され、 (l) 前記スイツチは第1のMOSFETに対応する
チヤネル型の第4のMOSFETによつて形成さ
れ、 (m) 第4のMOSFETのゲートが第3の入力端子
と接続され、 (n) 第2および第3の入力端子に互いに逆の論理
信号が印加される ようにすることである。
以下、第1図ないし第3図に示す実施例を参照
しながら本発明を更に詳細に説明する。
しながら本発明を更に詳細に説明する。
第1図は本発明による回路装置を示し、第2図
は3つの入力端子における電圧および負荷電流の
タイムチヤートを示し、第3図はダイオードの集
積回路装置を示す。
は3つの入力端子における電圧および負荷電流の
タイムチヤートを示し、第3図はダイオードの集
積回路装置を示す。
第1図による回路装置におけるソースホロワと
して運転される第1のMOSFETはT1にて示さ
れている。このMOSFETにはソース側に負荷RL
が直列に接続されている。この直列回路は運転電
圧+UBにおける端子4と基準電位(アース)と
の間にある。第1のMOSFET T1はゲート・
ソース間静電容量CGSを有する。T1のゲートは
2つのダイオードD1,D2の直列回路および第
2のMOSFET T2のソース・ドレイン区間を
介して回路の端子4と接続されている。第2の
MOSFET T2は第1のMOSFET T1とは反
対のチヤネル型である。この実施例においては、
T1はnチヤネル型であり、T2はpチヤネル型
である。第2のMOSFET T2はソース側を端
子4に接続されている。
して運転される第1のMOSFETはT1にて示さ
れている。このMOSFETにはソース側に負荷RL
が直列に接続されている。この直列回路は運転電
圧+UBにおける端子4と基準電位(アース)と
の間にある。第1のMOSFET T1はゲート・
ソース間静電容量CGSを有する。T1のゲートは
2つのダイオードD1,D2の直列回路および第
2のMOSFET T2のソース・ドレイン区間を
介して回路の端子4と接続されている。第2の
MOSFET T2は第1のMOSFET T1とは反
対のチヤネル型である。この実施例においては、
T1はnチヤネル型であり、T2はpチヤネル型
である。第2のMOSFET T2はソース側を端
子4に接続されている。
第2のMOSFET T2のソースとゲートとの
間に抵抗R1が接続されている。T2のゲートは
第3のMOSFET T3を介してアースに接続さ
れている。これはT1と同じチヤネル型である。
T3のドレイン端子はアースに接続され、ゲート
端子は入力端子2に接続されている。
間に抵抗R1が接続されている。T2のゲートは
第3のMOSFET T3を介してアースに接続さ
れている。これはT1と同じチヤネル型である。
T3のドレイン端子はアースに接続され、ゲート
端子は入力端子2に接続されている。
両ダイオードD1およびD2からなる直列回路
は中間タツプを有し、この中間タツプはコンデン
サCの一端に接続されている。このコンデンサの
他端は入力端子1を接続されている。
は中間タツプを有し、この中間タツプはコンデン
サCの一端に接続されている。このコンデンサの
他端は入力端子1を接続されている。
第1のMOSFET T1のゲート端子は第4の
MOSFET T4のソース・ドレイン区間と接続
されている。このMOSFET T4はソース側を
同様にアースに接続され、ゲート端子は入力端子
3に接続されている。
MOSFET T4のソース・ドレイン区間と接続
されている。このMOSFET T4はソース側を
同様にアースに接続され、ゲート端子は入力端子
3に接続されている。
第1のMOSFET T1の導通のために入力端
子に第2にu1,u2およびu3で示した電圧が
与えられる。その場合u1はクロツク直流電圧で
あり、そのストロークは例えば運転電圧に相当し
ていてよい。電圧u2およびu3は、例えばレベ
ルL=0VおよびH=5Vを有する論理回路の出力
信号である。これらの信号は互いに逆である。
子に第2にu1,u2およびu3で示した電圧が
与えられる。その場合u1はクロツク直流電圧で
あり、そのストロークは例えば運転電圧に相当し
ていてよい。電圧u2およびu3は、例えばレベ
ルL=0VおよびH=5Vを有する論理回路の出力
信号である。これらの信号は互いに逆である。
したがつて入力端子1にクロツク電圧が加えら
れている間、電圧u3はLであり、端子2におけ
る電圧u2はHである。それにより、第4の
MOSFET T4は阻止され、第3のMOSFET
T3は開かれる。それにより、電流が端子4から
第2のMOSFET T2、ダイオードD1を通つ
てコンデンサCに流れる。それによりコンデンサ
Cは運転電圧+UBに充電される。電圧u2のク
ロツク毎にコンデンサCの電荷が高まるので、コ
ンデンサCは運転電圧+UBよりも高い電圧に充
電される。したがつて、コンデンサCは常時T1
のゲート・ソース間静電容量CGSへ放電し、T1
を連続導通状態に制御する。それにより負荷電流
ILが端子+UBからアースへ向けて流れる。
れている間、電圧u3はLであり、端子2におけ
る電圧u2はHである。それにより、第4の
MOSFET T4は阻止され、第3のMOSFET
T3は開かれる。それにより、電流が端子4から
第2のMOSFET T2、ダイオードD1を通つ
てコンデンサCに流れる。それによりコンデンサ
Cは運転電圧+UBに充電される。電圧u2のク
ロツク毎にコンデンサCの電荷が高まるので、コ
ンデンサCは運転電圧+UBよりも高い電圧に充
電される。したがつて、コンデンサCは常時T1
のゲート・ソース間静電容量CGSへ放電し、T1
を連続導通状態に制御する。それにより負荷電流
ILが端子+UBからアースへ向けて流れる。
第1のMOSFET T1を遮断させようとする
ときには、端子1における電圧が零にされ、電圧
u3はHへ移行され、電圧u2はLへ移行され
る。それにより第3のMOSFET T3が導通し、
静電容量CGSが放電させられる。同時に第
2MOSFET T2が阻止されるので、コンデンサ
Cの再充電は中止される。
ときには、端子1における電圧が零にされ、電圧
u3はHへ移行され、電圧u2はLへ移行され
る。それにより第3のMOSFET T3が導通し、
静電容量CGSが放電させられる。同時に第
2MOSFET T2が阻止されるので、コンデンサ
Cの再充電は中止される。
第1図による回路装置は簡単に集積化でき、そ
の場合に MOSFETの集積化はIC回路技術で行
うことができる。したがつて集積化された
MOSFET並びに集積化された抵抗およびコンデ
ンサの図示は省略し、第3図にはダイオードD1
およびD2の集積回路装置だけを示す。
の場合に MOSFETの集積化はIC回路技術で行
うことができる。したがつて集積化された
MOSFET並びに集積化された抵抗およびコンデ
ンサの図示は省略し、第3図にはダイオードD1
およびD2の集積回路装置だけを示す。
ダイオードは基板として第1のゾーン5を持つ
半導体に集積されている。第1のゾーン5の一方
の側には強くドーピングされたゾーン6が接して
いる。このゾーン6は運転電圧+UBと接続され
ている。第1のゾーン5中に反対の導電型のゾー
ン7が表面が平坦になるように埋設されている。
このゾーン7は2つの部分8,9からなる。部分
9は部分8よりも強くドーピングされ、かつ部分
8よりも厚い。部分8にはドレインゾーン10お
よびソースゾーン11が埋設されている。両ゾー
ン10,11の間において部分8は半導体表面に
露出されており、そこをゲート電極12によつて
覆われている。ゾーン8はそこでラテラル
MOSFETのゲートゾーンを形成している。ゲー
ト電極12はドレインゾーン10および端子bに
接続されている。部分9にはダイオードD1のカ
ソードであるゾーン13が埋設されている。アノ
ードゾーンは部分9によつて形成され、これは端
子aに接続されている。ダイオードD2のソース
ゾーン11およびダイオードD1のカソードゾー
ン13は抵抗R2を介して互いに接続されて端子
cに接続されている。端子の符号は第1図の端子
a,b,cの符号に対応している。
半導体に集積されている。第1のゾーン5の一方
の側には強くドーピングされたゾーン6が接して
いる。このゾーン6は運転電圧+UBと接続され
ている。第1のゾーン5中に反対の導電型のゾー
ン7が表面が平坦になるように埋設されている。
このゾーン7は2つの部分8,9からなる。部分
9は部分8よりも強くドーピングされ、かつ部分
8よりも厚い。部分8にはドレインゾーン10お
よびソースゾーン11が埋設されている。両ゾー
ン10,11の間において部分8は半導体表面に
露出されており、そこをゲート電極12によつて
覆われている。ゾーン8はそこでラテラル
MOSFETのゲートゾーンを形成している。ゲー
ト電極12はドレインゾーン10および端子bに
接続されている。部分9にはダイオードD1のカ
ソードであるゾーン13が埋設されている。アノ
ードゾーンは部分9によつて形成され、これは端
子aに接続されている。ダイオードD2のソース
ゾーン11およびダイオードD1のカソードゾー
ン13は抵抗R2を介して互いに接続されて端子
cに接続されている。端子の符号は第1図の端子
a,b,cの符号に対応している。
ラテラルMOSFETはダイオードD2を形成す
るのに対して、ダイオードD1はゾーン13およ
び部分9によつて形成されている。端子bに電圧
が印加されると、ラテラルMOSFETが導通して
電流をゾーン10から部分8を通してゾーン11
へ流して端子Cへ導く。端子aに電圧が印加され
ると電流が部分9へ流れ、ゾーン13を介して端
子Cへ導びかれる。
るのに対して、ダイオードD1はゾーン13およ
び部分9によつて形成されている。端子bに電圧
が印加されると、ラテラルMOSFETが導通して
電流をゾーン10から部分8を通してゾーン11
へ流して端子Cへ導く。端子aに電圧が印加され
ると電流が部分9へ流れ、ゾーン13を介して端
子Cへ導びかれる。
ゾーン13は部分9およびゾーン5と共に寄生
バイポーラトランジスタ15を形成し、これに対
してゾーン11は部分8およびゾーン5と共に寄
生バイポーラトランジスタ14を形成している。
寄生バイポーラトランジスタ15の作用は主とし
て部分9の高ドーピングと部分8に比べて大きい
厚みとによつて除去され、その結果比較的僅かな
電流増幅度となる(β=10……50)。寄生バイポ
ーラトランジスタ14の作用は抵抗R2によつて
制限される。この場合原理的には部分8を厚く実
施することも可能であるが、しかしこの場合には
ドーピングの強さに関して制限が生じる。なぜな
らばテラテルMOSFETの低い動作電圧が望まれ
るからである。部分8および9を互いに分離され
たゾーンとして構成することも可能である。
バイポーラトランジスタ15を形成し、これに対
してゾーン11は部分8およびゾーン5と共に寄
生バイポーラトランジスタ14を形成している。
寄生バイポーラトランジスタ15の作用は主とし
て部分9の高ドーピングと部分8に比べて大きい
厚みとによつて除去され、その結果比較的僅かな
電流増幅度となる(β=10……50)。寄生バイポ
ーラトランジスタ14の作用は抵抗R2によつて
制限される。この場合原理的には部分8を厚く実
施することも可能であるが、しかしこの場合には
ドーピングの強さに関して制限が生じる。なぜな
らばテラテルMOSFETの低い動作電圧が望まれ
るからである。部分8および9を互いに分離され
たゾーンとして構成することも可能である。
以上のように、本発明によれば、MOSFETの
制御回路装置を半導体チツプ上に集積化すること
ができる。
制御回路装置を半導体チツプ上に集積化すること
ができる。
第1図は本発明による回路装置の実施例を示す
回路図、第2図は3つの入力端子における電圧お
よび負荷電流の経過をタイムチヤート、第3図は
ダイオードの集積回路装置の実施例を示す半導体
装置構造図である。 T1……第1のMOSFET、T2……第2の
MOSFET、T3……第3のMOSFET、T4…
…第4のMOSFET、D1,D2……ダイオー
ド、R1,R2……抵抗、1……第1の入力端
子、2……第2の入力端子、3……第3の入力端
子、4……端子、5……基板、8……ゲートゾー
ン、9……ベースゾーン、10……ドレインゾー
ン、11……ソースゾーン、12……ゲート電
極、13……エミツタ(カソード)ゾーン。
回路図、第2図は3つの入力端子における電圧お
よび負荷電流の経過をタイムチヤート、第3図は
ダイオードの集積回路装置の実施例を示す半導体
装置構造図である。 T1……第1のMOSFET、T2……第2の
MOSFET、T3……第3のMOSFET、T4…
…第4のMOSFET、D1,D2……ダイオー
ド、R1,R2……抵抗、1……第1の入力端
子、2……第2の入力端子、3……第3の入力端
子、4……端子、5……基板、8……ゲートゾー
ン、9……ベースゾーン、10……ドレインゾー
ン、11……ソースゾーン、12……ゲート電
極、13……エミツタ(カソード)ゾーン。
Claims (1)
- 【特許請求の範囲】 1 ソースと基準電位との間にある負荷を備えた
MOSFETの制御のために、 (a) 第1のMOSFET(T1)のドレインが端子
4に接続され、 (b) 前記端子4は運転電圧源の一方の極に接続さ
れ、 (c) 第1のMOSFET(T1)のゲートと基準電
位との間にスイツチが接続され、 (d) 第1のMOSFET(T1)のゲート導線中に
2つのダイオードD1,D2の直列回路が挿入
され、 (e) その直列回路の中間接続点はコンデンサCの
一端に接続され、 (f) そのコンデンサの他端はクロツク直流電圧が
印加される第1の入力端子1と接続されている
MOSFETの制御回路装置において、 (g) 前記ダイオードD1,D2の直列回路は第2
のMOSFET(T2)のドレイン・ソース区間
を介して前記端子4に接続され、 (h) 第2のMOSFET(T2)は第1のMOSFET
(T1)とは反対のチヤネル型であり、ソース
側を前記端子4に接続され、 (i) 第2のMOSFET(T2)のソースとゲート
との間に抵抗R1が接続され、 (j) 第2のMOSFET(T2)のゲートと基準電
位との間に第1のMOSFET(T1)に対応す
るチヤネル型の第3のMOSFET(T3)のソ
ース・ドレイン区間が接続され、 (k) 第3のMOSFETのゲートは第2の入力端子
2に接続され、 (l) 前記スイツチは第2のMOSFET(T1)に
対応するチヤネル型の第4のMOSFET(T4)
によつて形成され、 (m) 第4のMOSFET(T4)のゲート端子は第
3の入力端子3と接続され、 (n) 第2および第3の入力端子2,3に互いに逆
の論理信号が印加される ことを特徴とするMOSFETの制御回路装置。 2 前記ダイオードの直列回路の構造は次のよう
に構成されていること、すなわち、半導体基板5
中に、ソースゾーン11とドレインゾーン10と
ゲートゾーン8とを備え且つゲート電極12がド
レインゾーン10と接続されているラテラル
MOSFETが埋設されており、エミツタゾーン1
3とベースゾーン9と半導体基板5により形成さ
れたコレクタゾーンを持つ低い電流増幅度の垂直
方向のバイポーラトランジスタを備え、ソースゾ
ーン11とエミツタゾーン13との間に抵抗R2
があり、ベースゾーン9に端子aが設けられてい
ることを特徴とする特許請求の範囲第1項記載の
装置。 3 ゲートゾーン8およびベースゾーン9は唯一
のつながり合つたゾーンをなしていることを特徴
とするとする特許請求の範囲第2項記載の装置。 4 ベースゾーン9はゲートゾーン8よりも厚く
且つ高ドーピングされていることを特徴とする特
許請求の範囲第3項記載の装置。
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